JPS603013A - 再スタ−ト回路 - Google Patents
再スタ−ト回路Info
- Publication number
- JPS603013A JPS603013A JP58109012A JP10901283A JPS603013A JP S603013 A JPS603013 A JP S603013A JP 58109012 A JP58109012 A JP 58109012A JP 10901283 A JP10901283 A JP 10901283A JP S603013 A JPS603013 A JP S603013A
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- JP
- Japan
- Prior art keywords
- reset
- timer
- output
- signal
- reset signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロコンピュータに内蔵された、址たけ
、単独に設けられたマイクロプロセッサ等のプロセッサ
に対し、動作停止後に再スタートを行なわせる回路の改
良に関するものである。
、単独に設けられたマイクロプロセッサ等のプロセッサ
に対し、動作停止後に再スタートを行なわせる回路の改
良に関するものである。
第１図は、従来例のブロック図であり、電源回路ＰＳの
出力電圧立上Ｖを微分回路等によるイニシャルリセット
回路ＩＲが検出し、マイクロプロセッサ等のプロセッサ
ＣＰＵヘパルス状のイニシャルリセット１キ号ＳＩＲと
して力え１．プロセッサＣＰＵに初期状態の設定とと八
につぐスタートとを行なわせるものとなっており、スタ
ートに応じてプロセッサＣＰＵは出力を送出し、これが
デコーダＤＥＣによりデコードされ／ζうえ、ＮＡＮＤ
ゲ−１Ｇ＋に介し、可要メモｌ） ＲＡＭへチップセレ
クト信号Ｃ６として送出されるものとなっている。
出力電圧立上Ｖを微分回路等によるイニシャルリセット
回路ＩＲが検出し、マイクロプロセッサ等のプロセッサ
ＣＰＵヘパルス状のイニシャルリセット１キ号ＳＩＲと
して力え１．プロセッサＣＰＵに初期状態の設定とと八
につぐスタートとを行なわせるものとなっており、スタ
ートに応じてプロセッサＣＰＵは出力を送出し、これが
デコーダＤＥＣによりデコードされ／ζうえ、ＮＡＮＤ
ゲ−１Ｇ＋に介し、可要メモｌ） ＲＡＭへチップセレ
クト信号Ｃ６として送出されるものとなっている。
なお、イニシャルリセット信号ＳｘＲは、Ｄ形フリップ
フロップ回路（以−１−、ＦＦＣ）ＦＦのクロック人力
Ｃにも与えられておｐｌこれのデータ入力ＤＫＩ−１電
源電圧Ｖが印加され一’）Ｈ″（高レベル）となってい
るため、イニシャルリセット信号ＳＩＲが’ ）Ｉ ”
として生ずれば、ＦＦＣ−ＦＦがセットされ、出力Ｑｅ
・Ｈ″とすることにより、ＮＡＮＤゲートＧ＋がオン
状態となり、デコーダＤＥＣの出力が通過できるものと
なる。
フロップ回路（以−１−、ＦＦＣ）ＦＦのクロック人力
Ｃにも与えられておｐｌこれのデータ入力ＤＫＩ−１電
源電圧Ｖが印加され一’）Ｈ″（高レベル）となってい
るため、イニシャルリセット信号ＳＩＲが’ ）Ｉ ”
として生ずれば、ＦＦＣ−ＦＦがセットされ、出力Ｑｅ
・Ｈ″とすることにより、ＮＡＮＤゲートＧ＋がオン
状態となり、デコーダＤＥＣの出力が通過できるものと
なる。
以上に対し、電源回路ＰＳＥは、電圧低下検出回路ＶＤ
Ｄが付属しており、入力電源の停電を検出すると、検出
々力によｆｆＦＦｃ−ＦＦをリセットするため、出力Ｑ
が◆Ｌ″（低レベル）へ転じてＮ Ａ ＮＤゲートＧ＋
の出力をｓ ＨＮへ固定し、テップセレン１号Ｃ８の
送出’Ｃ９７止すると共に、出力４が１Ｈ″へ転じ、こ
ね、をプロセッサＣＰＵのトラップ割込人力ＴＲＡＰヘ
−りえ、プロセッサＣＩ）Ｕの動作を停止させ、電源電
圧の低下による誤動作の発生全防止する。
Ｄが付属しており、入力電源の停電を検出すると、検出
々力によｆｆＦＦｃ−ＦＦをリセットするため、出力Ｑ
が◆Ｌ″（低レベル）へ転じてＮ Ａ ＮＤゲートＧ＋
の出力をｓ ＨＮへ固定し、テップセレン１号Ｃ８の
送出’Ｃ９７止すると共に、出力４が１Ｈ″へ転じ、こ
ね、をプロセッサＣＰＵのトラップ割込人力ＴＲＡＰヘ
−りえ、プロセッサＣＩ）Ｕの動作を停止させ、電源電
圧の低下による誤動作の発生全防止する。
神た、ＮＡＮＤ ゲートＧ＋於よび可変メモリＲＡＭは
、電池電のによｐバックアップされておジ、入力電源の
停電が回復すると、電源回路ＰＳから送出される出力電
圧の立上ρに応じ、イニシャルリセット回路ＩＲがイニ
シャルリセット信号ＳＩＲを送出するため、プロセッサ
ＣＰＵの再スタートおよびＦＦＣ−ＦＦのセットかがさ
れ、チツプセレク）Ｓ号ｄ泊の送出が再開されるものと
なり、電池電源により保持されていた可変メモリＲＡＭ
の内容にしたがう所定の動作が行なわれる。
、電池電のによｐバックアップされておジ、入力電源の
停電が回復すると、電源回路ＰＳから送出される出力電
圧の立上ρに応じ、イニシャルリセット回路ＩＲがイニ
シャルリセット信号ＳＩＲを送出するため、プロセッサ
ＣＰＵの再スタートおよびＦＦＣ−ＦＦのセットかがさ
れ、チツプセレク）Ｓ号ｄ泊の送出が再開されるものと
なり、電池電源により保持されていた可変メモリＲＡＭ
の内容にしたがう所定の動作が行なわれる。
しかし、第１図の構成においては、入力電源の停電期間
が短く、電源回路ＰＳから送出される出力電圧の立上り
が顕著でないときに、イニシャルリセット回路■Ｒから
イニシャルリセツＩｆ号ＳＩＲの生じないことがあり、
この場合には、プロセッサＣＰＵの再スタートお上びＦ
ＦＣ◆ＦＦのセットが行なわれず、人為的に再スタート
操作全行なう才で、停止状態を維持するものとなる欠点
を生じている。
が短く、電源回路ＰＳから送出される出力電圧の立上り
が顕著でないときに、イニシャルリセット回路■Ｒから
イニシャルリセツＩｆ号ＳＩＲの生じないことがあり、
この場合には、プロセッサＣＰＵの再スタートお上びＦ
ＦＣ◆ＦＦのセットが行なわれず、人為的に再スタート
操作全行なう才で、停止状態を維持するものとなる欠点
を生じている。
本発明は、従来のか＼る欠点を根本的に排除する目的を
有し、プロセッサの出力をデコードするデコーダから、
一定周期未満の時間々隔により反復して生ずるイぎ号を
取り出し７、これをリセット信号とＬ７てタイマーへ力
え、このリセット信号によりタイマーをリセットすると
り（に、タイマーとしては、リセット信号の消滅に応じ
てスタートする一定周期以上の設定時間を有するものを
用い、タイマーのタイムアツプ出力をイニシャルリセッ
ト信号としてプロセッサへ４乏−るものとした極めて効
果的な、再スタート回路を提供するものである。
有し、プロセッサの出力をデコードするデコーダから、
一定周期未満の時間々隔により反復して生ずるイぎ号を
取り出し７、これをリセット信号とＬ７てタイマーへ力
え、このリセット信号によりタイマーをリセットすると
り（に、タイマーとしては、リセット信号の消滅に応じ
てスタートする一定周期以上の設定時間を有するものを
用い、タイマーのタイムアツプ出力をイニシャルリセッ
ト信号としてプロセッサへ４乏−るものとした極めて効
果的な、再スタート回路を提供するものである。
以下、実施例を示す第２図のブロック図によシ本発明の
詳細な説明する。
詳細な説明する。
第２図においては、第１図の構成に加え、カウンタ等を
用いたタイマーＴＭ、単安定マルチパイプレーク等のパ
ルス発生器ＰＧ、および、論理積回路としてのＯＲゲー
トＧ２ 、 Ｇ３が設けてあり、プロセッサＣＰＵの出
力をデコ−ドするデコーダＤＥＣから、一定周期未満の
時間々隔によジ反復して生ずる信号をリセット信号ＳＲ
として取り出し、ＯＲゲートＧ２ ’ｃ介してタイマー
ＴＭのリセット入力Ｒ−・与え、リセットイに一号Ｓ
ＲによりタイマーＴＭ’；ｘリセットするものとしてい
る。
用いたタイマーＴＭ、単安定マルチパイプレーク等のパ
ルス発生器ＰＧ、および、論理積回路としてのＯＲゲー
トＧ２ 、 Ｇ３が設けてあり、プロセッサＣＰＵの出
力をデコ−ドするデコーダＤＥＣから、一定周期未満の
時間々隔によジ反復して生ずる信号をリセット信号ＳＲ
として取り出し、ＯＲゲートＧ２ ’ｃ介してタイマー
ＴＭのリセット入力Ｒ−・与え、リセットイに一号Ｓ
ＲによりタイマーＴＭ’；ｘリセットするものとしてい
る。
た゛ぐし、タイマーＴＭは、リセット信号ＳＲの消滅に
応じて自動的にスタートとすると共に、一定周期以上の
設定時間を有するものとなっておシ、プロセッサＣＰＵ
が動作中は、リセット信号ＳＲがタイムアツプする以前
に与えられるため、タイムアツプ出力を生じないが、プ
ロセッサＣＰＵが停止状態となれば、リセット信号ＳＲ
が与えられず、設定時間の経過に応じてタイムアツプ出
力を生じ、パルス発生口ＷＲｐＧを駆動して’ Ｈ”の
パルスを発生させ、ＯＲゲートＧ３ヲ介しイニシャルリ
セット信号ＳＩＲと１７て送出させるこのため、イニシ
ャルリセット回路ＩＲ７））もイニシャルリセット信号
ＳＩＲが生じなくとも、電源電圧が印加され＼ば、タイ
マーＴＭのクイノ・アップ出力によりイニシャルリセツ
） ｆｆ号ＳＩＲが生じ、これがプロセッサＣＰＵおよ
ヒＦＦＣ−ＦＦへ力えられるものとなり、確実に再スタ
ートおよびセットが行なわｔ［る。
応じて自動的にスタートとすると共に、一定周期以上の
設定時間を有するものとなっておシ、プロセッサＣＰＵ
が動作中は、リセット信号ＳＲがタイムアツプする以前
に与えられるため、タイムアツプ出力を生じないが、プ
ロセッサＣＰＵが停止状態となれば、リセット信号ＳＲ
が与えられず、設定時間の経過に応じてタイムアツプ出
力を生じ、パルス発生口ＷＲｐＧを駆動して’ Ｈ”の
パルスを発生させ、ＯＲゲートＧ３ヲ介しイニシャルリ
セット信号ＳＩＲと１７て送出させるこのため、イニシ
ャルリセット回路ＩＲ７））もイニシャルリセット信号
ＳＩＲが生じなくとも、電源電圧が印加され＼ば、タイ
マーＴＭのクイノ・アップ出力によりイニシャルリセツ
） ｆｆ号ＳＩＲが生じ、これがプロセッサＣＰＵおよ
ヒＦＦＣ−ＦＦへ力えられるものとなり、確実に再スタ
ートおよびセットが行なわｔ［る。
また、イニシャルリセット信号ＳＩＲは、ＯＩｔゲー（
・Ｇ２’ｃ介し、タイマーＴＭのリセット人力Ｒへ与え
られており、これに１つ−ＣタイマーＴＭのリセットが
確実に行なわれる。
・Ｇ２’ｃ介し、タイマーＴＭのリセット人力Ｒへ与え
られており、これに１つ−ＣタイマーＴＭのリセットが
確実に行なわれる。
なお、タイマーＴΔ４には、プロセツＪＪＣＰＵ用の図
上省略したクロックパルスをカウントするカウンタ哲を
用いればよいが、債分回路等金用いてもよく、プロセッ
サＣＰＵが７１°スタートすれば、自ずからリセット信
号ＳＲが与えられるため、ＯＲゲートＧ２を用いず、リ
セット信号Ｓ、のみをタイマーＴＭへ与えるものとして
も同様でめυ、パルス発生回路ＰＧとしては、微分回路
等を用いることもできる。
上省略したクロックパルスをカウントするカウンタ哲を
用いればよいが、債分回路等金用いてもよく、プロセッ
サＣＰＵが７１°スタートすれば、自ずからリセット信
号ＳＲが与えられるため、ＯＲゲートＧ２を用いず、リ
セット信号Ｓ、のみをタイマーＴＭへ与えるものとして
も同様でめυ、パルス発生回路ＰＧとしては、微分回路
等を用いることもできる。
このほか、リセット信＋４ＳＲとしては、デコーダＤＥ
Ｃの出力中、一定周期未満の時間々隔により反復して生
ずるものを用いればよいが、との時間関係を有する複数
の出力へ注目し、これらをＯＲゲート等により合成のう
えリセット信号ＳＲとして用いてもよく、ＮＡＮＤゲー
トＧ＋ 、ＯＲゲー）Ｇ、＋、Ｇ３としては、同等の様
能を有する他のゲートを用いてもよい等、種々の変形が
自在でるる。
Ｃの出力中、一定周期未満の時間々隔により反復して生
ずるものを用いればよいが、との時間関係を有する複数
の出力へ注目し、これらをＯＲゲート等により合成のう
えリセット信号ＳＲとして用いてもよく、ＮＡＮＤゲー
トＧ＋ 、ＯＲゲー）Ｇ、＋、Ｇ３としては、同等の様
能を有する他のゲートを用いてもよい等、種々の変形が
自在でるる。
以上の説明により明らか外とお９本発明によれば、簡単
かつ安価な構成により、電源電圧の回復に応じて確笑に
プロセツツの再スタートが行なわれるため、プロセツザ
′ｆ：備える各種の電子装置において顕著な効果が得ら
れる。
かつ安価な構成により、電源電圧の回復に応じて確笑に
プロセツツの再スタートが行なわれるため、プロセツザ
′ｆ：備える各種の電子装置において顕著な効果が得ら
れる。
第１図は従来例のブロック図、第２図は本発明の実施例
を示すブロック図である。 ＣＰＵ・φ・畠プロセッサ、Ｄ′Ｆ、ＣΦ・書罎テコ−
１”、ＴＭ・・・・タイマー、ＰＧ・・・・パルス発生
回路、ＦＦ・・・−ＦＦＣ（クリップフロップ回路）、
Ｇｌ ・・・・ＮＡＮＤゲート、Ｇ２．Ｇ３・ ・ ・
・ ＯＲゲート。 特許出願人 日立電子株式会珪 代理人 山川政樹（ほか１名）
を示すブロック図である。 ＣＰＵ・φ・畠プロセッサ、Ｄ′Ｆ、ＣΦ・書罎テコ−
１”、ＴＭ・・・・タイマー、ＰＧ・・・・パルス発生
回路、ＦＦ・・・−ＦＦＣ（クリップフロップ回路）、
Ｇｌ ・・・・ＮＡＮＤゲート、Ｇ２．Ｇ３・ ・ ・
・ ＯＲゲート。 特許出願人 日立電子株式会珪 代理人 山川政樹（ほか１名）
Claims (1)
- プロセッサの出力をデコードするデコーダと、該デコー
ダの出力から一定周期未満の時間々隔によシ反復して生
ずるリセット信号によりリセットされかつ該リセット信
号の消滅に応じてスタートすると共に前記〜定周期以上
の設定時間を有しタイムアツプ出力をイニシャルリセッ
ト信号として前記グロ゛セッサへ与えるタイマーとを設
けたこと′ｆｆ：特徴とする再スタート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109012A JPS603013A (ja) | 1983-06-17 | 1983-06-17 | 再スタ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109012A JPS603013A (ja) | 1983-06-17 | 1983-06-17 | 再スタ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603013A true JPS603013A (ja) | 1985-01-09 |
Family
ID=14499329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109012A Pending JPS603013A (ja) | 1983-06-17 | 1983-06-17 | 再スタ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603013A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283939A (ja) * | 1985-06-11 | 1986-12-13 | Nec Corp | メモリ保護回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57137916A (en) * | 1981-02-20 | 1982-08-25 | Nissan Motor Co Ltd | Computer for car |
| JPS57182231A (en) * | 1981-05-01 | 1982-11-10 | Yokogawa Hokushin Electric Corp | Microcomputer resetting circuit |
| JPS6085574A (ja) * | 1983-10-18 | 1985-05-15 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JPS60211880A (ja) * | 1984-04-05 | 1985-10-24 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
| JPS61211881A (ja) * | 1985-03-18 | 1986-09-19 | Nippon Columbia Co Ltd | ピツクアツプ移動装置 |
-
1983
- 1983-06-17 JP JP58109012A patent/JPS603013A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57137916A (en) * | 1981-02-20 | 1982-08-25 | Nissan Motor Co Ltd | Computer for car |
| JPS57182231A (en) * | 1981-05-01 | 1982-11-10 | Yokogawa Hokushin Electric Corp | Microcomputer resetting circuit |
| JPS6085574A (ja) * | 1983-10-18 | 1985-05-15 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JPS60211880A (ja) * | 1984-04-05 | 1985-10-24 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
| JPS61211881A (ja) * | 1985-03-18 | 1986-09-19 | Nippon Columbia Co Ltd | ピツクアツプ移動装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283939A (ja) * | 1985-06-11 | 1986-12-13 | Nec Corp | メモリ保護回路 |
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