JPS63191245A - 暴走装置の復帰制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は、マイクロプロセッサ（以後ＭＰＵと記す）
を具備する装置において、何等かの理由例え、ば、外来
ノイズ等で肝Ｕが暴走した場合に、暴走時間を監視する
タイマーによってリセット処理を行っているが、この時
に周辺回路もリセットされるため、暴走時の周辺回路の
状態が破壊されるということを解決するために、電源投
入時にリセットされるフラグを格納するフラグレジスタ
を設け、フラグレジスタのフラグ状態によって、周辺回
路のリセットを行わないようにする。

〔従来の技術〕

第３図は従来のＭＰＵを使用した装置の構成を示すブロ
ック図である。１はＭＰＵ　、２はＭＰＵが無応答の暴
走状態になったことを検出するウオッチドックタイマ、
３は周辺回路をＭＰＵが制御するための指令を格納する
レジスタ、４は電源を投入するとリセット信号を出力す
る電源投入リセット回路である。

電源投入リセット回路４が電源投入によって、リセット
信号（論理゛１゛）を出力し、オア回路２−１を介して
リセット信号は、ＭＰＵ　１とレジスタ３に入力され、
それぞれのリセットを行う。この状態でＭＰＵ　１は運
用状態に入るが、外部ノイズ等によって、ＭＰＵ　１が
無応答の状態、即ち暴走状態になることがある。

この暴走状態をウオッチドックタイマ２が検出し、この
暴走状態が所定時間を越えて継続すると、ウオッチドッ
クタイマ２はリセット信号゛１゛を出力する。この出力
されたリセット信号゛１゛　は、オア回路２−１を介し
て、ＭＰＵ　　１とレジスタ３に入力され、ＭＰＩＪ　
１とレジスタ３をリセットする。

〔発明が解決しようとする問題点〕

上記したように、従来方式では、ＭＰＵが暴走すると、
ＭＰＵをリセットするとともに、周辺回路を制御する指
令を格納したレジスタをリセットする。

従って、ＭＰＵが暴走すると装置全体を初期化すること
となり、この暴走が発生するまで実行してきた処理が全
て駄目になり運用効率を悪くするという問題がある。

この発明は上記従来の状況から、ＭＰＵが暴走しても運
用効率のよいリセットの行える暴走装置の復帰制御方式
を提供することを目的とするものである。

〔問題点を解決するための手段〕

この発明では、ＭＰＵを具備する装置に、電源を投入し
た時にリセットされるフラグを格納したフラグレジスタ
を設け、ＭＰＵが暴走した時に、フラグレジスタのフラ
グの状態を見るように構成する。

〔作用〕

ＭＰＵが暴走した時に、フラグがセットされていると、
レジスタのリセットを行わず、ＭＰＵのリセットを行い
、周辺回路の運用効率の向上を可能にする。

〔実施例〕

第１図は本発明の暴走装置の復帰制御方式を示す一実施
例のブロック図である。第３図と同一箇所は同符号を用
いる。　ＭＰＵ　１を作動させるために、電源を投入す
ると、電源投入リセット回路４はオア回路２−１を介し
てＭＰＵ　１にリセット信号を送出し、ＭＰＵ　１をリ
セットする。これを行うと共に、電源投入リセット回路
４はフラグレジスタ５（１ビツト構成）のフラグをリセ
ットする。

ＭＰＵ　１は、リセット処理ルーチン内でこのフラグレ
ジスタ５の状態を監視する。即ち、フラグレジスタ５が
リセット状態であると、ＭＰＵ　ｉは電源投入によるリ
セットであるとして、周辺回路を制御するレジスタ３に
リセット信号を送り、レジスタ３をリセットする。この
レジスタ３のリセット終了後に、フラグレジスタ５のフ
ラグをセットしておく。その後ＭＰＵ　　１はレジスタ
３に指令をセットする等の一般処理を行い運用に入る。

このＭＰＵ　１の運用中に暴走が発生し、所要時間暴走
が発生すると、ウオッチドックタイマ２はリセット信号
を出力し、オア回路２−１を介してＭＰＵ　ｉをリセッ
トする。ＭＰＵ　１はリセット処理ルーチンによって、
フラグレジスタ５を見て、フラグがリセット状態でない
のでレジスタ３にリセット信号を出さない。ＭＰＵ　１
は、リセット後にレジスタ３の状態をみて、暴走時に行
っていた状態を知り、その続きを実行する。従って、Ｍ
ＰＵ　１に暴走が発生しても、あたかも暴走が起こらな
かったように運用される。

第２図は本発明の上記動作を示すフローチャートであり
、電源を投入すると、■〜■の工程で処理され、若しＭ
ＰＵが暴走を発生すると、■、■。

■、■の工程で処理される。即ち、暴走の場合には、フ
ラグレジスタのリセット、セットに無関係である。

〔発明の効果〕

以上の説明から明らかなように、この発明によれば、電
源投入リセット状態を示すフラグを格納するフラグレジ
スタを設けるという簡易な構成で、装置暴走に伴う運用
効率の阻害が防止され、マイクロプロセッサを使用する
装置に通用するときわめて有効な効果を発揮する。

【図面の簡単な説明】

第１図は本発明の暴走装置の復帰制御方式を示す一実施
例のブロック図、 第２図は本発明の動作を示すフローチャート、第３図は
従来のＭＰＵを使用した装置の構成を示すブロック図で
ある。 図において、ｌはＭＰＵ　、　２はウオッチドックタイ
マ、３はレジスタ、４は電源投入リセット回路、５はフ
ラグレジスタを示す。 側木７−欠址例め７”Ｏ，／、７ｍ 第１図 従ｈＭＰＬＪ％Ｍ７’Ｆｋｒ＝牧ＩＥＪＩｊＸ’ｔＥｔ
７ＴＪ−７Ｅ第３図

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ（１）と該マイクロプロセッサ（１
   ）の暴走時間を監視するタイマ（２）と周辺回路制御用
   のレジスタ（３）とを具備し、電源投入によって作動す
   る電源リセット回路（４）或いは前記タイマ（２）によ
   って前記マイクロプロセッサ（１）とレジスタ（３）を
   リセットする制御方式において、 電源投入リセット回路（４）の作動時にリセットされる
   フラグを格納するフラグレジスタ（５）を設け、暴走が
   発生したる際に前記フラグレジスタ（５）がセット状態
   である際に、前記レジスタ（３）のリセットを行わず、
   マイクロプロセッサ（１）のリセットを行うことを特徴
   とする暴走装置の復帰制御方式。