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VERWANDTE
ANMELDUNGEN
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Diese Anmeldung ist verwandt mit
der US-Patentanmeldung mit der lfd. Nr. 07/429.270, eingereicht
am 30. Oktober 1989 (Aktenzeichen des Anwalts: TI-14669), jetzt
US-Patent Nr. 5,218,704, mit dem Titel „Real-Time Power Conservation
for Portable Computers".
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TECHNISCHES
GEBIET DER ERFINDUNG
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Diese Erfindung bezieht sich allgemein
auf das Gebiet elektronischer Verfahren und Schaltungen und insbesondere
auf ein Verfahren und eine Vorrichtung zum Ändern der Taktfrequenz eines
Prozessors.
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HINTERGRUND
DER ERFINDUNG
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Tragbare Personalcomputer, die mit
Batteriestrom betrieben werden, sind wegen ihrer geringen Größe, ihres
geringen Stromverbrauchs und ihrer Tragbarkeit außerordentlich
beliebt geworden. Jedoch ist die Zeitdauer, die tragbare Computer
betrieben werden können,
durch Batterieleistungsbegrenzungen begrenzt. Es wurden Versuche
unternommen, die Batterielebensdauer durch die Wahl teurer Niedrigstrom-Bauelemente
zur Verwendung in diesen tragbaren Computern zu erhöhen. Wegen
der Zusatzkosten und da sich die Batterielebensdauer nicht wesentlich
erhöht,
ist dieser Ansatz jedoch nicht attraktiv.
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Ein anderer Versuch zur Stromreduzierung für tragbare
Computer umfaßt
das Verlangsamen oder Anhalten eines Plattenlaufwerks nach einer
vorgegebenen Zeitdauer der Inaktivität. Jedoch ist dieser Ansatz
unattraktiv, da der Anwender warten muß, bis die Platte, wenn ihr
Gebrauch erforderlich ist, wieder ihre Geschwindigkeit erreicht.
Ein anderes mit diesem Verfahren verknüpftes Problem besteht bei Anwendungssoftwarepaketen,
die einen Plattenzugriff während
einer Zeitdauer erfordern könnten,
während
der die Platte verlangsamt oder angehalten wurde.
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Ähnlich
sparen einige Konstrukteure Strom, indem sie eine Schaltungsanordnung
zum automatischen Abschalten der Computeranzeige oder des ganzen
Computers nach einer vorgegebenen Zeitdauer der Inaktivität schaffen.
Dieser Typ des Stromsparens ermöglicht,
daß sich
der tragbare Computer in einer Situation abschaltet, in der z. B. der
Betreiber den Computer auszuschalten vergißt. Obgleich dieser Ansatz
in bestimmten Situationen ein Stromsparen ermöglicht, ermöglicht er kein Echtzeit-Stromsparen,
derart, daß der
volle Betrieb des Computers ohne die mit Computer-Rücksetzungen verknüpften Verzögerungen
wiederhergestellt wird.
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Es ist noch eine andere Art des Stromsparens
versucht worden, in der, anstatt einen Computer nach einer vorgegebenen
Zeitdauer der Nichtnutzung auszuschalten, der Takt für den Mikroprozessor entweder
ausgeschaltet oder verlangsamt wurde (siehe
EP 426410 ). Dieser Ansatz hat den Vorteil, daß er einen
schnellen Neustart des Prozessors ermöglicht, da kein Rücksetzen
des Systems auftritt und kein Neubooten erforderlich ist wie in
dem Fall, in dem der Computer ausgeschaltet wird. Jedoch hat auch
dieser Ansatz den Nachteil, daß er
kein intelligentes Echtzeit-Stromsparen während Leerlauf-Betriebszeitdauern
schafft.
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Darüber hinaus erfordern viele
Peripherieeinrichtungen wie etwa lokale Netze ("LANs")
und Softwareroutinen wie etwa jene, die Zeitschleifen enthalten,
daß die
Taktfrequenzen von Prozessoren, mit denen sie kommunizieren, innerhalb
spezifischer Bereiche liegen. Infolge dieser Anforderung können Prozessoren,
die bei Solltaktfrequenzen laufen, die außerhalb des erforderlichen
Bereichs liegen, mit solchen Peripherieeinrichtungen oder mit solcher Software
nicht arbeiten.
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Es ist deshalb ein Bedarf an einem
Verfahren und an einer Vorrichtung zum Ändern von Prozessortaktfrequenzen
zum Echtzeit-Energiesparen und zur Kompatibilität mit anderen Vorrichtungen
entstanden.
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Die vorliegende Erfindung schafft
ein Verfahren zum Ändern
einer Prozessortaktfrequenz sowie eine Schaltung zum Ändern einer
Prozessortaktfrequenz wie in den unabhängigen Ansprüchen angegeben.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Gemäß der vorliegenden Endung werden
ein Verfahren und eine Vorrichtung zur Änderung einer Prozessortaktfrequenz
geschaffen, die mit Stromsparsystemen und Systemen zur Änderung von
Prozessortaktfrequenzen des Standes der Technik verknüpfte Nachteile
und Probleme im wesentlich beseitigen und reduzieren. Insbesondere
werden ein Verfahren und eine Vorrichtung zum Erfassen einer Anforderung
zur Änderung
einer Prozessortaktfrequenz geschaffen. Als Antwort auf jene Anforderung wird
die Prozessortaktfrequenz geändert,
und der Prozessor erhält
eine Anweisung zum Floaten des Busses. Der Prozessor rastet dann
in die neue Taktfrequenz ein und nimmt die Steuerung des Busses wieder
auf.
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Durch das Verfahren und die Vorrichtung
der vorliegenden Erfindung kann die Prozessortaktfrequenz durch
das Erfassen einer Anforderung zum Wiederherstellen der Prozessortaktfrequenz
und durch das Wiederherstellen der Prozessortaktfrequenz als Antwort
auf jene Anforderung wiederhergestellt werden. Nachdem der Prozessor
in die wiederhergestellte Prozessortaktfrequenz eingerastet ist,
erhält
der Prozessor die Anweisung, die Aktivität auf dem Bus wiederaufzunehmen.
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Ein wichtiger technischer Vorteil
der vorliegenden Erfindung ist die Reduzierung der Prozessortaktfrequenz,
die auf diese Weise eine wesentliche Stromersparnis schafft, ohne
ein Rücksetzen
des Systems oder ein Neu-Booten zu veranlassen. Wegen dieses wichtigen
technischen Vorteils erfolgt das Stromsparen in Echtzeit und für den Anwender
transparent.
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Ein anderer wichtiger technischer
Vorteil der vorliegenden Erfindung besteht darin, daß sie mit Prozessoren
arbeitet, die für
die interne Zeitgebung interne Frequenzmultiplikatoren verwenden.
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Ein anderer wichtiger technischer
Vorteil der vorliegenden Erfindung ist ihre Fähigkeit, die Prozessortaktfrequenz
in Echtzeit, z. B. während
einer Programmausführung,
zu reduzieren, so daß sie
auf diese Weise eine Kompatibilität mit Computerperipherieeinrichtungen
und mit Software schafft, die bei erhöhten Prozessortaktfrequenzen
nicht richtig arbeiten können,
ohne ein Rücksetzen
des Systems oder ein Neu-Booten zu veranlassen. Wegen dieses Vorteils erfolgt
die Prozessorgeschwindigkeitsumschaltung in Echtzeit und ist für den Anwender
transparent.
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KURZBESCHREIBUNG
DER ZEICHNUNG
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Für
ein vollständigeres
Verständnis
der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende
Beschreibung Bezug genommen, die in Verbindung mit der beigefügten Zeichnung
gegeben wird, in der 1 einen
Stromlaufplan einer Schaltung zeigt, die gemäß der Lehre der vorliegenden
Erfindung zum Verlangsamen eines Taktsignals für einen Prozessor gemäß der Erfindung
konstruiert ist, die aber das Taktsignal auch anhalten kann.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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1 ist
ein Stromlaufplan einer Schaltung 10 zum Ändern (gemäß der Erfindung)
oder zum Anhalten einer Prozessortaktfrequenz zum Echtzeit-Stromsparen.
Wie in 1 gezeigt, kann
die Schaltung 10 mit einem Prozessor 24 verbunden sein.
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Wie in 1 gezeigt,
werden die Eingangssignale RESET und INTR in ein NOR-Gatter 12 eingegeben.
RESET und INTR können
durch ein herkömmliches
Computersystem erzeugt werden, in dem die vorliegende Erfindung
verwendet werden soll, oder sie können durch eine Überwachungsvorrichtung
erzeugt werden, die verwendet wird, um zu erfassen, wann die Prozessortaktfrequenz
wiederherzustellen ist. Der Eingang RESET ist außerdem an einen Eingang des
NOR-Gatters 14 gekoppelt. Der Ausgang des NOR-Gatters 12 ist
an den Setzeingang eines D-Flipflops 16 gekoppelt. Der
Ausgang des NOR-Gatters 14 ist an den Setzeingang eines D-Flipflops 18 gekoppelt.
Der Eingang D des Flipflops
16 ist an einen Eingang DATA7
gekoppelt. Der Takteingang für
das D-Flipflop 16 ist an den Ausgang eines ODER-Gatters 20 gekoppelt.
Die Eingänge
des ODER-Gatters 20 sind an die Eingänge CS- und IOWR- gekoppelt.
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Der Ausgang Q des D-Flipflops 16 ist
an den Eingang D des Flipflops 18 gekoppelt. Der Takteingang
des D-Flipflops 18 ist an das Eingangssignal READY- gekoppelt.
Der Ausgang Q des Flipflops 18 enthält ein Steuersignal BOFF-.
Der Ausgang Q- des Flipflops 18 enthält ein Steuersignal BOFF+.
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Das Steuersignal BOFF+ ist an einen
Eingang eines NOR-Gatters 22 gekoppelt. Der Ausgang des
NOR-Gatters 22 ist ein Ausgang der Schaltung 10,
der an das Rückkoppelpin
eines Prozessors 24 gekoppelt ist. Die Rückkoppelpinverbindung
ist beispielhaft und wird zum Zweck der Lehre der vorliegenden Erfindung
verwendet. Es ist selbstverständlich,
daß andere
Prozessoreingänge
verwendet werden können,
die bewirken, daß der
Prozessor den Bus abgibt, wie etwa auf vielen Prozessoren AHOLD und
HOLD. Der Prozessor 24 ist an einen (nicht gezeigten) Systembus
für Adressen-,
Daten- und Steuersignale gekoppelt. Das Eingangssignal READY- ist außerdem an
den Eingang einer Taktschaltlogik 26 gekoppelt. Der Ausgang
Q des D-Flipflops 16, der an den Eingang D des D-Flipflops 18 gekoppelt
ist, umfaßt
ein SLOW- genanntes Steuersignal. SLOW- ist außerdem an die Taktschaltlogik 26 gekoppelt.
Der Ausgang der Taktschaltlogik 26 ist ein Taktsignal,
das an den Prozessor 24 gekoppelt ist.
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Das Steuersignal BOFF- und das von
der Taktschaltlogik 26 ausgegebene Taktsignal sind an den
Eingang eines ODER-Gatters 28 gekoppelt. Der Ausgang des
ODER-Gatters 28 ist an den Auslöseeingang eines Zeitgebers 30 gekoppelt.
Der Zeitgeber 30 gibt ein Steuersignal OUT+ aus, das an
einen anderen Eingang des NOR-Gatters 22 eingegeben wird.
In der in 1 gezeigten
Ausführung
kann der Zeitgeber 30 einen Zeitgeberchip NE555 enthalten. Wie
in 1 gezeigt, ist das
THRES-Pin des Zeitgebers 30 durch einen Widerstand 32,
der einen Widerstand von etwa 10 Kiloohm haben kann, an VCC gekoppelt.
THRES ist außerdem
an das DISC-Pin des Zeitgebers 30 und durch einen Kondensator 34,
der eine Kapazität
von 0,1 Mikrofarad haben kann, an Masse gekoppelt. Das RESET- und das
VCC-Pin des Zeitgebers 30 sind an VCC gekoppelt, die 5
Volt betragen kann. Das CONT-Pin des Zeitgebers 30 ist durch
einen Kondensator 36, der eine Kapazität von 0,01 Mikrofarad haben
kann, an Masse gekoppelt.
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Im Betrieb arbeitet die Schaltung 10 erfindungsgemäß in der
Weise, daß sie
durch Verlangsamen des Takteingangssignals für den Prozessor 24 ein
Echtzeit-Stromsparen
schafft. Da die durch den Prozessor 24 dissipierte Leistung
allgemein durch die folgende Formel ausgedrückt werden kann: P
= K2 + (K3 × clk),wobei
P die in dem Prozessor dissipierte Leistung in Watt, K2 eine
konstante Leistungsdissipation des Prozessors 24 in Watt,
K3 eine Konstante und die im Prozessor 24 pro
Takteinheit dissipierte Energie, ausgedrückt in Wattsekunden pro Zyklus,
und clk die Frequenz des für
den Prozessor 24 eingegebenen Taktsignals ist, führt das
Anhalten oder das Reduzieren der Taktgeschwindigkeit für den Prozessor 24 zu einer
Leistungsreduktion.
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Das Echtzeit-Stromsparen wird benötigt, um Strom
während
kurzer Zeitdauern der Inaktivität
zu sparen, z. B., wenn der Computer darauf wartet, daß die nächste Taste
auf der Tastatur gedrückt
wird. Obgleich die Tasten für
das menschliche Auge in rascher Folge gedrückt werden, existieren vom
Standpunkt der Taktgeschwindigkeiten moderner Computer bedeutende
Zeitdauern der Inaktivität.
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Da der Stromverbrauch von Mikroprozessoren,
die mit relativ schnellen Takten betrieben werden, erheblich ist,
kann die Lebensdauer der Batterie durch Anhalten oder Verlangsamen
des Taktsignals für
einen Mikroprozessor sinnvoll verlängert werden. Jedoch haben
viele Prozessoren interne Frequenzvervielfacher, in denen eine extern
bereitgestellte Taktsignalfrequenz für spezifische interne Zeitgebungsanforderungen
in dem Prozessor multipliziert wird. Das Reduzieren des Taktsignals
für Stromsparzwecke
ist bei dieser Art der Prozessoren nicht leicht zu erreichen, ohne
ein Rücksetzen
des Prozessors zu veranlassen. Jedoch vermag die Schaltung 10 ein
Echtzeit-Stromsparen für
solche Prozessoren zu schaffen.
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Um ein Echtzeit-Stromsparen zu schaffen, das
für den
Anwender transparent ist, verlangsamt die Schaltung 10 erfindungsgemäß während bestimmter
Zeitdauern der Inaktivität
die Taktfrequenz für
den Prozessor 24. Wie die obige Formel zeigt, reduziert
dies die Leistungsdissipation in dem Prozessor 24, so daß auf diese
Weise für
solche Systeme wie batteriebetriebene tragbare Computer die Lebensdauer
der Batterie wesentlich erhöht
wird. Die Schaltung 10 veranlaßt kein Rücksetzen des Prozessors 24,
und somit ist der Prozessor 24 während bestimmter Bedingungen
wie etwa Unterbrechungen unmittelbar für den Betrieb verfügbar, wobei
er mit der nächsten
Operation fortfährt,
die auf die zuletzt ausgeführte
folgt, oder unmittelbar zur vollen Geschwindigkeit zurückkehrt,
falls der Takt verlangsamt wurde. Die Schaltung 10 ermöglicht eine
Taktverlangsamung sowohl um Strom zu sparen als auch um eine Vorrichtungskompatibilität zu ermöglichen.
Für die "Vorrichtungskompatibilität" wird die Prozessortaktfrequenz
verlangsamt, um dem Prozessor den Betrieb mit Peripherieeinrichtungen
oder mit Software zu ermöglichen,
die erfordern, daß der
Prozessor bei Taktfrequenzen (gewöhnlich bei langsameren Frequenzen
als der Maximalfrequenz des Prozessors) innerhalb bestimmter Bereiche
arbeitet. Die Schaltung 10 kann die Echtzeit der Prozessortaktfrequenz
z. B. während
der Ausführung
eines Programms auf dem Prozessor 24 ändern. Daher ist die Änderung
in der Taktfrequenz für
den Anwender transparent.
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Die Schaltung 10 arbeitet
erfindungsgemäß in der
Weise, daß sie
den Takt für
den Prozessor 24 verlangsamt, indem sie den Takt genau
nach dem Abschluß des
momentanen Buszyklus verlangsamt. Bei Abschluß des Buszyklus veranlaßt die Schaltung 10,
daß der
Prozessor 24 den Bus floatet. Prozessoren "floaten" den Bus, indem sie
in einen Zustand eintreten, in dem sie den Systembus nicht mehr
steuern. Durch Floaten des Busses können andere Vorrichtungen den
Bus verwenden, während
der Prozessortakt verlangsamt ist. Bei bestimmten Unterbrechungen
oder Rücksetzungen
oder beim Einrasten in eine verlangsamte Taktfrequenz nimmt der
Prozessor 24 die Steuerung des Busses wieder auf. Um die
Steuerung wieder aufzunehmen, legt die Schaltung 10 den Takt
wieder an den Prozessor 24 an, und nachdem sie dem Prozessor
das Einrasten in den Takt ermöglicht
hat, veranlaßt
sie, daß der
Prozessor 24 die Steuerung des Busses übernimmt.
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Der Betrieb der Schaltung 10 im
einzelnen ist wie folgt. Die Steuersignale DATA7, CS- und IOWR- stellen
einen Eingangs/Ausgangsport ("E/A-Port") bereit. IOWR- ist
das E/A-Schreibsteuersignal, CS- ist die Chipauswahl für den E/A-Port
und DATA7 ist ein Datenbit, das den Port setzt. Diese Steuersignale werden
verwendet, um den Takt für
den Prozessor 24 anzuhalten oder – erfindungsgemäß – zu verlangsamen.
Für den
Zweck dieser Diskussion wird angenommen, daß die Taktschaltlogik 26 den
Takt für
den Prozessor 24 anhält.
Es ist jedoch selbstverständlich, daß die erfindungsgemäß verwendete
Schaltung 10 so arbeitet, daß sie, anstatt die Taktgeschwindigkeit ganz
anzuhalten, eine Vorrichtungskompatibilität durch Reduzieren der Taktgeschwindigkeit
für den Prozessor 24 schafft.
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Um den Takt für den Prozessor 24 anzuhalten,
wird DATA7 tief gehalten. Wenn das Ausgangssignal des ODER-Gatters 20 hoch
geht, da entweder CS- oder IOWR- hoch gehalten werden, geht der SLOW-Ausgang
des D-Flipflops 16 tief. Die Steuereingänge DATA7, CS- und IOWR- können durch
einen Überwacher
erzeugt werden, der die Aktivität des
Prozessors 24 überwacht.
Als ein anderes Beispiel können
diese Signale durch Hardware erzeugt werden, die dafür konstruiert
ist, den Takt für
den Prozessor 24 während
vorgegebener Zeiträume
anzuhalten. Es ist selbstverständlich,
daß die
Steuersignale DATA7, CS- und IOWR- von verschiedenen Quellen erzeugt werden
können
und daß die
Taktfrequenz als Antwort auf andere Arten von Steuersignalen, z.
B. auf jene, die durch hierzu vorgesehene Zeitgeber oder Aktivitätsüberwacher
erzeugt werden, geändert
werden kann. Ein bestimmter Prozeß, der zum Erzeugen dieser
Signale verwendet werden kann, ist in dem verwandten US-Patent Nr.
5,218,704, eingereicht am 30. Oktober 1989, mit dem Titel „Real-Time Power
Conservation for Portable Computers" und übertragen auf Texas Instruments
Incorporated, offenbart.
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Das Steuersignal READY- wird durch
das System erzeugt, in dem die vorliegende Erfindung verwendet werden
soll, und zeigt an, daß der
momentan mit dem Prozessor 24 verknüpfte Buszyklus (durch Übergang
in einen tiefen Zustand) abgeschlossen ist. READY- ist ein Taktsignal,
das in das Flipflop 18 eingegeben wird. Das Flipflop 18 kann
als Buszyklus-Erfassungsschaltungsanordnung charakterisiert werden,
obwohl selbstverständlich
ist, daß andere
Schaltungen verwendet werden können,
um die gleiche Funktion auszuführen,
ohne von dem beabsichtigten Umfang der vorliegenden Erfindung abzuweichen.
Beim Abschluß des
momentanen Buszyklus wird das zu dem Eingang D des Flipflops 18 eingegebene
Signal SLOW- als das Steuersignal BOFF- ausgegeben. Ähnlich geht
der Ausgang Q- des D-Flipflops 18, das Steuersignal BOFF+,
hoch, was bewirkt, daß das
Ausgangssignal des NOR-Gatters 22 tief wird. Da der Ausgang
des NOR-Gatters 22 an das Rückkopplungspin des Prozessors 24 gekoppelt ist,
floatet der Prozessor 24 beim Abschluß des momentanen Buszyklus
seinen Bus. Der Prozessor 24 floatet den Bus durch Freigeben
der Steuerung des Busses. Dies wird durch den Eintritt in einen
Hoch-z- oder Nieder-z-Zustand vollzogen, in dem der Prozessor 24 effektiv
den Bus weder ansteuert noch Signale von ihm empfängt.
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Das Signal READY-, das den Abschluß des Buszyklus
anzeigt, bewirkt in Verbindung mit dem Signal SLOW- im tiefen Zustand,
daß die
Taktschaltlogik 26 das Taktsignal für den Prozessor 24 genau dann
anhält,
bevor der Prozessor 24 des Bus floatet. Es ist selbstverständlich,
daß der
Prozessor 24 dazu veranlaßt werden kann, den Bus zu
floaten, bevor das Taktsignal geändert
ist. Während
dieses Stromsparmodus wird der Prozessor 24 als schlafend
bezeichnet. Selbstverständlich
kann die Taktschaltlogik 26 einen ASIC zum Ausgeben des CLK-Signals auf der Grundlage
eines Systemtakts, von SLOW- und READY- enthalten. Die Taktschaltlogik 26 enthält eine
im Stand der Technik bekannte Schaltungsanordnung zum Schalten oder
zum Verlangsamen eines Taktsignals ohne kurzzeitige Ausfälle oder
Sprünge.
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Durch die Wirkung eines Unterbrechungs- oder
Rücksetzsignals
kann der Prozessor 24 aufgeweckt werden (kann das Taktsignal
für den
Prozessor 24 wiederhergestellt werden). Es ist selbstverständlich,
daß zum
Wiederherstellen der Taktfrequenz andere Einrichtungen wie etwa
hierzu vorgesehene Zeitgeber oder Aktivitätsüberwachungssysteme verwendet
werden können.
Wenn das Signal INTR aktiv wird, was eine Systemunterbrechung angibt
wie etwa eine Unterbrechung, die eine Aktualisierung der Systemzeituhr
anfordert, setzt das NOR-Gatter 12 das D-Flipflop 16,
was bewirkt, daß das
Signal SLOW- hoch wird. Dies führt
dazu, daß die
Taktschaltlogik den CPU-Takt auf seine Maximalfrequenz wiederherstellt.
Die gleiche Operation resultiert, wenn das Signal RESET aktiv gesetzt
wird. Als ein Beispiel kann RESET durch ein Rücksetzen des Systems aktiviert werden.
Das Signal RESET ist auch an den Eingang des NOR-Gatters 14 gekoppelt,
was dazu führt,
daß das
D-Flipflop 18 gesetzt wird, wenn RESET aktiv wird. Die
NOR-Gatter 12 und 14 und die Flipflops 16 und 18 können als
eine Wiederaufnahmeschaltungsanordnung charakterisiert werden, da
sie Anforderungen zum Wiederherstellen der Taktfrequenz erfassen.
Es versteht sich, daß andere
Schaltungsanordnungen verwendet werden können. Weiterhin können das
NOR-Gatter 12,
das ODER-Gatter 20 und das Flipflop 16, wie in 1 gezeigt, als Erfassungsschaltungsanordnung
charakterisiert werden, obgleich zum Erfassen von Anforderungen
zum Ändern
der Prozessortaktfrequenz andere Schaltungen verwendet werden können.
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Zusätzlich dazu, daß das Taktsignal
zu dem Prozessor 24 gesendet wird, wird es auch in Verbindung
mit dem ODER-Gatter 28 und einem Zeitgeber 30 verwendet,
um dem Prozessor 24 das Einrasten in das Taktsignal zu
ermöglichen,
bevor das Rückkopplungssignal
freigegeben wird, so daß es
auf diese Weise dem Prozessor 24 ermöglicht wird, die Steuerung
des Busses wiederzuerlangen. Der Zeitgeber 30 und das ODER-Gatter 28 können als
Verzögerungsschaltungsanordnungen
charakterisiert werden, obgleich selbstverständlich ist, daß andere
Verzögerungsschaltungen
verwendet werden können. Wenn
CLK tief geht, bewirkt das Signal TRIGGER, daß der Zeitgeber 30 mit
der Zeitgebung beginnt. In einem vorgegebenen Zeitraum, in der in 1 gezeigten Ausführung z.
B. einer Millisekunde, gibt der Zeitgeber 30 das Signal
OUT+ aus. Wie in 1 gezeigt,
beruht diese vorgegebene Zeit auf dem Widerstand 32 und
dem Kondensator 34. Es versteht sich, daß der Zeitgeber 30 durch
Einstellen des Widerstands 32 und des Kondensators 34 auf
eine beliebige gewünschte
Zeitgrenze eingestellt werden kann. Weiterhin können andere Zeitgebungssysteme
verwendet werden.
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Das Signal OUT+ geht bei dem Signal
TRIGGER hoch. OUT+ geht nach dem Ablaufen der Setzzeit tief. Das
Signal OUT+ bewirkt ein Setzen des D-Flipflops 18 durch
das NOR-Gatter 14, nachdem TRIGGER aktiv wird. Durch das
Setzen des D-Flipflops 18 wird das Signal BOFF+ tief, so
daß auf
diese Weise nach dem Ablaufen der vorgegebenen Zeit, wenn OUT+ tief
geht, das Freigeben des Rückkopplungssignals
veranlaßt
wird.
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Es ist selbstverständlich,
daß die
Beschreibung der Schaltung 10 auf die bestimmte gezeigte Ausführung zutrifft.
Es versteht sich, daß für die Zwecke
dieser Diskussion die Signale als in bestimmten hohen und tiefen
Zuständen
beschrieben sind. Es können
andere Schaltungen ähnlicher
Funktion verwendet werden, die aber in anderen Zuständen arbeiten.
Weiterhin können
andere Logikelemente als die in 1 gezeigten
verwendet werden.
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Die in 1 gezeigte
Schaltung wurde mit einem Intel-80486DX2-Prozessor auf einem Texas Instruments
TM4000-Notizbuchcomputer verwirklicht. Es stellte sich heraus, daß der Prozessor
mit dieser Schaltung nicht berührungsheiß war, nachdem
er über
Nacht bei der Plattenbetriebssystem-Eingabeaufforderung betrieben
wurde.
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Erfindungsgemäß wird die Taktschaltlogik 26 zum Ändern der
Prozessortaktfrequenz auf eine von null verschiedene Frequenz verwendet.
Dies wird dadurch vollzogen, daß der
Prozessor veranlaßt
wird, den Bus durch die Verwendung des Rückkoppelsignals zu floaten
und die Taktgeschwindigkeit zu ändern,
was zu der Erzeugung des Signals OUT+ zum Löschen von BOFF+ und dann zum
Freigeben des Rückkopplungspins
führt,
was dazu führt,
daß der Prozessor
die Steuerung des Busses wieder aufnimmt, nachdem der Prozessor
in die neue Taktfrequenz eingerastet ist. Die maximale Taktfrequenz kann
durch Erhöhen
der Taktfrequenz wiederhergestellt werden, was bewirkt, daß der Prozessor
den Bus floatet, was dem Prozessor ein Einrasten in die neue Frequenz
und dann, wie oben beschrieben, ein Wiederaufnehmen der Aktivität auf dem
Bus ermöglicht.
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1 zeigt
eine bestimmte Ausführungsform
einer gemäß der vorliegenden
Erfindung aufgebauten Schaltung. Wie in 1 gezeigt, können zum Realisieren der offenbarten
Erfindung diskrete Logikelemente verwendet werden. Es ist selbstverständlich,
daß zum
Realisieren der vorliegenden Erfindung andere Vorrichtungen wie
etwa anwendungsspezifische integrierte Schaltungen ("ASICs") oder programmierbare
Logikarrays ("PALs") verwendet werden
können.
Um die Anzahl der Vorrichtungen bei Anwendungen wie etwa tragbaren
Computern zu verringern, kann es vorzuziehen sein, die in 1 gezeigte diskrete Logik
in einem ASIC oder in einem PAL zu realisieren. Wie im Stand der
Technik bekannt, kann die in 1 gezeigte
Logik auf solchen Vorrichtungen leicht realisiert werden.
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Obgleich die vorliegende Erfindung
ausführlich
beschrieben wurde, können
selbstverständlich verschiedene Änderungen,
Ersetzungen und Abwandlungen vorgenommen werden, ohne von dem allein
durch die beigefügten
Ansprüche
definierten Umfang der Erfindung abzuweichen.