DE102004062911B4 - Verfahren zum Betrieb eines Prozessors und zugehöriges Prozessorsystem - Google Patents

Verfahren zum Betrieb eines Prozessors und zugehöriges Prozessorsystem Download PDF

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Abstract

Verfahren zum Betrieb eines Prozessors (112), bei dem
– bei einem Wechsel von einem Normalbetriebsmodus zu einem Leerlaufmodus eine Versorgungsspannung für den Prozessor von einem Normalpegel auf einen niedrigeren Leerlaufpegel verringert wird und eine Taktfrequenz eines Taktsignals für den Prozessor von einer Normalbetriebsfrequenz auf eine niedrigere Leerlauftaktfrequenz verringert oder auf null gesetzt wird und
– bei einem Wechsel vom Leerlaufmodus zum Normalbetriebsmodus die Versorgungsspannung für den Prozessor während einer Übergangsphase vom Leerlaufpegel auf den Normalpegel angehoben wird,
dadurch gekennzeichnet, dass
– die Taktfrequenz für den Prozessor (112) beim Wechsel vom Leerlaufmodus zum Normalbetriebsmodus von null oder der Leerlauftaktfrequenz auf eine Zwischenfrequenz angehoben wird, die kleiner als die Normalbetriebsfrequenz ist, und nach dem Ende der Übergangsphase auf die Normalbetriebsfrequenz angehoben wird.

Description

  • Die Erfindung betrifft ein Verfahren zum Betrieb eines Prozessors, insbesondere hinsichtlich Steuerung einer Versorgungsspannung für den Prozessor, und ein zugehöriges Prozessorsystem.
  • In Datenverarbeitungsgeräten beansprucht ein Prozessor einen großen Anteil der gesamten, vom Gerät verbrauchten Energie. Der Anteil der vom Prozessor verbrauchten Energie nimmt mit dem Ansteigen der Betriebsgeschwindigkeit zu. Hochleistungsprozessoren mit reduzierten Energieanforderungen sind für tragbare, mit Batterien betriebene elektrische Geräte, wie Mobiltelefone, PDAs (Personal Digital Assistants, digitale Kameras, Notebooks etc., wichtig.
  • Ein Verfahren zum Reduzieren des Energieverbrauchs eines Prozessors umfasst eine Unterstützung von verschiedenen Betriebsmodi gemäß einem Betrieb des Prozessors. Ein Beispiel für einen solchen Betriebsmodus ist ein Leerlaufbetrieb. Prozessoren umfassen eine CPU (Central Processing Unit) und andere Hardwaremodule. Jedes Modul wird syn chronisiert mit einem Taktsignal betrieben, welches von einer Taktsignalquelle erzeugt wird. Im Leerlauf wird die CPU nicht betrieben. Der Leerlaufmodus beeinflusst den Betriebszustand von Peripherieeinheiten nicht, wie z.B. von einer Eingabe-/Ausgabesteuereinheit, einem Speicher und anderen Hardwaremodulen. Der Leerlaufmodus wird beibehalten, bis die CPU durch Vorfälle wie Interrupts oder von Zeitgebern wieder betrieben wird. Während des Leerlaufmodus kann die Frequenz eines an die CPU angelegten Taktsignals reduziert oder das Taktsignal von der CPU getrennt sein.
  • Der Leerlaufmodus resultiert dadurch, dass sich die CPU im Ruhezustand befindet, in einem niedrigeren Energieverbrauch. Die CPU kann durch eine Interrupt-Anforderung aus dem Leerlaufmodus geweckt werden.
  • Der Energieverbrauch einer CPU vom CMOS-(Complementary Metal-Oxide Semiconductor)-Typ kann gemäß nachstehender Gleichung (1) bestimmt werden, wobei ein Einheitselement der CMOS-Schaltung zwei komplementäre Transistoren umfasst, welche einen PMOS-Transistor und einen NMOS-Transistor beinhalten. Pavg = Pswitch + Pshort-circuit + Pleakage + Pstatic = a0→1CLVVDDfclk + ISCVDD + Ileakage + Istatic + VDD (1)
  • In Gleichung 1 repräsentiert Pswitch einen Energieverbrauch, wenn der PMOS-Transistor geschaltet ist, Pshort-circuit repräsentiert einen Energieverbrauch, wenn der NMOS-Transistor und der PMOS-Transistor gleichzeitig verbunden sind, Pleakage repräsentiert den Energieverbrauch durch einen Leckstrom und Pstatic repräsentiert einen kontinuierlichen Energieverbrauch eines Übertragungsgatters oder einer Vorspannungsschaltung. Der Koeffizient a0→1 repräsentiert die Wahrscheinlichkeit eines Wechsels eines Signalpegels eines Eingabe-/Ausgabeknotens des CMOS-Elements von einem logischen Zustand „0" auf einen logischen Zustand „1 ", CL repräsentiert eine Kapazität, V repräsentiert eine Spannung an einem Eingabeknoten, VDD repräsentiert eine Versorgungsspannung und fclk repräsentiert eine Frequenz eines an die CPU angelegten Taktsignals.
  • Gemäß Gleichung 1 wird die Schaltenergie Pswitch während des Leerlaufmodus reduziert, der Energieverbrauch der anderen Module wird aber beibehalten.
  • In der Offenlegungsschrift WO 02/17052 A2 ist eine Vorrichtung mit einem dynamischen Direktzugriffsspeicher und einem damit gekoppelten Prozessor offenbart, der einen Phasenregelkreis (PLL) und zwei Teilerschaltungen beinhaltet, denen jeweils das Ausgangssignal des Phasenregelkreises zugeführt wird und von denen die eine als Rückkopplungsteilerschaltung für den Phasenregelkreis und die andere als Taktteilerschaltung zur Bereitstellung eines Taktes für den Prozessor fungieren. Zur Spannungsversorgung des Prozessors dient ein zugeordneter Spannungsregler. Der Prozessor ist dafür eingerichtet, unterschiedliche Taktfrequenzen vorgeben zu können und den Spannungsregler sowie die zugehörige Taktteilerschaltung entsprechend anzusteuern, um den Energieverbrauch an aktuelle Betriebsbedingungen anzupassen. Wenn hierbei eine neu vorgegebene Taktfrequenz größer als eine bisherige ist, wartet der Prozessor zunächst ab, bis der Spannungsregler in der Lage ist, eine entsprechend höhere Versorgungsspannung stabil zu liefern. Sobald dies der Fall ist, wird die zugehörige Taktteilerschaltung dazu angesteuert, dem Prozessor die neue, erhöhte Taktfrequenz zu liefern.
    •
  • Es ist Aufgabe der Erfindung, ein Verfahren zum Betrieb eines Prozessors speziell hinsichtlich Steuerung einer Versorgungsspannung für selbigen derart, dass sich der Energieverbrauch in einer gegenüber dem oben erwähnten Stand der Technik verbesserten Weise reduzieren lässt, sowie ein zugehöriges Prozessorsystem zur Verfügung zu stellen.
  • Die Erfindung löst diese Aufgabe durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 und durch ein Prozessorsystem mit den Merkmalen des Patentanspruchs 8.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß wandelt ein Prozessorsystem eine Versorgungsspannung, welche im Leerlauf an den Prozessor angelegt wird, in einen Leerlaufpegel um, welcher niedriger als ein erster Pegel ist. Dadurch wird der Energieverbrauch eines Prozessors im Leerlaufmodus reduziert. Zusätzlich ist es möglich, bei einem Übergang vom Leerlauf in einen ersten Modus einen Fehlbetrieb des Prozessors durch Erhöhen der bereitgestellten Versorgungsspannung auf den ersten Pegel und durch Reduzieren der Frequenz eines an den Prozessor angelegten Taktsignals unter eine erste Frequenz zu vermeiden.
    •
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
  • 1 ein Blockschaltbild eines Prozessorsystems,
  • 2 ein Blockschaltbild der Struktur einer Teilerschaltung aus 1,
  • 3 ein Flussdiagramm einer Steuersequenz gemäß einem Betriebsmodus einer Takt- und Leistungssteuerschaltung,
  • 4 Signalverläufe einer Versorgungsspannung und eines Taktsignals, welche an eine CPU angelegt werden, die von einem Normalmodus in einen Leerlaufmodus wechselt und vom Leerlaufmodus in den Normalmodus zurückkehrt,
  • 5 Signalverläufe zur Veranschaulichtung einer Änderung der Versorgungsspannung und des Taktsignals, welche an die CPU in einem Ausführungsspiel des Prozessorsystems angelegt werden,
  • 6 Signalverläufe zur Veranschaulichung einer Änderung der Versorgungsspannung und des Taktsignals, welche an die CPU angelegt werden, für den Fall, dass eine Teilerschaltung zwei Teilereinheiten aufweist, und
  • 7 ein Blockschaltbild eines weiteren Prozessorsystems.
  • 1 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen Prozessorsystems 100 mit einem Prozessorchip 110 und einer Spannungsregelschaltung 120. Der Prozessorchip 110 kann als Mikrocontroller, Mikroprozessor, Prozessor usw. ausgeführt sein. Die Spannungsregelschal tung 120 stellt Spannungen VDDCPU und VDDPERI zur Verfügung, welche für einen Betrieb des Prozessorchips 110 erforderlich sind. Das Prozessorsystem 100 kann z.B. in tragbaren Systemen wie Mobiltelefonen, PDAs, Digitalkameras, Notebooks, tragbaren Kreditkartenzahlungsterminals, MP3-Playern usw. verwendet werden.
  • Der Prozessorchip 110 beinhaltet eine CPU 112 und eine oder mehrere Peripherieschaltungen 113, wobei er alternativ verschiedene andere Prozessoren, wie einen DSP (digitalen Signalprozessor), anstatt der CPU 112 umfassen kann. Die Peripherieschaltungen 113 können einen Speicher, eine Speichersteuerschaltung, einen Datencachespeicher, Eingabe-/Ausgabeanschlüsse, eine LCD-Steuerschaltung, einen UART (Universal Asynchronous Receiver/Transmitter), einen DMA (Direct Memory Access), einen Zeitgeber, einen ADC (Analog/Digital-Wandler), eine Touch-Screen-Schnittstelle, eine Kameraschnittstelle, eine Busschnittstelle, eine Multimedia-Kartenschnittstelle usw. umfassen.
  • Der Prozessorchip 110 stellt gemäß einem Betriebsmodus ein Taktsignal für die CPU 112 und einen Takt- und Leistungssteuerblock 111 zur Verfügung, welcher eine Versorgungsspannung steuert. Der Takt- und Leistungssteuerblock 111 erzeugt ein Taktsignal HCLK und ein Taktsignal FCLK und verfügt über ein Leistungssteuerverfahren zum Auswählen eines Energieverbrauchs in Bezug auf eine vorgegebene Anwendung. Der Takt- und Leistungssteuerblock 111 kann einen Normalmodus, einen Langsammodus, einen Leerlaufmodus und einen Schlafmodus aktivieren.
  • Der Takt- und Leistungssteuerblock 111 stellt im Normalmodus Taktsignale für die CPU 112 und die Peripherieschaltungen 113 bereit. Werden im Normalmodus alle peripheren Geräte angeschaltet, dann ist der Energieverbrauch maximal. Ein Betrieb der peripheren Geräte kann durch Software gesteuert werden. Im Leerlauf trennt der Takt- und Leistungs steuerblock 111 das Taktsignal FCLK von der CPU 112 und legt an wenigstens eine Peripherieschaltung 113 ein Taktsignal an. Entsprechend reduziert der Leerlaufmodus den Energieverbrauch durch Abtrennen der CPU 112. Ein Interrupt kann die CPU 112 aus dem Leerlaufmodus wecken. Eine Takt- und Leistungsverwaltungseinheit 220 des Takt- und Leistungsteuerblocks 111 steuert die Spannungsregelschaltung 120 und reduziert während des Leerlaufmodus die Versorgungsspannung, welche an die CPU 112 angelegt wird. Die Takt- und Leistungsverwaltungseinheit 220 reduziert bei der Rückkehr vom Leerlaufmodus in den Normalmodus die Frequenz des Taktsignals FCLK, welches der CPU 112 zur Verfügung gestellt wird, im Vergleich zu der Frequenz im Normalmodus, bis die an die CPU 112 angelegte Versorgungsspannung VDDCPU auf einen normalen Betriebspegel erhöht ist.
  • Wie weiter aus 1 ersichtlich ist, umfasst der Takt- und Leistungssteuerblock 111 des Weiteren eine RTC(Real Time Clock)-Einheit 210, einen Phasenregelkreis (PLL) 230, Teilerschaltungen 240 und 260 und einen Multiplexer 250. Wird die Takt- und Leistungsverwaltungseinheit 220 aktiviert, dann wird ein Leistungssteuersignal IDL_PWR_LVL an die Spannungsregelschaltung 120 übertragen, welche eine Leerlaufversorgungsspannung an die CPU 112 anlegt, von der ein Leerlaufmodussignal IDL aktiviert wird. Die Spannungsregelschaltung 120 legt den Pegel der an die CPU 112 angelegten Versorgungsspannung VDDCPU in Reaktion auf das Leistungssteuersignal IDL_PWR_LVL fest, wobei sie die Versorgungsspannung VDDCPU mit einem Leerlaufpegel, z.B. 1,0V, zur Verfügung stellt, wenn das Leistungssteuersignal IDL_PWR_LVL aktiviert ist. Wird das Leistungssteuersignal IDL_PWR_LVL deaktiviert, dann stellt Spannungsregelschaltung 120 für die CPU 112 die Versorgungsspannung VDDCPU mit einem Normalpegel, z.B. 1,3V, zur Verfügung.
  • Die Phase eines externen Taktsignals EXTCLK wird durch den PLL 230 gesteuert. Das externe Taktsignal EXTCLK wird von einer nicht dargestellten Taktsignalquelle zur Verfügung gestellt, welche sich außerhalb des Prozessorchips 110 befindet. Die Taktsignalquelle kann auch durch den Prozessorchip 110 realisiert und auf dem Chip angeordnet sein. Ein von dem PLL ausgegebenes Taktsignal PLLOUT wird den Teilerschaltungen 240 und 260 zur Verfügung gestellt. Die Teilerschaltung 240 teilt das Taktsignal PLLOUT vom PLL 230 in Reaktion auf ein Teilungssteuersignal IDL_CLK_DIV der Takt- und Leistungsverwaltungseinheit 220. Die Teilerschaltung 260 umfasst Teilereinheiten mit N Teilern und gibt das Taktsignal HCLK durch Teilen des Taktsignals PLLOUT vom PLL 230 aus. Das Taktsignal HCLK wird der CPU 112 und den Peripherieschaltungen 113 zur Verfügung gestellt. Die Struktur einer möglichen Realisierung der Teilerschaltung 240 wird unter Bezugnahme auf 2 detaillierter beschrieben.
  • Wie aus 2 ersichtlich ist, umfasst die Teilerschaltung 240 in diesem Beispiel Teilereinheiten 241 und 242 und einen Multiplexer 243. Die Teilereinheiten 241 und 242 haben verschiedene Teilerverhältnisse und teilen entsprechend das Taktsignal PLLOUT von der PLL 230. Der Multiplexer 243 stellt in Reaktion auf das von der Takt- und Leistungsverwaltungseinheit 220 ausgegebene Teilersteuersignal IDL_CLK_DIV das Taktsignal PLLOUT von der PLL 230 und eines der von den Teilereinheiten 241 und 242 ausgegebenen geteilten Taktsignale dem Multiplexer 250 aus 1 zur Verfügung. Die dargestellte Teilerschaltung 240 umfasst nur zwei Teilereinheiten 241 und 242, die Anzahl der Teilereinheiten kann jedoch alternativ bei Bedarf beliebig anders gewählt sein. Die Anzahl der Bits des von der Takt- und Leistungsverwaltungseinheit 220 zur Verfügung gestellten Teilersteuersignals IDL_CLK_DIV wird gemäß der Anzahl der Teilereinheiten bestimmt.
  • Wie weiter aus 1 ersichtlich ist, versorgt der Multiplexer 250 in Reaktion auf ein Taktauswahlsignal IDL_CLK_SEL die CPU 112 selektiv mit einem Signal von der Teilerschaltung 240 als Taktsignal FCLK. Weist das Taktauswahlsignal IDL_CLK_SEL einen logischen Zustand „0" auf, dann nimmt die Frequenz des Taktsignals FCLK den Wert 0 an, und weist das Taktsignalauswahlsignal IDL_CLK_SEL einen logischen Zustand „1" auf, dann wird ein Signal von der Teilerschaltung 240 als Taktsignal FCLK an die CPU 112 angelegt. Der Multiplexer 250 kann durch einen Schalter ersetzt sein, der selektiv in Reaktion auf das Taktsignalauswahlsignal IDL_CLK_SEL ein Signal von der Teilerschaltung 240 als Taktsignal FCLK an die CPU 112 anlegt.
  • In 3 ist eine Steuersequenz abhängig von einem Betriebsmodus der Takt- und Leistungsverwaltungseinheit 220 dargestellt. Beim Eintritt in den Leerlaufmodus aktiviert die CPU 112 im Schritt S500 das Leerlaufmodussignal IDL. Die Taktsignal- und Leistungsverwaltungseinheit 220 aktiviert das Leistungssteuersignal IDL_PWR_LVL in Reaktion auf das aktivierte Leerlaufmodussignal IDL. Die an die CPU 112 angelegte Versorgungsspannung VDDCPU wird im Schritt S501 auf den Leerlaufpegel reduziert. Die Takt- und Leistungsverwaltungseinheit 220 setzt das Taktauswahlsignal IDL_CLK_SEL auf einen logischen Zustand „0". Als Ergebnis wird im Schritt S502 das an der CPU 112 anliegende Taktsignal von dieser getrennt. Der Taktsignal- und Leistungssteuerblock 111 trennt somit im Leerlaufmodus das an der CPU 112 anliegende Taktsignal FCLK von dieser ab und reduziert die Versorgungsspannung VDDCPU, wodurch der Energieverbrauch durch die CPU 112 im Leerlaufmodus gemäß der obigen Gleichung 1 reduziert wird.
  • Das Aufwachen aus dem Leerlaufmodus kann im Schritt S503 durch Anlegen eines Signals EINT oder durch einen Alarminterrupt von der RTC-Einheit 210 umgesetzt werden, wie in 1 dargestellt. Beispiele für Quellen zum Erzeugen des externen Interrupts EINT sind eine Tastatur, ein Touch-Screen, eine Maus usw.
  • Die Takt- und Leistungsverwaltungseinheit 220 deaktiviert dann das Leistungssteuersignal IDL_PWR_LVL. Die Spannungsregelschaltung 120 stellt der CPU 112 die Versorgungsspannung VDDCPU in Reaktion auf das Leistungssteuersignal IDL_PWR_LVL mit einem Normalpegel zur Verfügung. Eine vorbestimmte Zeitspanne ist erforderlich, um die Versorgungsspannung vom Leerlaufpegel auf den Normalpegel anzuheben.
  • 4 zeigt die Veränderung der Versorgungsspannung VDDCPU und des Taktsignals FCLK, welche bei einem Übergang vom Normalmodus in den Leerlaufmodus oder vom Leerlaufmodus in den Normalmodus an die CPU 112 angelegt werden. Wird vom Normalmodus in den Leerlaufmodus gewechselt, dann wird die der CPU 112 zur Verfügung gestellte Versorgungsspannung VDDCPU auf den Leerlaufpegel, z.B. 1,0V, reduziert, und das Taktsignal FCLK wird abgetrennt.
  • Im Schritt S504 steigt die an die CPU 112 angelegte Versorgungsspannung VDDCPU bei der Rückkehr in den Normalmodus, die beispielsweise durch einen Interrupt verursacht wird, stetig auf den Normalpegel, z.B. 1,3V, an. In der CMOS-Technik ist die Betriebsgeschwindigkeit der CPU umso langsamer, je niedriger die Versorgungsspannung VDDCPU ist. Wie aus 4 ersichtlich ist, kann für den Fall, dass während der Übergangsphase, in welcher die Versorgungsspannung VDDCPU im Vergleich zum Normalpegel niedrig ist, das Taktsignal FCLK mit einer Normalfrequenz an die CPU 112 angelegt wird, ein Fehlbetrieb der CPU 112 auftreten. Um dieses Problem zu lösen, wird bei einer erfindungsgemäßen Ausführungsform während der Übergangsphase ein Taktsignal mit einer gegenüber der Normalfrequenz niedrigeren Frequenz an die CPU 112 angelegt.
  • Wie weiter aus den 1 und 3 ersichtlich ist, gibt die Takt- und Leistungsverwaltungseinheit 220 das Teilersteuersignal IDL CLK DIV aus, um das geteilte Taktsignal auszugeben, und setzt das Taktauswahlsignal IDL_CLK_SEL auf den logischen Zustand „1". In Reaktion auf das Teilersteuersignal IDL_CLK_DIV gibt die Teilerschaltung 240 das von der Teilereinheit 241 geteilte Signal aus. Der Multiplexer 250 stellt in Reaktion auf das Taktsignalauswahlsignal IDL_CLK_SEL das von der Teilerschaltung 240 geteilte Taktsignal der CPU 112 zur Verfügung. Die Frequenz des im Schritt S505 an die CPU 112 angelegten Taktsignals FCLK ist im Vergleich zur Normalfrequenz niedrig. So ist die Normalfrequenz des Taktsignals FCLK beispielsweise 400MHz und die Frequenz des Taktsignals FCLK während der Übergangsphase ist (400/M1)MHz, wobei M1 den Teilerfaktor der Teilereinheit 241 bezeichnet.
  • Die Takt- und Leistungsverwaltungseinheit 220 bestimmt im Schritt S506, ob die an die CPU 112 angelegte Versorgungsspannung VDDCPU ausreichend auf den Normalpegel angestiegen ist oder nicht. Diese Überprüfung kann auf verschiedene Arten durchgeführt werden. Die Takt- und Leistungsverwaltungseinheit 220 empfängt beispielsweise die von der Spannungsregelschaltung 120 zur Verfügung gestellte Versorgungsspannung VDDCPU, um den Spannungspegel zu detektieren. Gemäß einem anderen Ausführungsbeispiel wird vorher die Zeit gemessen, welche erforderlich ist, um die Versorgungsspannung auf den Normalpegel anzuheben, und die gemessene Zeitspanne wird dann in der Takt- und Leistungsverwaltungseinheit 220 gesetzt. Die Anzahl von Taktsignalperioden wird von der RTC-Einheit 210 eingegeben. Als Ergebnis ist es möglich, zu bestimmen, ob die Übergangsphase abgeschlossen ist oder nicht.
  • Ist die an die CPU 112 angelegte Versorgungsspannung VDDCPU ausreichend angestiegen, dann gibt die Takt- und Leistungsverwaltungseinheit 220 das Teilersteuersignal IDL_CLK_DIV aus und die Teilerschaltung 240 gibt das Taktsignal PLLOUT des PLL 240 aus. Das Taktauswahlsignal IDL_CLK_SEL bleibt auf dem logischen Wert „1". Das Taktsignal PLLOUT, welches vom PLL 240 ausgegeben wird, wird von der Teilerschaltung 240 und dem Multiplexer 250 als Taktsignal FCLK zur Verfügung gestellt. Im Schritt S507 wird das Taktsignal FCLK mit der Normalfrequenz an die CPU 112 angelegt.
  • 5 zeigt ein Beispiel der Änderung der Versorgungsspannung VDDCPU und des Taktsignals FCLK, welche an die CPU 112 abhängig vom Betriebsmodus im erfindungsgemäßen Prozessorsystem 100 angelegt werden. Die im Leerlaufmodus an die CPU 112 angelegte Versorgungsspannung VDDCPU ist auf einem Leerlaufpegel, z.B. 1,0V, welcher niedriger als der Normalpegel, z.B. 1,3V, ist und das Taktsignal FCLK ist abgetrennt. Bei der Rückkehr vom Leerlaufmodus in den Normalmodus wird während der Übergangsphase das geteilte, von der Teilereinheit 241 ausgegebene Taktsignal an die CPU 112 angelegt, bis die Versorgungsspannung VDDCPU auf den Normalpegel angehoben ist. Da das Taktsignal FCLK mit der niedrigen Frequenz an die CPU 112 angelegt ist, ist die Betriebsgeschwindigkeit der CPU 112 reduziert. Da die an die CPU 112 angelegte Versorgungsspannung VDDCPU niedrig im Vergleich zum Normalpegel und die Frequenz des Taktsignals FCLK niedrig im Vergleich zum Fall bei Normalbetrieb ist, ist es möglich, einen stabilen Betrieb der CPU 112 zu gewährleisten.
  • Je niedriger die im Leerlaufmodus an die CPU 112 angelegte Versorgungsspannung VDDCPU ist, desto niedriger ist der Energieverbrauch durch die CPU 112. Da der Pegel der Versorgungsspannung VDDCPU im Leerlaufmodus umgekehrt proportional zu einer Reaktionszeit ist, d.h. einer Übergangsphase, ist es möglich, den Pegel der Versorgungsspannung VDDCPU im Leerlaufmodus gemäß den Benutzeranforderungen zu steuern.
  • 6 zeigt ein Beispiel einer Änderung der Versorgungsspannung VDDCPU, welche an die CPU 112 angelegt wird, und des Taktsignals FCLK abhängig vom Betriebsmodus für den Fall, dass die Teilerschaltung 240 zwei Teilereinheiten aufweist, wie in 2 dargestellt ist. Bei der Rückkehr vom Leerlaufmodus in den Normalmodus, wird ein Taktsignal, welches von der Teilereinheit 241 durch M1 geteilt wird, als Taktsignal FCLK an die CPU 112 angelegt. Ist die Versorgungsspannung VDDCPU auf einen vorbestimmten Zwischenpegel angestiegen, z.B. auf den Pegelwert (Normalpegel + Leerlaufpegel)/2, dann wird ein Taktsignal, welches von der Teilereinheit 242 durch einen Teilerfaktor M2 geteilt wird, als Taktsignal FCLK an die CPU 112 angelegt, wobei für die Teilerfaktoren M1, M2 der Teilereinheiten 241, 242 die Beziehung M1 > M2 gilt.
  • Durch die Berücksichtigung des Spannungspegels der Versorgungsspannung VDDCPU bei der Rückkehr in den Normalbetrieb vom Leerlaufbetrieb ist es möglich, die Übergangsphase durch schnelleren Wechsel der Frequenz des Taktsignals FCLK zu verkürzen, da die Betriebsgeschwindigkeit der CPU 112 umso höher ist, je höher die Frequenz des Taktsignals FCLK ist.
  • 7 zeigt ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Prozessorsystems 300, dessen Struktur ähnlich der Struktur des Prozessorsystems 100 aus 1 ist, weshalb insoweit auf eine Wiederholung der Beschreibung verzichtet wird, wobei für einige Komponenten von 7 ein um den Wert „200" höheres Bezugszeichen verwendet ist als für die korrespondierende Komponente von 1.
  • Das Prozessorsystem 300 aus 7 umfasst eine Teilerschaltung 440 zum Bereitstellen des Taktsignals HCLK an die Peripherieschaltungen 113 ohne eine zusätzliche Teilerschaltung zum Bereitstellen eines Taktsignals mit einer niedrigen Frequenz für die CPU 112 während einer Übergangsphase. Die Teilerschaltung 440 umfasst eine Teilereinheit mit einer Anzahl N von Teilern.
  • Bei der Rückkehr in den Normalmodus aus dem Leerlaufmodus steuert die Takt- und Leistungsverwaltungseinheit 430 einen Multiplexer 450 und einen Multiplexer 460 an, um das durch die Teilerschaltung 440 geteilte Taktsignal der CPU 112 zur Verfügung zu stellen, bis die Versorgungsspannung VDDCPU ausreichend auf den Normalpegel angestiegen ist. Sobald die Versorgungsspannung VDDCPU ausreichend auf den Normalpegel im Normalmodus angestiegen ist, wird das Taktsignal PLLOUT vom PLL 420 als Taktsignal FCLK an die CPU 112 angelegt. Im Leerlaufmodus wird das an die CPU 112 angelegte Taktsignal FCLK von dieser getrennt.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird somit während eines Leerlaufmodus eine Versorgungsspannung mit einem Leerlaufpegel an einen Prozessor angelegt, welcher niedriger als ein Normalpegel ist, so dass es möglich ist, den Energieverbrauch des Prozessors während des Leerlaufmodus zu reduzieren. Zusätzlich ist es möglich, bei der Rückkehr in den Normalmodus aus dem Leerlaufmodus einen Fehlbetrieb des Prozessors durch Anheben der an den Prozessor angelegten Versorgungsspannung auf den Normalpegel und durch Absenken der Frequenz eines Taktsignals unter eine Normalfrequenz zu vermeiden.

Claims (27)

  1. Verfahren zum Betrieb eines Prozessors (112), bei dem – bei einem Wechsel von einem Normalbetriebsmodus zu einem Leerlaufmodus eine Versorgungsspannung für den Prozessor von einem Normalpegel auf einen niedrigeren Leerlaufpegel verringert wird und eine Taktfrequenz eines Taktsignals für den Prozessor von einer Normalbetriebsfrequenz auf eine niedrigere Leerlauftaktfrequenz verringert oder auf null gesetzt wird und – bei einem Wechsel vom Leerlaufmodus zum Normalbetriebsmodus die Versorgungsspannung für den Prozessor während einer Übergangsphase vom Leerlaufpegel auf den Normalpegel angehoben wird, dadurch gekennzeichnet, dass – die Taktfrequenz für den Prozessor (112) beim Wechsel vom Leerlaufmodus zum Normalbetriebsmodus von null oder der Leerlauftaktfrequenz auf eine Zwischenfrequenz angehoben wird, die kleiner als die Normalbetriebsfrequenz ist, und nach dem Ende der Übergangsphase auf die Normalbetriebsfrequenz angehoben wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Betrieb des Prozessors (112) während der Übergangsphase der Versorgungsspannungsanhebung mit einer entsprechend der Zwischenfrequenz niedrigen Betriebsgeschwindigkeit erfolgt und hierzu die Frequenz des von außerhalb an den Prozessor angelegten Taktsignals um einen vorgegebenen Teiler geteilt wird und das geteilte Taktsignal an den Prozessor angelegt wird.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass im Normalbetriebsmodus das von außerhalb angelegte Taktsignal ungeteilt an den Prozessor (112) angelegt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das von außerhalb zugeführte Taktsignal im Leerlaufmodus vom Prozessor (112) getrennt wird.
  5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass der vorgegebene Teiler des an den Prozessor angelegten Taktsignals während der Übergangsphase der Versorgungsspannungsanhebung abhängig vom Anwachsen der Versorgungsspannung verändert wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Taktsignal mit der Normalbetriebsfrequenz nach einer vorbestimmten Zeitspanne ab dem Zeitpunkt des Beginns der Übergangsphase der Versorgungsspannungsanhebung angelegt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass ein Leerlaufmodussignal vom Prozessor (112) ausgegeben wird, wenn der Prozessor in den Leerlaufmodus wechselt.
  8. Prozessorsystem mit – einem Prozessor (112), – einer Regelschaltung (120) zum Erzeugen einer Versorgungsspannung für den Prozessor (112), wobei sie die Versorgungsspannung während eines Normalbetriebsmodus des Prozessors mit einem Normalpegel und während eines Leerlaufmodus des Prozessors mit einem Leerlaufpegel bereitstellt und bei einem Wechsel vom Leerlaufmodus zum Normalbetriebsmodus während einer Übergangsphase vom Leerlaufpegel auf den Normalpegel anhebt, und – einem Takt- und Leistungssteuerungsblock (111, 311) zum Bereitstellen eines Taktsignals für den Prozessor mit einer Taktfrequenz, die im Normalbetriebsmodus gleich einer Normalbetriebsfrequenz und im Leerlaufmodus gleich null oder einer gegenüber der Normalbetriebsfrequenz niedrigeren Leerlauftaktfrequenz ist, dadurch gekennzeichnet, dass – der Takt- und Leistungssteuerblock (111, 311) dafür eingerichtet ist, die Taktfrequenz für den Prozessor (112) beim Wechsel vom Leerlaufmodus zum Normalbetriebsmodus von null oder der Leerlauftaktfrequenz auf eine Zwischenfrequenz anzuheben, die kleiner als die Normalbetriebsfrequenz ist, und nach dem Ende der Übergangsphase auf die Normalbetriebsfrequenz anzuheben.
  9. Prozessorsystem nach Anspruch 8, dadurch gekennzeichnet, dass der Takt- und Leistungssteuerungsblock (111, 311) eine Teilerschaltung zum Teilen des Taktsignals mit der Normalbetriebsfrequenz durch einen vorgegebenen Teiler umfasst, um das Taktsignal mit der Zwischenfrequenz zu erzeugen.
  10. Prozessorsystem nach Anspruch 9, dadurch gekennzeichnet, dass der Takt- und Leistungssteuerungsblock (111, 311) während der Ü bergangsphase der Versorgungsspannungsanhebung das Taktsignal mit der Zwischenfrequenz von der Teilerschaltung an den Prozessor (112) ausgibt, bis die Regelschaltung (120) nach dem Ende der Übergangsphase die Versorgungsspannung mit dem Normalpegel an den Prozessor ausgibt.
  11. Prozessorsystem nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der Takt- und Leistungssteuerungsblock (111) eine Mehrzahl von Teilerschaltungen zum Teilen des ersten Taktsignals mit einem vorgegebenen Teiler umfasst.
  12. Prozessorsystem nach Anspruch 11, dadurch gekennzeichnet, dass jede der Mehrzahl von Teilerschaltungen einen anderen Teiler aufweist.
  13. Prozessorsystem nach Anspruch 12, dadurch gekennzeichnet, dass der Takt- und Leistungssteuerungsblock (111) während der Übergangsphase der Versorgungsspannungsanhebung eines der von den Teilerschaltungen ausgegebenen Taktsignale für den Prozessor bereitstellt, wobei das bereitgestellte Taktsignal mit dem Pegel der von der Regelschaltung (120) an den Prozessor (112) angelegten Versorgungsspannung korrespondiert.
  14. Prozessorsystem nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, dass der Takt- und Leistungssteuerungsblock (111) im Leerlaufmodus das Taktsignal vom Prozessor (112) trennt.
  15. Prozessorsystem nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, dass der Prozessor (112) ein Modussignal überträgt, welches einen Betriebsmodus des Takt- und Leistungssteuerungsblocks (111) repräsentiert.
  16. Prozessorsystem nach einem der Ansprüche 8 bis 15, dadurch gekennzeichnet, dass der Takt- und Leistungssteuerungsblock folgende Elemente enthält: – eine Teilerschaltung zum Teilen des von außerhalb angelegten Taktsignals, – eine Auswahlschaltung zum selektiven Bereitstellen des Taktsignals mit der Zwischenfrequenz, welches von der Teilerschaltung ausgegeben wird und ein frequenzgeteiltes Signal ist, und – eine Takt- und Leistungsverwaltungseinheit (220, 430), welche in Reaktion auf ein Modussignal die Teilerschaltung, die Auswahlschaltung und die Regelschaltung (120) steuert.
  17. Prozessorsystem nach Anspruch 16, dadurch gekennzeichnet, dass das Modussignal den Normalbetriebsmodus und/oder den Leerlaufmodus repräsentiert.
  18. Prozessorsystem nach Anspruch 17, dadurch gekennzeichnet, dass die Takt- und Leistungsverwaltungseinheit die Teilerschaltung zur Teilung des Taktsignals ansteuert und das geteilte Taktsignal während der Übergangsphase der Versorgungsspannungsanhebung an den Prozessor (112) anlegt.
  19. Prozessorsystem nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Takt- und Leistungsverwaltungseinheit die Regelschaltung (120) im Normalbetriebsmodus zur Ausgabe der Versorgungsspannung mit dem Normalpegel an den Prozessor (112) ansteuert.
  20. Prozessorsystem nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass die Takt- und Leistungsverwaltungseinheit die Auswahlschaltung so ansteuert, dass im Leerlaufmodus kein geteiltes Taktsignal an den Prozessor (112) angelegt wird.
  21. Prozessorsystem nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, dass die Takt- und Leistungsverwaltungseinheit die Regelschaltung (120) im Leerlaufmodus zur Ausgabe der Versorgungsspannung mit dem Leerlaufpegel an den Prozessor (112) ansteuert.
  22. Prozessorsystem nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass die Takt- und Leistungsverwaltungseinheit die Auswahlschaltung während der Übergangsphase so ansteuert, dass diese das geteilte Taktsignal solange an den Prozessor (112) angelegt, bis die von der Regelschaltung (120) an den Prozessor (112) angelegte Spannung nach dem Ende der Übergangsphase auf den Normalpegel angestiegen ist.
  23. Prozessorsystem nach einem der Ansprüche 16 bis 22, dadurch gekennzeichnet, dass die Teilerschaltung eine Mehrzahl von Tellereinheiten (241, 242) zum Teilen des Taktsignals umfasst.
  24. Prozessorsystem nach Anspruch 23, dadurch gekennzeichnet, dass die Teilereinheiten unterschiedliche Teiler aufweisen.
  25. Prozessorsystem nach Anspruch 24, dadurch gekennzeichnet, dass die Takt- und Leistungsverwaltungseinheit während der Übergangsphase beim Wechsel vom Leerlaufmodus in den Normalbetriebsmodus die Bereitstellung des geteilten Taktsignals an den Prozessor (112) steuert.
  26. Prozessorsystem nach einem der Ansprüche 16 bis 25, gekennzeichnet durch – eine weitere Teilerschaltung (260) zum Teilen des Taktsignals und – eine Peripherieschaltung (113), welche in Reaktion auf das von der weiteren Teilerschaltung (260) ausgegebene, geteilte Signal betrieben wird.
  27. Prozessorsystem nach einem der Ansprüche 16 bis 26, gekennzeichnet durch eine weitere Auswahlschaltung (460) zum selektiven Bereitstellen eines geteilten Signals, welches von der Teilerschaltung (440) an den Prozessor (112) ausgegeben wird, wobei eine Takt- und Leistungsverwaltungseinheit (430) die Teilerschaltung (440), die Auswahlschaltung (450) und die weitere Auswahlschaltung (460) sowie die Regelschaltung (120) steuert und eine Peripherieschaltung (113) in Reaktion auf das von der Teilerschaltung (440) ausgegebene, geteilte Signal betrieben wird.
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