KR101136036B1 - 유휴 모드에서의 전력 소모가 감소된 프로세서 시스템 및그 방법 - Google Patents

유휴 모드에서의 전력 소모가 감소된 프로세서 시스템 및그 방법 Download PDF

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Abstract

본 발명의 프로세서 시스템은 유휴 모드동안 정상 레벨보다 낮은 유휴 레벨의 전원 전압을 프로세서로 공급한다. 그러므로, 유휴 모드동안 프로세서에서 소모되는 전력이 최소화된다. 또한, 유휴 모드에서 정상 모드로 복귀할 때 프로세서로 공급되는 전원 전압을 정상 레벨로 상승시키되, 전원 전압이 정상 레벨로 충분히 상승할 때까지 프로세서로 공급되는 클럭 신호의 주파수를 정상 주파수보다 낮추어서 프로세서의 오동작을 방지한다.

Description

유휴 모드에서의 전력 소모가 감소된 프로세서 시스템 및 그 방법{PROCESSOR SYSTEM AND METHOD FOR REDUCING POWER CONSUMPTION IN IDLE MODE}
도 1은 본 발명의 바람직한 실시예에 따른 프로세서 시스템을 보여주는 도면;
도 2는 도 1에 도시된 분주 회로의 상세한 구성을 보여주는 도면;
도 3은 클럭 및 전원 관리기의 동작 모드에 따른 제어 수순을 보여주는 플로우차트;
도 4는 정상 모드에서 유휴 모드로 진입할 때 그리고 유휴 모드에서 정상 모드로 복귀할 때 CPU로 공급되는 전원 전압과 클럭 신호의 변화를 보여주는 도면;
도 5는 본 발명의 바람직한 실시예에 따른 프로세서 시스템에서 동작 모드에 따라서 CPU로 공급되는 전원 전압과 클럭 신호의 변화를 보여주는 도면;
도 6은 분주 회로 내에 2 개의 분주기들이 구비된 경우 동작 모드에 따라서 CPU로 공급되는 전원 전압과 클럭 신호의 변화를 보여주는 도면; 그리고
도 7은 본 발명의 다른 실시예에 따른 프로세서 시스템을 보여주는 도면이다.
*도면의 주요부분에 대한 설명
100, 300 : 프로세서 시스템 110 : 프로세서 칩
120 : 전압 레귤레이터 111, 311 : 클럭 및 전압 관리 블록
112 : CPU 113 : 주변 회로들
210,410 : RTC 220, 430 : 클럭 및 전원 관리기
230, 420 : PLL 240, 260, 440 : 분주 회로
241, 242 : 분주기 243, 250, 450, 460 : 멀티플렉서
본 발명은 프로세서를 구비한 시스템에 관한 것으로, 좀 더 구체적으로는 프로세서가 유휴 모드인 동안 소비되는 전력을 감소시키기 위한 스킴을 갖는 프로세서 시스템에 관한 것이다.
고성능을 위해 동작 속도를 높여 데이터 처리를 빠르게 하는 프로세서를 장착한 시스템에 있어서 전체 전력 소모량 중에서 프로세서의 전력 소모량이 많은 비중을 차지하고 있다. 특히, 핸드폰, PDA(personal digital assistant), 디지털 카메라, 노트북 등과 같이 배터리에 의해서 동작하는 휴대용 전자 장치에 고성능의 프로세서가 장착되면서 저전력 프로세서를 설계하는 것이 주요한 목표중의 하나가 되었다.
프로세서의 전력 소모를 줄이기 위한 스킴 가운데 하나는 프로세서의 동작 여부에 따라서 다양한 동작 모드들을 지원하는 것이다. 이러한 동작 모드들 가운데 하나가 유휴 모드(idle mode)이다. 프로세서는 내부에 중앙처리장치(CPU)를 비 롯하여 다수의 하드웨어 모듈들을 포함한다. 각 모듈은 클럭원(clock source)에서 생성된 클럭에 동기되어 동작한다. 유휴 모드는 CPU가 동작하지 않는 상태를 말하며, 입출력 제어부, 메모리와 같은 다른 하드웨어 모듈들 즉, 주변 장치들의 동작 상태와는 무관하다. 유휴 모드는 인터럽트 또는 타이머 등의 이벤트(event)에 의해 CPU가 다시 동작하기 전까지 유지된다. 유휴 모드동안, CPU로 공급되는 클럭 신호의 주파수는 감소되거나 또는 CPU로의 클럭 공급은 차단된다.
CMOS(complementary metal-oxide semiconductor) 기술로 만들어진 CPU에서 소비되는 전력은 다음 수학식 1에 의해서 계산될 수 있다.
Figure 112003049513009-pat00001
잘 알려진 바와 같이, CMOS 단위 소자는 상보적인 2 개의 트랜지스터들 즉, PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 위 수학식에서 Pstatic은 트랜지스터가 스위칭하면서 소모하는 전력, Pshort-circuit은 순간적으로 NMOS 트랜지스터와 PMOS 트랜지스터가 동시에 도통될 때 소비되는 전력이며, Pleakage는 누설 전류(leakage current)에 의해 소비되는 전력 그리고 Pstatic은 CPU에 구성된 트랜스미션 게이트나 바이어스 회로 등에 의해 지속적으로 소모되는 전력이다. α0→1은 CMOS 소자의 입/출력 노드의 신호 레벨이 0에서 1로 천이할 확률이며, CL은 커패시 턴스, V는 입력 노드의 전압, VDD는 전원 전압 그리고 fclk는 CPU로 제공되는 클럭 신호의 주파수를 나타낸다.
수학식 1에 의하면, 유휴 모드동안 CPU로 공급되는 클럭 신호의 주파수를 차단하는 경우 스위칭 전력 Pswitch은 감소되나 여전히 전력 소모는 많다.
따라서 본 발명의 목적은 저전력 소모 프로세서 시스템을 제공하는데 있다.
본 발명의 다른 목적은 프로세서를 구비한 시스템의 전력 소모 감소를 위한 제어 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 유휴 모드동안 전력 소모가 감소된 프로세서 시스템을 제공하는데 있다.
본 발명의 다른 목적은 유휴 모드를 지원하는 프로세서를 구비한 시스템에서 프로세서가 유휴 모드일 때 전력 소모를 감소시키기 위한 프로세스를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 프로세서 시스템의 전원 관리 방법은, 유휴 모드로 진입할 때 프로세서로 공급되는 전원 전압을 낮추는 단계, 및 상기 유휴 모드에서 정상 모드로 복귀할 때, 상기 프로세서로 공급되는 전원 전압이 정상 레벨로 복귀할 때까지 상기 프로세서를 상기 정상 모드에서의 동작 속도보다 낮은 속도로 동작시키는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 프로세서를 낮은 동작 속도로 동작시키는 단계는, 상기 프로세서로 공급되는 전원 전압이 정상 레벨로 복귀할 때까지 상기 정상 모드에서의 주파수보다 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계를 포함한다.
이 실시예에 있어서, 상기 프로세서를 낮은 동작 속도로 동작시키는 단계는, 상기 프로세서로 공급되는 전원 전압이 정상 레벨로 복귀할 때까지 외부로부터 입력되는 클럭 신호를 주어진 분주율로 분주하는 단계 및 상기 분주된 클럭 신호를 상기 프로세서로 공급하는 단계를 포함한다.
이 실시예에 있어서, 상기 정상 모드에서 상기 외부로부터 입력되는 클럭 신호를 상기 프로세서로 제공하는 단계와, 상기 유휴 모드에서 상기 프로세서로 공급되는 클럭 신호를 차단하는 단계가 더 포함된다.
이 실시예에 있어서, 상기 프로세서를 낮은 동작 속도로 동작시키는 단계는, 상기 유휴 모드에서 정상 모드로 복귀할 때, 상기 프로세서로 공급되는 전원 전압의 상승폭에 따라서 상기 프로세서로 제공되는 클럭 신호의 분주율을 변경하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 유휴 모드에서 상기 프로세서로 공급되는 전원 전압은 상기 정상 모드에서의 정상 전원 전압보다 낮은 유휴 전원 전압이다.
본 발명의 다른 특징에 따른 전원 관리 방법은, 유휴 모드로 진입할 때 프로세서로 공급되는 전원 전압을 낮추는 단계와, 상기 유휴 모드에서 정상 모드로 복귀할 때, 상기 프로세서로 공급되는 전원 전압을 정상 동작 전압 레벨로 상승시키 는 단계 그리고 상기 프로세서로 공급되는 전원 전압이 상기 정상 레벨로 상승할 때까지 정상 클럭 신호의 주파수보다 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계는, 상기 정상 클럭 신호를 주어진 분주율로 분주하는 단계 및 상기 분주된 클럭 신호를 상기 프로세서로 제공하는 단계가 더 포함된다.
바람직한 실시예에 있어서, 상기 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계는, 상기 프로세서로 공급되는 전원 전압이 상기 정상 전원 전압 레벨로 상승하면, 상기 정상 클럭 신호를 상기 프로세서로 제공하는 단계가 더 포함된다.
이 실시예에 있어서, 상기 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계는, 상기 프로세서로 공급되는 전원 전압을 상승시키는 시점으로부터 소정 시간이 경과하면 상기 정상 클럭 신호를 상기 프로세서로 제공하는 단계를 포함한다.
이 실시예에 있어서, 상기 정상 모드동안 상기 정상 클럭 신호를 상기 프로세서로 제공하는 단계가 더 포함된다.
바람직한 실시예에 있어서, 상기 클럭 신호의 주파수를 정상 레벨로 복귀시키는 단계는, 상기 프로세서로 공급되는 전원 전압의 상승폭에 비례해서 상기 외부로부터 제공된 클럭 신호의 분주비를 변경하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 유휴 모드동안 상기 프로세서로 제공되는 클럭 신호를 차단하는 단계와, 상기 프로세가 상기 유휴 모드로 진입할 때 상기 프로세서에 의해서 유휴 모드 신호를 출력하는 단계가 더 포함된다.
본 발명의 다른 특징에 따른 전원 관리 방법은, 유휴 모드로 진입할 때 프로세서로 공급되는 전원 전압을 낮추고, 상기 프로세서로의 클럭 공급을 차단하는 단계와, 상기 유휴 모드에서 정상 모드로 복귀할 때, 상기 프로세서로 공급되는 전원 전압을 정상 동작 전압 레벨로 상승시키는 단계, 그리고 상기 프로세서로 공급되는 전원 전압이 상기 정상 레벨로 상승할 때까지 정상 클럭 신호의 주파수보다 낮은 주파수의 클럭 신호를 상기 프로세서로 공급하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 프로세서 시스템은, 프로세서와, 동작 모드에 대응하는 레벨의 전원 전압을 상기 프로세서로 공급하는 레귤레이터, 그리고 유휴 모드에서 정상 모드로 복귀할 때, 상기 레귤레이터가 정상 레벨의 전원 전압을 상기 프로세서로 공급할 때까지, 정상 클럭 신호보다 주파수가 낮은 과도 클럭 신호를 상기 프로세서로 제공하는 클럭 및 전원 관리 블록을 포함한다.
바람직한 실시예에 있어서, 상기 관리 블록은, 상기 정상 클럭 신호를 주어진 분주율로 분주해서 상기 과도 클럭 신호를 출력하는 분주기를 포함한다.
이 실시예에 있어서, 상기 클럭 및 전원 관리 블록은, 상기 유휴 모드에서 상기 정상 모드로 복귀할 때, 상기 레귤레이터가 상기 프로세서로 정상 전원 전압을 공급할 때까지, 상기 분주기로부터 출력되는 과도 클럭 신호를 상기 프로세서로 제공한다.
이 실시예에 있어서, 상기 클럭 및 전원 관리 블록은, 상기 정상 모드동안 상기 정상 클럭 신호를 상기 프로세서로 제공한다.
바람직한 실시예에 있어서, 상기 클럭 및 전원 관리 블록은, 상기 정상 클럭 신호를 주어진 분주율에 따라 분주하는 복수의 분주기들을 포함하며, 상기 복수의 분주기들의 분주율은 서로 다르다.
이 실시예에 있어서, 상기 클럭 및 전원 관리 블록은, 상기 유휴 모드에서 상기 정상 모드로 복귀할 때, 상기 분주기들로부터 출력되는 클럭 신호들 중 상기 레귤레이터가 상기 프로세서로 공급하는 전원 전압의 레벨에 대응하는 클럭 신호를 상기 과도 클럭 신호로서 상기 프로세서로 전달한다.
바람직한 실시예에 있어서, 상기 클럭 및 전원 관리 블록은, 상기 유휴 모드동안 상기 정상 클럭 신호와 상기 과도 클럭 신호가 상기 프로세서로 제공되는 것을 차단한다.
바람직한 실시예에 있어서, 상기 프로세서는 동작 모드를 나타내는 모드 신호를 상기 클럭 및 전원 관리 블록으로 전달한다.
본 발명의 다른 실시예에 따른 프로세서 시스템은, 동작 모드를 나타내는 모드 신호를 출력하는 프로세서와, 전원 전압을 상기 프로세서로 공급하는 레귤레이터와, 외부로부터 제공된 정상 클럭 신호를 분주하는 분주 회로와, 상기 분주 회로로부터 출력되는 분주 신호를 상기 프로세서로 선택적으로 제공하는 선택기 그리고 상기 모드 신호에 응답해서 상기 분주 회로, 상기 선택기 및 상기 레귤레이터를 제어하는 클럭 및 전원 관리기를 포함한다.
바람직한 실시예에 있어서, 상기 모드 신호는 정상 동작 모드 및 유휴 모드 중 하나를 나타낸다.
이 실시예에 있어서, 상기 클럭 및 전원 관리기는, 상기 정상 동작 모드동안, 상기 분주 회로가 상기 외부로부터 제공된 정상 클럭 신호를 상기 분주 신호로서 출력하도록 제어한다.
이 실시예에 있어서, 상기 클럭 및 전원 관리기는, 상기 정상 모드동안, 상기 레귤레이터가 정상 전원 전압을 상기 프로세서로 공급하도록 제어한다.
이 실시예에 있어서, 상기 클럭 및 전원 관리기는, 상기 유휴 모드동안, 상기 선택기가 상기 분주 신호를 상기 프로세서로 제공하지 않도록 제어한다.
이 실시예에 있어서, 상기 클럭 및 전원 관리기는, 상기 유휴 모드 동안, 상기 레귤레이터가 상기 정상 전원 전압보다 낮은 유휴 전원 전압을 상기 프로세서로 공급하도록 제어하고, 상기 유휴 모드에서 상기 정상 모드로 복귀할 때, 상기 레귤레이터가 상기 프로세서로 공급하는 전원 전압이 상기 정상 전원 전압으로 상승할 때까지, 상기 선택기가 상기 분주 회로로부터의 분주 신호를 상기 프로세서로 제공하도록 제어한다.
이 실시예에 있어서, 상기 분주 회로는, 각각이 주어진 분주율로 상기 정상 클럭 신호를 분주하는 복수의 분주기들을 포함하고, 상기 분주기들의 분주율은 서로 다르다.
이 실시예에 있어서, 상기 클럭 및 전원 관리기는, 상기 유휴 모드에서 상기 정상 모드로 복귀할 때, 상기 레귤레이터가 상기 프로세서로 공급하는 전원 전압의 상승에 따라서, 상기 분주기들 중 분주율이 높은 분주기로부터 출력되는 분주 신호 부터 상기 프로세서로 제공하도록 제어한다.
본 발명의 프로세서 시스템은, 동작 모드를 나타내는 모드 신호를 출력하는 프로세서와, 전원 전압을 상기 프로세서로 공급하는 레귤레이터와, 외부로부터 제공된 정상 클럭 신호를 분주하는 제 1 분주 회로와, 상기 제 1 분주 회로로부터 출력되는 분주 신호를 상기 프로세서로 선택적으로 제공하는 선택기와, 상기 모드 신호에 응답해서 상기 분주 회로, 상기 선택기 및 상기 레귤레이터를 제어하는 클럭 및 전원 관리기와, 상기 정상 클럭 신호를 분주하는 제 2 분주 회로 그리고 상기 제 2 분주 회로로부터 출력되는 분주 신호에 응답해서 동작하는 주변 회로를 포함한다.
본 발명의 프로세서 시스템은, 동작 모드를 나타내는 모드 신호를 출력하는 프로세서와, 전원 전압을 상기 프로세서로 공급하는 레귤레이터와. 외부로부터 제공된 정상 클럭 신호를 분주하는 분주 회로와. 상기 정상 클럭 신호와 상기 분주 회로로부터 출력되는 분주 신호 중 하나를 출력하는 제 2 선택기와. 상기 제 1 선택기로부터의 출력 신호를 상기 프로세서로 선택적으로 제공하는 제 2 선택기와. 상기 모드 신호에 응답해서 상기 분주 회로, 상기 제 1 및 제 2 선택기들 및 상기 레귤레이터를 제어하는 클럭 및 전원 관리기 그리고 상기 분주 회로로부터 출력되는 분주 신호에 응답해서 동작하는 주변 회로를 포함한다.
상술한 바와 같은 구성을 갖는 프로세서 시스템은 유휴 모드에서 프로세서로 공급되는 전원 전압을 정상 레벨보다 낮은 유휴 레벨로 낮춘다. 그러므로, 유휴 모드동안 프로세서에서 소모되는 전력이 최소화된다. 또한, 유휴 모드에서 정상 모드로 복귀할 때 프로세서로 공급되는 전원 전압을 정상 레벨로 상승시키되, 전원 전압이 정상 레벨로 충분히 상승할 때까지 프로세서로 공급되는 클럭 신호의 주파수를 정상 주파수보다 낮추어서 프로세서의 오동작을 방지한다.
(실시예)
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 프로세서 시스템을 보여준다. 도 1을 참조하면, 프로세서 시스템(100)은 프로세서 칩(110)과 전압 레귤레이터(120)를 포함한다. 프로세서 칩(110)은 마이크로컨트롤러, 마이크로프로세서, 프로세서 등으로 불리며 온-칩(on-chip)으로 구현된다. 레귤레이터(120)는 프로세서 칩(110)의 동작에 필요한 전압들(VDDCPU, VDDPERI)을 공급한다. 이와 같은 프로세서 시스템(100)은 핸드폰, PDA, 디지털 카메라, 노트북, 휴대용 신용카드 결제 단말기, MP3 플레이어 등과 같은 핸드-헬드 장치들(hand-held devices)에 제공하기 위해 설계된다.
프로세서 칩(110)은 메인 프로세서인 CPU(Central Processing Unit)(112)와 주변 회로들(113)을 포함한다. 프로세서 칩(110)은 CPU(112) 대신에 DSP(Digital Signal Processor)와 같은 다양한 프로세서를 구비할 수 있다. 주변 회로들(113)에는 메모리, 메모리 컨트롤러, 데이터 캐쉬, I/O 포트들, LCD 컨트롤러, UART (Universal Asynchronous Receiver/Transmitter), DMA(Direct Memory Access), 타 이머, ADC(analog-to-digital conversion), 터치 스크린 인터페이스, 카메라 인터페이스, 버스 인터페이스, 멀티미디어 카드 인터페이스 등이 포함된다.
프로세서 칩(110)은 CPU(112)의 동작 모드에 따라서 CPU(112)로 제공되는 클럭 신호 및 전원 전압을 제어하는 클럭 및 전원 관리 블록(111)을 더 포함한다. 클럭 및 전원 관리 블록(111)은 CPU(112)를 위한 클럭 신호(FCLK)와 주변 장치들을 위한 클럭 신호(HCLK)를 발생한다. 또한, 클럭 및 전원 관리 블록(111)은 주어진 작업(task)에 대한 최적의 전력 소모를 유지하기 위한 전원 관리 스킴을 갖는다. 클럭 및 전원 관리 블록(111)은 정상(normal) 모드, 슬로우(slow) 모드, 유휴(idle) 모드 그리고 슬립(sleep) 모드의 네 가지 모드들을 활성화(activate)시킬 수 있다. 본 발명에서는 정상 모드와 유휴 모드에 대해서만 언급한다.
블록(111)은 정상 모드에서 CPU(112)와 모든 주변 회로들(113)로 클럭 신호들을 공급한다. 정상 모드에서 모든 주변 장치들이 턴 온된다면 전력 소비는 최대화될 것이다. 이는 사용자가 소프트웨어적으로 주변 장치들의 동작을 제어하는 것에 의해 가능하다. 유휴 모드에서, 블록(111)은 CPU(112)로 공급되는 클럭 신호(FCLK)를 차단(disconnect)하는 반면, 다른 주변 회로들(113)에는 클럭을 공급한다. 유휴 모드는 CPU(112)에 기인한 전력 소모를 감소시킨다. 어떤 인터럽트라도 CPU(112)가 유휴 모드에서 깨어날 수 있도록 요청할 수 있다. 특히, 본 발명의 바람직한 실시예에 따른 클럭 및 전원 관리 블록(220)은 유휴 모드 동안 전압 레귤레이터(120)가 CPU(112)로 공급하는 전원 전압을 낮추도록 제어한다. 또한, 블록(220)은, 유휴 모드에서 정상 모드로 복귀할 때 CPU(112)로 공급되는 전원 전 압(VDDCPU)이 정상 동작 레벨로 상승할 때까지 CPU(112)로 공급되는 클럭 신호(FCLK)의 주파수를 정상 모드에서의 주파수보다 낮춘다.
도 1을 참조하면, 클럭 및 전원 관리 블록(111)은 RTC(Real Time Clock)(210), 클럭 및 전원 관리기(220), PLL(Phase Lock Loop)(230), 분주 회로들(240, 250) 그리고 멀티플렉서(250)를 포함한다. 클럭 및 전원 관리기(220)는 CPU(112)로부터 제공되는 유휴 모드 신호(IDL)가 활성화되면 전압 레귤레이터(120)가 유휴 전원 전압을 CPU(112)로 공급하도록 전원 제어 신호(IDL_PWR_LVL)를 활성화한다. 전압 레귤레이터(120)는 전원 제어 신호(IDL_PWR_LVL)에 응답해서 CPU(112)로 공급하는 전원 전압(VDDCPU)의 레벨을 결정한다. 예컨대, 전압 레귤레이터(120)는 전원 제어 신호(IDL_PWR_LVL)가 활성화되면 유휴 레벨(예를 들면, 1.0V)의 전원 전압(VDDCPU)을 CPU(112)로 공급하고, 전원 제어 신호(IDL_PWR_LVL)가 비활성화되면 정상 동작 레벨(예를 들면, 1.3V)의 전원 전압(VDDCPU)을 CPU(112)로 공급한다.
한편, 프로세서 칩(110)의 외부에 존재하는 클럭원(미 도시됨)에서 제공된 외부 클럭 신호(EXTCLK)는 PLL(230)에 의해 위상이 조절된다. 클럭원은 프로세서 칩(110)과 온-칩으로 구현될 수도 있다. PLL(230)로부터 출력되는 클럭 신호(PLLOUT)는 분주 회로들(230, 260)로 제공된다. 분주 회로(240)는 클럭 및 전원 관리기(220)로부터의 분주 제어 신호(IDL_CLK_DIV)에 응답해서 PLL(230)로부터의 클럭 신호(PLLOUT)를 분주한다. 분주 회로(260)는 분주율이 N인 분주기로 구성 되며, PLL(230)로부터의 클럭 신호(PLLOUT)를 분주해서 클럭 신호(HCLK)를 출력한다. 분주 회로(260)에 의해 분주된 클럭 신호(HCLK)는 CPU(112) 및 주변 회로들(113)로 제공된다. 분주 회로(240)의 상세한 구성은 도 2에 도시되어 있다.
도 2를 참조하면, 분주 회로(240)는 분주기들(241, 242)과 멀티플렉서(243)를 포함한다. 분주기들(241, 242)은 서로 다른 분주율(M1, M2)을 가지며, PLL(230)로부터의 클럭 신호(PLLOUT)를 각각 분주한다. 멀티플렉서(243)는 관리기(220)로부터의 분주 제어 신호(IDL_CLK_DIV)에 응답해서 PLL(230)로부터의 클럭 신호(PLLOUT)와 분주기들(241, 242)로부터 출력되는 분주된 클럭 신호들 가운데 하나를 도 1에 도시된 멀티플렉서(250)로 제공한다. 이 실시예에서는 분주 회로(240)가 2 개의 분주기들(241, 242)만을 구비하였으나 분주기들의 개수는 다양하게 변경할 수 있으며, 분주기의 개수에 따라서 관리기(220)로부터 제공되는 분주 제어 신호(IDL_CLK_DIV)의 비트 수가 결정된다.
다시 도 1을 참조하면, 멀티플렉서(250)는 클럭 선택 신호(IDL_CLK_SEL)에 응답해서 분주 회로(240)로부터의 신호를 클럭 신호(FCLK)로써 선택적으로 CPU(112)로 제공한다. 예컨대, 클럭 선택 신호(IDL_CLK_SEL)가 논리 '0'이면 클럭 신호(FCLK)의 주파수는 '0'이 되고 클럭 선택 신호(IDL_CLK_SEL)가 논리 '1'이면 분주 회로(240)로부터의 신호가 클럭 신호(FCLK)로써 CPU(112)로 제공된다. 멀티플렉서(250)는 클럭 선택 신호(IDL_CLK_SEL)에 응답해서 분주 회로(240)로부터의 신호를 클럭 신호(FCLK)로써 선택적으로 CPU(112)로 제공하기 위한 스위치 등으로 대체될 수 있다.
상술한 바와 같은 구성을 갖는 클럭 및 전원 관리기(220)의 동작 모드에 따른 제어 수순은 도 3에 도시되어 있다. 유휴 모드로 진입할 때 CPU(112)는 유휴 모드 신호(IDL)를 활성화한다(단계 S500). 클럭 및 전원 관리기(220)는 활성화된 유휴 모드 신호(IDL)에 응답해서 전원 제어 신호(IDL_PWR_LVL)를 활성화한다. 그러므로, CPU(112)로 공급되는 전원 전압(VDDCPU)은 유휴 레벨로 낮아진다(단계 S501). 관리기(220)는 클럭 선택 신호(IDL_CLK_SEL)를 논리 '0'으로 설정한다. 그 결과, CPU(112)로 공급되는 클럭 신호(FCLK)는 차단된다(단계 S502). 본 발명의 클럭 및 전원 관리 블록(110)은 유휴 모드에서 CPU(112)로 공급되는 클럭 신호(FCLK)를 차단할 뿐만 아니라 전원 전압(VDDCPU)을 낮춤으로서, 앞서 언급한 수학식 1에서 알 수 있는 바와 같이 유휴 모드에서 CPU(112)에 기인한 전력 소모를 최소화한다.
유휴 모드는 외부 인터럽트(EINT), RTC(210) 또는 소프트웨어에 의해서 웨이크-업된다. 외부 인터럽트(EINT)를 발생하는 소스에는 외부 장치들 즉, 키패드, 터치 스크린, 마우스 등이 있다. 클럭 및 전원 관리기(220)는 외부 인터럽트(EINT) 또는 RTC(210)로부터의 신호가 입력되면(단계 S503) 정상 모드로 복귀하기 위한 제어들을 수행한다.
우선, 관리기(220)는 전원 제어 신호(IDL_PWR_LVL)를 비활성화한다. 전압 레귤레이터(120)는 전원 제어 신호(IDL_PWR_LVL)에 응답해서 정상 레벨의 전원 전압(VDDCPU)을 CPU(112)로 공급한다(단계 S504). 이 때, 유휴 레벨로 낮아진 전원 전 압이 정상 레벨로 상승하는 데에는 소정의 시간이 필요하다.
도 4는 정상 모드에서 유휴 모드로 진입할 때 그리고 유휴 모드에서 정상 모드로 복귀할 때 CPU(112)로 공급되는 전원 전압(VDDCPU)과 클럭 신호(FCLK)의 변화를 보여주고 있다. 앞서 설명한 바와 같이, 정상 모드에서 유휴 모드로 진입하면 CPU(112)로 공급되는 전원 전압(VDDCPU)은 유휴 레벨(1.0V)로 낮아지고, 클럭 신호(FCLK)는 차단된다.
인터럽트에 의해서 정상 모드로 복귀할 때 CPU(112)로 공급되는 전원 전압(VDDCPU)은 정상 레벨(1.3V)로 서서히 증가된다. CMOS 기술에서 전원 전압(VDDCPU)이 낮아지면 CPU의 동작 속도 또한 느려진다. 그러므로, 도 4에 도시된 바와 같이, 전원 전압(VDDCPU)이 정상 레벨보다 낮은 과도기(Transition Period)에서 CPU(112)로 정상 상태의 주파수를 갖는 클럭 신호(FCLK)가 공급되면 CPU(112)는 오동작하게 된다. 이러한 문제를 해결하기 위해서, 본 발명은 과도기동안 정상 주파수보다 낮은 주파수의 클럭 신호를 CPU(112)로 공급한다.
다시 도 1 및 도 3을 참조하면, 관리기(220)는 분주된 클럭 신호가 출력되도록 분주 제어 신호(IDL_CLK_DIV)를 출력하고, 클럭 선택 신호(IDL_CLK_SEL)를 논리 '1'로 설정한다. 분주 회로(240)는 분주 제어 신호(IDL_CLK_DIV)에 응답해서 분주기(241)로부터의 분주된 신호를 출력한다. 멀티플렉서(250)는 클럭 선택 신호(IDL_CLK_SEL)에 응답해서 분주 회로(240)로부터의 분주된 클럭 신호를 CPU(112)로 제공한다. 그러므로, CPU(112)로 공급되는 클럭 신호(FCLK)의 주파수는 정상 주파수보다 낮다(단계 S505). 예를 들어, 클럭 신호(FCLK)의 정상 주파수가 400MHz이면 과도기동안 클럭 신호(FCLK)의 주파수는 (400/M1)MHz이다.
관리기(220)는 CPU(112)로 공급되는 전원 전압(VDDCPU)이 정상 레벨로 충분히 상승하였는 지의 여부를 판단한다(단계 S506). 관리기(220)가 CPU(112)로 공급되는 전원 전압(VDDCPU)이 정상 레벨로 충분히 상승하였는 지의 여부를 판별하는 방법은 다양하게 실시될 수 있다. 예컨대, 관리기(220)가 전압 레귤레이터(120)로부터 공급되는 전원 전압(VDDCPU)을 입력받아 전압 레벨을 검출할 수 있다. 다른 방법으로는, 전원 전압(VDDCPU)이 정상 레벨로 상승하는데 소요되는 시간을 미리 측정해서 관리기(220)에 설정해 두고, RTC(210)로부터 입력되는 클럭의 수를 카운트해서 과도기가 지났는 지의 여부를 판별할 수 있다.
CPU(112)로 공급되는 전원 전압(VDDCPU)이 정상 레벨로 충분히 상승하였으면, 관리기(220)는 분주 회로(240)가 PLL(240)로부터의 클럭 신호(PLLOUT)를 그대로 출력하도록 클럭 분주 신호(IDL_CLK_DIV)를 출력한다. 이 때, 클럭 선택 신호(IDL_CLK_SEL)는 논리 '1' 상태로 유지된다. 그러므로, PLL(240)로부터 출력되는 클럭 신호(PLLOUT)는 분주 회로(240)와 멀티플렉서(250)를 통해 클럭 신호(FCLK)로써 CPU(112)로 공급된다. 즉, 정상 주파수의 클럭 신호(FCLK)가 CPU(112)로 공급된다(단계 S507).
도 5는 본 발명의 바람직한 실시예에 따른 프로세서 시스템(100)에서 동작 모드에 따라서 CPU(112)로 공급되는 전원 전압(VDDCPU)과 클럭 신호(FCLK)의 변화를 보여주고 있다. 유휴 모드에서 CPU(112)로 공급되는 전원 전압(VDDCPU)은 정상 레벨(1.3V)보다 낮은 유휴 레벨(1.0V)이며, 클럭 신호(FCLK)는 차단된다. 유휴 모드에서 정상 모드로 복귀할 때, 전원 전압(VDDCPU)이 정상 레벨로 복귀할 때까지의 과도기동안 분주기(241)로부터 출력되는 분주된 클럭 신호가 CPU(112)로 공급된다. 과도기동안 낮은 주파수의 클럭 신호(FCLK)가 CPU(112)로 공급되므로 CPU(112)의 동작 속도는 느려진다. 그러나, CPU(112)로 공급되는 전원 전압(VDDCPU)이 정상 레벨보다 낮더라도 클럭 신호(FCLK)의 주파수가 정상 동작 때보다 느려서 CPU(112)의 안정된 동작이 보장된다.
유휴 모드동안 CPU(112)로 공급되는 전원 전압(VDDCPU)이 낮을수록 CPU(112)에서 소모되는 전력은 감소하고, 과도기는 길어진다. 유휴 모드에서의 전원 전압(VDDCPU) 레벨과 인터럽트 반응 시간(즉, 과도기)은 반비례하므로, 유휴 모드에서의 전원 전압(VDDCPU) 레벨은 사용자의 요구에 따라서 조절될 수 있다.
도 6은 분주 회로(240) 내에 도 2에 도시된 바와 같이, 2 개의 분주기들이 구비된 경우 동작 모드에 따라서 CPU(112)로 공급되는 전원 전압(VDDCPU)과 클럭 신호(FCLK)의 변화를 보여주고 있다. 유휴 모드에서 정상 모드로 복귀할 때 우선 분주기(241)에 의해 M1으로 분주된 클럭 신호를 클럭 신호(FCLK)로써 CPU(112)로 제 공하고, 전원 전압(VDDCPU)이 소정 레벨(예를 들면, (정상 레벨-유휴 레벨)/2)까지 상승하면 분주기(242)에 의해 M2로 분주된 클럭 신호를 클럭 신호(FCLK)로써 CPU(112)로 제공한다. 단, 분주기들(241, 242)의 분주율은 M1>M2이다.
유휴 모드에서 정상 모드로 복귀할 때 전원 전압(VDDCPU)의 전압 레벨을 고려하여 클럭 신호(FCLK)의 주파수를 빠르게 변경함으로써 과도기를 단축할 수 있다. 클럭 신호(FCLK)의 주파수가 빨라지면 CPU(112)의 동작 속도가 빨라지기 때문이다.
도 7은 본 발명의 다른 실시예에 따른 프로세서 시스템을 보여주고 있다. 도 7에 도시된 프로세서 시스템(300)은 도 1에 도시된 시스템(100)과 유사한 구성을 가지므로, 중복되는 설명은 생략한다.
도 7에 도시된 시스템(300)은 과도기에서 주파수가 낮은 클럭 신호를 CPU(112)로 공급하기 위한 별도의 분주 회로를 구비하지 않고, 주변 회로(113)로 클럭 신호(HCLK)를 공급하기 위한 분주 회로(440)를 이용한다. 분주 회로(440)는 분주율이 N인 분주기로 구성된다.
유휴 모드에서 정상 모드로 복귀할 때, 전원 전압(VDDCPU)이 정상 레벨로 충분히 상승하기 전까지 관리기(430)는 분주 회로(440)에 의해 분주된 클럭 신호가 CPU(112)로 공급되도록 멀티플렉서들(430, 460)을 제어한다. 정상 모드에서 전원 전압(VDDCPU)이 정상 레벨로 충분히 상승하면, PLL(420)로부터의 클럭 신호(PLLOUT)가 클럭 신호(FCLK)로써 CPU(112)로 제공된다. 유휴 모드에서는 CPU(112)로 공급되는 클럭 신호(FCLK)를 차단한다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 유휴 모드동안 정상 레벨보다 낮은 유휴 레벨의 전원 전압을 프로세서로 공급함으로서 유휴 모드동안 프로세서에서 소모되는 전력을 최소화할 수 있다. 또한, 유휴 모드에서 정상 모드로 복귀할 때 프로세서로 공급되는 전원 전압을 정상 레벨로 상승시키되, 전원 전압이 정상 레벨로 충분히 상승할 때까지 프로세서로 공급되는 클럭 신호의 주파수를 정상 주파수보다 낮추어서 프로세서의 오동작을 방지한다.

Claims (43)

  1. 유휴 모드로 진입할 때 프로세서로 공급되는 전원 전압을 낮추는 단계와;
    상기 유휴 모드동안 상기 프로세서로 제공되는 클럭 신호를 차단하는 단계와;
    상기 유휴 모드에서 정상 모드로 복귀할 때, 상기 프로세서로 공급되는 전원 전압을 정상 동작 전압 레벨로 상승시키는 단계; 그리고
    상기 프로세서로 공급되는 전원 전압이 상기 정상 레벨로 상승할 때까지 정상 클럭 신호의 주파수보다 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계를 포함하되;
    상기 정상 클럭 신호의 주파수보다 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계는,
    상기 정상 클럭 신호를 주어진 분주율로 분주하는 단계; 및
    상기 분주된 클럭 신호를 상기 프로세서로 제공하는 단계를 포함하는 전원 관리 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계는,
    상기 프로세서로 공급되는 전원 전압이 상기 정상 전원 전압 레벨로 상승하면, 상기 정상 클럭 신호를 상기 프로세서로 제공하는 단계를 포함하는 전원 관리 방법.
  4. 제 3 항에 있어서,
    상기 낮은 주파수의 클럭 신호를 상기 프로세서로 제공하는 단계는,
    상기 프로세서로 공급되는 전원 전압을 상승시키는 시점으로부터 소정 시간이 경과하면 상기 정상 클럭 신호를 상기 프로세서로 제공하는 단계를 더 포함하는 전원 관리 방법.
  5. 제 3 항에 있어서,
    상기 정상 모드동안 상기 정상 클럭 신호를 상기 프로세서로 제공하는 단계를 더 포함하는 전원 관리 방법.
  6. 제 1 항에 있어서,
    상기 분주된 클럭 신호의 주파수를 정상 레벨로 복귀시키는 단계를 더 포함하되,
    상기 복귀시키는 단계는, 상기 프로세서로 공급되는 전원 전압의 상승폭에 비례해서 외부로부터 제공된 클럭 신호의 상기 주어진 분주비를 변경하는 단계를 포함하는 전원 관리 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 프로세가 상기 유휴 모드로 진입할 때 상기 프로세서에 의해서 유휴 모드 신호를 출력하는 단계를 더 포함하는 전원 관리 방법.
  9. 프로세서와;
    동작 모드에 대응하는 레벨의 전원 전압을 상기 프로세서로 공급하는 레귤레이터; 그리고
    유휴 모드에서 정상 모드로 복귀할 때, 상기 레귤레이터가 정상 레벨의 전원 전압을 상기 프로세서로 공급할 때까지, 정상 클럭 신호보다 주파수가 낮은 과도 클럭 신호를 상기 프로세서로 제공하는 클럭 및 전원 관리 블록을 포함하되;
    상기 클럭 및 전원 관리 블록은, 상기 정상 클럭 신호를 주어진 분주율로 분주해서 상기 과도 클럭 신호를 출력하는 분주기를 포함하고,
    상기 클럭 및 전원 관리 블록은, 상기 유휴 모드에서 상기 정상 모드로 복귀할 때, 상기 레귤레이터로부터 상기 프로세서로 정상 전원 전압을 공급될 때까지, 상기 분주기로부터 출력되는 상기 과도 클럭 신호를 상기 프로세서로 제공하는 프로세서 시스템.
  10. 삭제
  11. 삭제
  12. 제 9 항에 있어서,
    상기 클럭 및 전원 관리 블록은,
    상기 정상 모드동안 상기 정상 클럭 신호를 상기 프로세서로 제공하는 프로세서 시스템.
  13. 제 9 항에 있어서,
    상기 클럭 및 전원 관리 블록은,
    상기 정상 클럭 신호를 주어진 분주율에 따라 분주하는 복수의 분주기들을 포함하는 프로세서 시스템.
  14. 제 13 항에 있어서,
    상기 복수의 분주기들의 분주율은 서로 다른 프로세서 시스템.
  15. 제 13 항에 있어서,
    상기 클럭 및 전원 관리 블록은,
    상기 유휴 모드에서 상기 정상 모드로 복귀할 때, 상기 분주기들로부터 출력되는 클럭 신호들 중 상기 레귤레이터가 상기 프로세서로 공급하는 전원 전압의 레벨에 대응하는 클럭 신호를 상기 과도 클럭 신호로서 상기 프로세서로 전달하는 프로세서 시스템.
  16. 삭제
  17. 제 9 항에 있어서,
    상기 프로세서는 동작 모드를 나타내는 모드 신호를 상기 관리 블록으로 전달하는 프로세서 시스템.
  18. 동작 모드를 나타내는 모드 신호를 출력하는 프로세서와;
    전원 전압을 상기 프로세서로 공급하는 레귤레이터와;
    외부로부터 제공된 정상 클럭 신호를 분주하는 분주 회로와;
    상기 정상 클럭 신호와 상기 분주 회로로부터 출력되는 분주 신호 중 하나를 출력하는 제 1 선택기와;
    상기 제 1 선택기로부터의 출력 신호를 상기 프로세서로 선택적으로 제공하는 제 2 선택기와;
    상기 모드 신호에 응답해서 상기 분주 회로, 상기 제 1 선택기, 및 제 2 선택기들 및 상기 레귤레이터를 제어하는 클럭 및 전원 관리기; 그리고
    상기 분주 회로로부터 출력되는 분주 신호에 응답해서 동작하는 주변 회로를 포함하되;
    상기 클럭 및 전원 관리기는,
    상기 모드 신호가 유휴 모드를 나타낼 때, 상기 레귤레이터가 정상 레벨 낮은 유휴 레벨의 상기 전원 전압을 상기 프로세서로 공급하도록 제어하고, 상기 모드 신호가 상기 유휴 모드에서 정상 모드로 복귀함을 나타낼 때, 상기 레귤레이터가 상기 정상 레벨의 상기 전원 전압을 상기 프로세서로 공급하도록 제어하고, 상기 프로세서로 공급되는 상기 전원 전압이 상기 정상 레벨로 상승할 때까지 상기 분주 회로로부터 출력되는 상기 분주 신호가 상기 프로세서로 공급되도록 상기 제 1 선택기 및 상기 제 2 선택기를 제어하는 프로세서 시스템.
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