JP2002202829A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧の変化に応じてマイクロコンピュー
タの内部クロックをきめ細かく制御し、内部クロックの
変更と同時に内部リソースの設定値の変更をおこなうこ
と。 【解決手段】 電源電圧検出回路３は、電源電圧を検出
し、その検出値に基づいてレートマルチ・プリスケーラ
１の分周設定値を設定する。レートマルチ・プリスケー
ラ１は、発振回路１００から供給された原振クロック
を、レートマルチ・プリスケーラ１の構成ビット数に応
じた複数の分周比のうち分周設定値に基づく分周比でも
って分周する。そして、補正回路は、つぎに変更される
予定の分周設定値に基づいて、内部リソースであるタイ
マ４の動作タイミング等を決める設定値の補正値をあら
かじめ求めておき、その補正値を分周比の変更と同時に
新たなタイミング設定値としてデータレジスタ５に格納
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電池で駆動される
電子機器に搭載され、内部クロックを電源電圧に応じて
変化させることによって消費電力の制御をおこなうマイ
クロコンピュータに関する。

【０００２】携帯型の情報端末機器などでは、電池の電
力消費によって電源電圧が低下した場合、突発的な電源
断によるデータ等の消失を防ぐため、低消費電力動作に
移行するのが望ましい。そうすれば、電池により供給さ
れる電圧がＬＳＩの動作限界電圧にいたる前に、ユーザ
が保持電圧の低いメモリ等にデータや機器の動作状態を
退避させることができるので、データの消失等を回避す
ることができる。

【０００３】また、携帯型のヘッドフォン・ステレオな
どの機器では、電池による電源電圧に応じて低消費電力
状態に移行することによって、電池の持続時間が伸び
る。さらには、携帯電話などでは、通話中の消費電力と
待ち受け状態での消費電力が異なるが、このように動作
状態によって消費電力が大きく異なる機器の場合、電源
電圧を細かく制御することによって電池の持続時間が伸
びる。

【０００４】

【従来の技術】一般に、マイクロコンピュータを内蔵し
た電子機器では、マイクロコンピュータの内部クロック
を制御することによって、その消費電力が制御されてい
る。すなわち、電池の消耗により電源電圧が低下し、低
消費電力状態に移行すると、内部クロックの周波数は通
常動作時の２分の１、あるいは４分の１、・・・という
ように低くなる。このときのマイクロコンピュータの内
部クロックの分周比はハードウェアで固定されている。
また、内部クロックを分周回路で低速化させた場合、内
部リソースであるタイマの周期や通信速度が変わるのを
防ぐため、それらの設定値をソフトウェア処理によって
変更する必要がある。

【０００５】

【発明が解決しようとする課題】しかしながら、従来
は、内部クロックを２段階または３段階程度しか変化さ
せることができない。したがって、従来よりもきめ細か
く消費電力制御をおこなうため、マイクロコンピュータ
を従来よりもさらに低い消費電力状態で動作させようと
すると、ハードウェアに新たに分周回路を追加しなけれ
ばならないという問題点がある。また、従来は、内部ク
ロックが低下してから内部リソースの設定値が変更され
るまでに時間がかかってしまう。そのため、たとえば内
部リソースがタイマの場合には計測時間に誤差が生じた
り、あるいは通信途中の場合には転送レートが狂うなど
の問題点がある。

【０００６】本発明は、上記問題点に鑑みてなされたも
のであって、電源電圧の変化に応じてマイクロコンピュ
ータの内部クロックをきめ細かく制御することができ、
かつ内部リソースの設定値の変更を内部クロックの変更
と同時におこなうことが可能なマイクロコンピュータを
提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明にかかるマイクロコンピュータは、分周手段
（レートマルチ・プリスケーラ）、内部クロック発生手
段、電源電圧検出手段および補正手段を具備する。分周
手段（レートマルチ・プリスケーラ）は、発振回路から
供給された原振クロックを、構成ビット数に応じた複数
の分周比のうち、電源電圧に対応する分周設定値に基づ
く分周比でもって分周する。

【０００８】内部クロック発生手段は、分周手段（レー
トマルチ・プリスケーラ）により分周されたクロックに
基づいて内部クロックを生成する。電源電圧検出手段
は、電源電圧を検出し、その検出値に基づいて分周手段
（レートマルチ・プリスケーラ）の分周設定値を設定す
る。そして、補正手段は、つぎに変更される予定の分周
設定値に基づいて、内部リソースの動作タイミング等を
決める設定値の補正値をあらかじめ求めておき、その補
正値を分周比の変更と同時に新たなタイミング設定値と
する。

【０００９】この発明によれば、電源電圧に応じた分周
設定値でもって原振クロックが分周されるので、構成ビ
ット数を多くしておくか、または分周設定値の数を増や
すことによって、ハードウェアに新たに分周回路を追加
することなく、原振クロックをより多くの分周比で分周
することができる。また、内部リソースの動作タイミン
グ等を決める設定値は分周比の変更と同時に補正され
る。

【００１０】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図１〜図７を参照しつつ詳細に説明する。図１は、
本発明の実施の形態にかかるマイクロコンピュータの要
部を示すブロック構成図である。このマイクロコンピュ
ータは、分周手段であるレートマルチ・プリスケーラ
１、内部クロック発生手段である内部クロック発生回路
２、および電源電圧検出手段である電源電圧検出回路３
を具備する。また、マイクロコンピュータは、内部クロ
ックに関するタイミング設定値に基づいて動作する内部
リソースの一例であるタイマ４と、そのタイミング設定
値を保持する保持手段であるデータレジスタ５と、その
データレジスタ５に保持されたタイミング設定値を補正
する補正手段である補正回路６を有する。

【００１１】レートマルチ・プリスケーラ１は、発振回
路１００から供給された原振クロックを電源電圧に対応
する分周比でもって分周する。すなわち、レートマルチ
・プリスケーラ１は、構成ビット数に応じた分解能でク
ロックパルスを出力することができる。具体的には、特
に限定しないが、構成ビット数がたとえば４ビットの場
合には、レートマルチ・プリスケーラ１の分解能は、原
振クロック１６パルスあたりの出力パルス数がゼロ個か
ら１５個までのおおよそ６％となる。

【００１２】レートマルチ・プリスケーラ１の構成ビッ
ト数が４ビットの場合の出力クロックの波形図を図２に
示す。また、一例として、レートマルチ・プリスケーラ
１の設定値が「００１０_B」と「０１００_B」の場合の出
力クロック波形を、その後段に設けられた分周回路７に
より整形した波形図を図３に示す。この分周回路７は、
レートマルチ・プリスケーラ１の出力クロックに対して
デューティ比を整えるために設けられているが、デュー
ティ比を整える必要がない場合には不要である。

【００１３】ここで、レートマルチ・プリスケーラ１の
構成ビット数は４ビットに限らず、所望の分解能に応じ
て設定される。たとえば、レートマルチ・プリスケーラ
１の分解能として０．１％程度を必要とする場合には、
レートマルチ・プリスケーラ１の構成ビット数は１０ビ
ットとなる。この場合には、レートマルチ・プリスケー
ラ１は、原振クロック１０２４パルスあたり、ゼロ個か
ら１０２３個までのパルスを出力することができる。

【００１４】内部クロック発生回路２は、分周回路７
（分周回路７が設けられていない場合には、レートマル
チ・プリスケーラ１）から出力されたクロック信号に基
づいて内部クロックを生成する。生成された内部クロッ
クは、たとえばレートマルチ・プリスケーラ１や電源電
圧検出回路３などを制御するＣＰＵ８に供給される。Ｃ
ＰＵ８は、内部クロック発生回路２から供給された内部
クロックに基づいて動作する。

【００１５】図４に、構成ビット数が４ビットのレート
マルチ・プリスケーラ１の一例を示す。レートマルチ・
プリスケーラ１は、たとえば分周比を設定するための設
定値（すなわち、分周設定値）を保持するレートマルチ
・プリスケーラ設定レジスタ１０、４個のカウンタ１
１，１２，１３，１４，４個のセレクタ１５，１６，１
７，１８およびアンド回路１９を備えている。

【００１６】原振クロックは第１のカウンタ１１のクロ
ック端子Ｃ、およびアンド回路１９の一方の入力端子に
それぞれ入力される。第１のカウンタ１１の出力端子Ｑ
０から出力された信号は第２のカウンタ１２のクロック
端子Ｃ、および第４のセレクタ１８のスイッチ端子Ｓに
入力される。同様に、第２のカウンタ１２の出力端子Ｑ
１から出力された信号は第３のカウンタ１３のクロック
端子Ｃ、および第３のセレクタ１７のスイッチ端子Ｓに
入力される。また、第３のカウンタ１３の出力端子Ｑ２
から出力された信号は第４のカウンタ１４のクロック端
子Ｃ、および第２のセレクタ１６のスイッチ端子Ｓに入
力される。第４のカウンタ１４の出力端子Ｑ３から出力
された信号は第１のセレクタ１５のスイッチ端子Ｓに入
力される。

【００１７】第１のセレクタ１５の一方の入力端子Ａ
０、第２のセレクタ１６の一方の入力端子Ａ１、第３の
セレクタ１７の一方の入力端子Ａ２および第４のセレク
タ１８の一方の入力端子Ａ３には、それぞれレートマル
チ・プリスケーラ設定レジスタ１０に格納された分周設
定値の最下位ビット、その一つ上位のビット、さらにそ
の一つ上位のビットおよび最上位ビットの値が入力され
る。また、第１のセレクタ１５のもう一方の入力端子Ｂ
０には常に「０」が入力される。

【００１８】第１のセレクタ１５の出力端子Ｏ０から出
力された信号は、第２のセレクタ１６のもう一方の入力
端子Ｂ１に入力される。同様に、第２のセレクタ１６の
出力端子Ｏ１から出力された信号は、第３のセレクタ１
７のもう一方の入力端子Ｂ２に入力される。第３のセレ
クタ１７の出力端子Ｏ２から出力された信号は、第４の
セレクタ１８のもう一方の入力端子Ｂ３に入力される。
第４のセレクタ１８の出力端子Ｏ３から出力された信号
は、アンド回路１９のもう一方の入力端子に入力され
る。アンド回路１９は、レートマルチ・プリスケーラ１
の出力クロックを出力する。

【００１９】図４に示す構成のレートマルチ・プリスケ
ーラ１において、分周設定値が「１０１０_B」である場
合のタイムチャートの一例を図５に示す。図５におい
て、Ａ０〜Ａ３、Ｑ０〜Ｑ３およびＯ０〜Ｏ３は図４に
示すカウンタ１１，１２，１３，１４やセレクタ１５，
１６，１７，１８の各端子を表す。

【００２０】電源電圧検出回路３は、電源電圧があらか
じめ設定された電圧値に等しくなったことを検出して、
レートマルチ・プリスケーラ１に動作許可信号を出力す
る。それによって、レートマルチ・プリスケーラ１は、
レートマルチ・プリスケーラ設定レジスタ１０に格納さ
れている分周設定値に基づいて、［分周設定値］／［レ
ートマルチ・プリスケーラ１の構成ビット数］で決まる
分周比でもって原振クロックの分周をおこない、内部ク
ロックの周波数を変更する。

【００２１】内部クロックの周波数変更後、電源電圧検
出回路３は、レートマルチ・プリスケーラ１につぎに変
更予定の分周設定値を供給する。レートマルチ・プリス
ケーラ１は、その新たに供給された分周設定値をレート
マルチ・プリスケーラ設定レジスタ１０に格納し、現在
の分周比で動作しつづけながら、再び電源電圧検出回路
３から動作許可信号が供給されるのを待つ。ここで、つ
ぎに変更予定の分周設定値はＣＰＵ８から電源電圧検出
回路３に供給される。電源電圧検出回路３により検出す
る電源電圧の設定値と分周設定値との対応関係は、ＣＰ
Ｕ８に接続されたＲＯＭ９等の記憶手段にテーブルとし
て記憶されている。なお、つぎに変更予定の分周設定値
は、ＣＰＵ８から直接レートマルチ・プリスケーラ設定
レジスタ１０に設定される場合もある。

【００２２】また、電源電圧検出回路３は、新たに供給
された分周設定値を補正回路６にも供給する。さらに、
電源電圧検出回路３は、データレジスタ５に制御信号
（データレジスタ切換信号）を出力する。

【００２３】図６は、電源電圧検出回路３、補正回路６
およびタイマ４を含む構成の一例を示すブロック図であ
る。電源電圧検出回路３は、複数の抵抗素子３１、抵抗
タップ設定レジスタ３２、セレクタ３３、比較回路３
４、外部リファレンス端子３５および検出回路３６を備
えている。

【００２４】複数の抵抗素子３１は、電源電圧を複数の
電圧レベルに分圧するために設けられている。抵抗タッ
プ設定レジスタ３２は、ＣＰＵ８から供給された分周設
定値を格納する。セレクタ３３は、抵抗タップ設定レジ
スタ３２に格納された分周設定値に基づいて、電源電圧
の分圧に寄与する抵抗素子３１の数を選択し、その選択
された抵抗素子３１の数に応じて分圧された電圧値を比
較回路３４に出力する。

【００２５】比較回路３４は、セレクタ３３から供給さ
れた電圧値を外部リファレンス端子３５に印加された参
照電圧値と比較し、電源電圧の分圧値が参照電圧値に一
致したときに一致信号を出力する。検出回路３６は、比
較回路３４から出力された一致信号を検出して制御信号
を出力する。その制御信号は、レートマルチ・プリスケ
ーラ１に前記動作許可信号として供給されるとともに、
データレジスタ５に前記データレジスタ切換信号として
供給される。

【００２６】補正回路６は、レートマルチ・プリスケー
ラ１のレートマルチ・プリスケーラ設定レジスタ１０に
格納された分周設定値６１を、レートマルチ・プリスケ
ーラ１のレートマルチ構成ビット数の値６２で除算する
除算器６３と、その除算器により求められた値に、デー
タレジスタ５に格納されているタイミング設定値を乗算
する乗算器６４とにより構成されている。そして、補正
回路６は、それら除算器６３および乗算器６４により、
レートマルチ・プリスケーラ１のレートマルチ・プリス
ケーラ設定レジスタ１０に格納されたつぎに変更予定の
分周設定値６１に対応したタイミング設定値をあらかじ
め求めておく。データレジスタ５は、データレジスタ切
換信号を受け取ると、補正回路６によりあらかじめ求め
られたタイミング設定値を新たなタイミング設定値とし
て格納する。

【００２７】つぎに、実施の形態にかかるマイクロコン
ピュータの動作について説明する。図７は、電源電圧レ
ベルの変動に伴う原振クロック、内部クロックおよびタ
イマ４のデータレジスタ５の設定値の変化の様子を示す
波形例である。図示例では、たとえば電圧検出ポイント
を電圧検出レベル１と電圧検出ベル２（電圧検出レベル
１＞電圧検出ベル２）の２箇所としている。

【００２８】この例では、電源電圧が電圧検出レベル１
よりも高い通常動作状態のときには、内部クロックは原
振クロックと同じ周波数となる。このときのデータレジ
スタ５の設定値はたとえば８０_Hである。そして、電源
電圧が低下して電圧検出レベル１に一致すると、たとえ
ば、内部クロックが原振クロックの２分の１の周波数に
切り換わるとともに、データレジスタ５の設定値が４０
_Hに変更され、１段階目の低消費電力状態となる。電源
電圧の検出設定値と分周設定値との対応関係を表すテー
ブル（以下、単にテーブルとする）には、電源電圧が低
下していくときの電圧検出レベル１に対応する分周設定
値として、内部クロックの周波数が原振クロックの２分
の１の周波数となるような値が格納されている。

【００２９】電源電圧が電圧検出レベル１以下で電圧検
出レベル２よりも高いときには、１段階目の低消費電力
状態のままである。電源電圧がさらに低下して電圧検出
レベル２に一致すると、たとえば、内部クロックが原振
クロックの６分の１の周波数に切り換わるとともに、デ
ータレジスタ５の設定値が２０_Hに変更され、２段階目
の低消費電力状態となる。前記テーブルには、電源電圧
が低下していくときの電圧検出レベル２に対応する分周
設定値として、内部クロックの周波数が原振クロックの
６分の１の周波数となるような値が格納されている。電
源電圧が電圧検出レベル２以下では、２段階目の低消費
電力状態のままである。

【００３０】一方、電圧検出レベル２よりも低い２段階
目の低消費電力状態から電源電圧が上昇し、電圧検出レ
ベル２に一致すると、たとえば、内部クロックが原振ク
ロックの２分の１の周波数に切り換わるとともに、デー
タレジスタ５の設定値が４０ _Hに変更される。つまり、
１段階目の低消費電力状態に戻る。前記テーブルには、
電源電圧が上昇していくときの電圧検出レベル２に対応
する分周設定値として、内部クロックの周波数が原振ク
ロックの２分の１の周波数となるような値が格納されて
いる。

【００３１】電源電圧が電圧検出レベル２以上で電圧検
出レベル１よりも低いときには、１段階目の低消費電力
状態のままである。電源電圧がさらに上昇して電圧検出
レベル１に一致すると、たとえば、内部クロックが原振
クロックと同じ周波数に切り換わるとともに、データレ
ジスタ５の設定値が８０_Hに変更され、通常動作状態に
戻る。前記テーブルには、電源電圧が上昇していくとき
の電圧検出レベル１に対応する分周設定値として、内部
クロックの周波数が原振クロックの周波数となるような
値が格納されている。電源電圧が電圧検出レベル１以上
では、通常動作状態のままである。

【００３２】上述した実施の形態によれば、レートマル
チ・プリスケーラ１により電源電圧に応じた分周設定値
でもって原振クロックが分周されるので、あらかじめレ
ートマルチ・プリスケーラ１の構成ビット数を多くして
おくか、レートマルチ・プリスケーラ１に対する分周設
定値の数を増やすだけで、ハードウェアに新たに分周回
路を追加することなく、原振クロックをより多くの分周
比で分周することができる。したがって、電源電圧の変
化に応じてマイクロコンピュータの内部クロックをきめ
細かく制御することができる。

【００３３】また、上述した実施の形態によれば、デー
タレジスタ５に格納されたタイミング設定値がハードウ
ェアによって分周比の変更と同時に補正されるので、ソ
フトウェア処理に伴うＣＰＵ８の負荷の増大を招くこと
なく、タイミング設定値の変更を内部クロックの変更と
同時におこなうことができる。

【００３４】以上において本発明は、上述した実施の形
態に限らず、種々変更可能である。たとえば、レートマ
ルチ・プリスケーラ１の構成ビット数は４ビットに限ら
ないし、電源電圧検出回路３や補正回路６の構成も同等
の機能を実現する種々の回路で置き換えることができ
る。また、内部リソースはタイマ４に限らず、通信制御
回路などにも適用できる。

【００３５】〔付記〕 （付記１） 基準となる原振クロックを、構成ビット数
に応じた複数の分周比のうち、電源電圧に対応する分周
設定値に基づく分周比でもって分周する分周手段と、前
記分周手段により分周されたクロックに基づいて内部ク
ロックを生成する内部クロック発生手段と、電源電圧を
検出し、その検出値に基づいて前記分周設定値を更新す
る電源電圧検出手段と、を具備することを特徴とするマ
イクロコンピュータ。

【００３６】（付記２） 前記分周手段はレートマルチ
・プリスケーラで構成されることを特徴とする付記１に
記載のマイクロコンピュータ。

【００３７】（付記３） 電源電圧値と前記分周設定値
とを対応させたテーブルを記憶した記憶手段を有するこ
とを特徴とする付記１に記載のマイクロコンピュータ。

【００３８】（付記４） 内部クロックに関するタイミ
ング設定値に基づいて動作する内部リソースと、前記タ
イミング設定値を保持する保持手段と、前記電源電圧検
出手段により更新された前記分周設定値に基づいて、前
記保持手段に保持された前記タイミング設定値を補正す
る補正手段と、をさらに具備することを特徴とする付記
１に記載のマイクロコンピュータ。

【００３９】（付記５） 前記補正手段は、つぎに変更
される予定の分周設定値に基づいて、前記保持手段に保
持された前記タイミング設定値の補正値をあらかじめ求
めておくことを特徴とする付記４に記載のマイクロコン
ピュータ。

【００４０】（付記６） 前記補正手段は、前記分周手
段のタイミング設定値を構成ビット数で除し、かつそれ
に前記保持手段に保持された前記タイミング設定値を乗
ずる乗除算器で構成されることを特徴とする付記５に記
載のマイクロコンピュータ。

【００４１】（付記７） 前記保持手段は、分周比の変
更と同時に、前記補正手段によりあらかじめ求められた
補正値を新たなタイミング設定値として格納することを
特徴とする付記５に記載のマイクロコンピュータ。

【００４２】（付記８） 前記内部リソースはタイマで
あることを特徴とする付記４に記載のマイクロコンピュ
ータ。

【００４３】

【発明の効果】本発明によれば、電源電圧に応じた分周
設定値でもって原振クロックが分周されるので、あらか
じめ構成ビット数を多くしておくか、分周設定値の数を
増やすだけで、ハードウェアに新たに分周回路を追加す
ることなく、原振クロックをより多くの分周比で分周す
ることができる。したがって、電源電圧の変化に応じて
マイクロコンピュータの内部クロックをきめ細かく制御
することができるという効果を奏する。

【００４４】また、本発明によれば、内部リソースの動
作タイミング等を決める設定値がハードウェアによって
分周比の変更と同時に補正されるので、ソフトウェア処
理に伴うＣＰＵの負荷の増大を招くことなく、内部リソ
ースの設定値の変更を内部クロックの変更と同時におこ
なうことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるマイクロコンピュ
ータの要部を示すブロック構成図である。

【図２】本発明の実施の形態にかかるマイクロコンピュ
ータを構成する４ビット構成のレートマルチ・プリスケ
ーラの出力クロックを示す波形図である。

【図３】本発明の実施の形態にかかるマイクロコンピュ
ータを構成する４ビット構成のレートマルチ・プリスケ
ーラの出力クロックに対してデューティ比を整えた波形
図である。

【図４】本発明の実施の形態にかかるマイクロコンピュ
ータを構成する４ビット構成のレートマルチ・プリスケ
ーラの一構成例を示す回路図である。

【図５】図４に示す構成のレートマルチ・プリスケーラ
の動作タイミングの一例を示すタイムチャートである。

【図６】本発明の実施の形態にかかるマイクロコンピュ
ータを構成する電源電圧検出回路、補正回路およびタイ
マを含む構成の一例を示すブロック図である。

【図７】本発明の実施の形態にかかるマイクロコンピュ
ータにおいて、電源電圧レベルの変動に伴う原振クロッ
ク、内部クロックおよびデータレジスタの設定値の変化
の一例を示す波形図である。

【符号の説明】

１ レートマルチ・プリスケーラ（分周手段） ２ 内部クロック発生回路（内部クロック発生手段） ３ 電源電圧検出回路（電源電圧検出手段） ４ タイマ（内部リソース） ５ データレジスタ（保持手段） ６ 補正回路（補正手段） ９ ＲＯＭ（記憶手段）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基準となる原振クロックを、構成ビット
   数に応じた複数の分周比のうち、電源電圧に対応する分
   周設定値に基づく分周比でもって分周する分周手段と、 前記分周手段により分周されたクロックに基づいて内部
   クロックを生成する内部クロック発生手段と、 電源電圧を検出し、その検出値に基づいて前記分周設定
   値を更新する電源電圧検出手段と、 を具備することを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記分周手段はレートマルチ・プリスケ
   ーラで構成されることを特徴とする請求項１に記載のマ
   イクロコンピュータ。
3. 【請求項３】 電源電圧値と前記分周設定値とを対応さ
   せたテーブルを記憶した記憶手段を有することを特徴と
   する請求項１に記載のマイクロコンピュータ。
4. 【請求項４】 内部クロックに関するタイミング設定値
   に基づいて動作する内部リソースと、 前記タイミング設定値を保持する保持手段と、 前記電源電圧検出手段により更新された前記分周設定値
   に基づいて、前記保持手段に保持された前記タイミング
   設定値を補正する補正手段と、 をさらに具備することを特徴とする請求項１に記載のマ
   イクロコンピュータ。