JP5184680B2 - 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 - Google Patents

Description

本発明は、入力周期信号の分周を行う回路に関する。

基準発振信号から安定した所望の周波数信号を生成するＰＬＬ(Phase Locked Loop：位相ロックループ)回路には、高速応答および分周比可変範囲の拡大を目的とするパルススワロー方式の構成がある。パルススワロー方式では、デュアル・モジュラス・プリスケーラの分周比をスワローカウンタによって制御して大きな分周比を生成する。デュアル・モジュラス・プリスケーラは１／（Ｎ＋１）および１／Ｎの２種類の分周比を備えた可変分周器を備えている。一般に、基準周波数の整数倍で発振器をコントロールするＩｎｔｅｇｅｒ−Ｎ型のＰＬＬ回路においては、可変分周器の上記２種類の分周比を固定し、基準周波数の何倍の周波数を得るかという設定が前もってシステムによって決められている。

図３に、このようなパルススワローカウンタ回路を用いた特許文献１のＰＬＬ回路の構成を示す。

図３のＰＬＬ回路は、電圧制御発振器１０１、分周器１０２、分周器１０３、比較器１０４、位相検出器１０５、基準周波数信号源Ｒ、および、基準分周器１０６を備えている。分周器１０２は可変分周器であり、１／（Ｎ＋１）の分周比と１／Ｎの分周比とを有している。分周器１０３は１クロック毎に減算を基本として動作する減算型分周器、あるいは、１クロック毎に１加算を基本としている加算型分周器であって、第１の出力としての分周信号出力を有している。また、分周器１０３は、外部から設定された値ｎに基づいて０〜ｎまでのｎ＋１個（ｎ＝１、２、３、…）の入力パルスをカウントし、当該カウント値の加減算途中結果を出力する第２の出力を有している。比較器１０４は、分周器１０３の第２の出力を外部から設定された値Ａ（ｎ＞Ａ、Ａ＝０、１、２、…）と比較し、数値比較結果の論理値から分周器１０２の分周比選択に必要な論理制御信号を生成して分周器１０２に出力する。設定値の変更直後に発生する遅延防止のために、分周器１０２、分周器１０３、および位相比較器１０５にはリセット信号が供給されて強制的に初期化動作が実行されるようになっている。

電圧制御発振器１０１の出力は分周器１０２に入力される。分周器１０２は初期化動作によって設定される１／（Ｎ＋１）の分周比で分周動作を行っており、分周器１０３が分周器１０２の出力パルスをカウントする。分周器１０３はｎ＋１個のカウントを行うとリセットされて初期値からカウントし直すように構成されている。比較器１０４は、分周器１０３の第２の出力から出力されるカウント値を値Ａと比較し、当該カウント値がＡに一致すると、分周器１０２の分周比を１／Ｎに切り替える信号を出力する。

従って、分周器１０３は、ｎ＋１個をカウントする間に、途中で分周比を１／（Ｎ＋１）から１／Ｎに変えて分周された出力パルスを分周器１０２から受け取ってカウントする。

分周器１０３は、ｎ＋１個をカウントする度に１周期分が終了する信号を、第１の出力として位相検出器１０５に出力する。これによって、電圧制御発振器１０１の出力は（Ｎ＋１）×（Ａ＋１）＋Ｎ×（ｎ−Ａ）＝ｎ・Ｎ＋Ａ＋１の分周比で分周される。位相検出器１０５はこの分周入力信号を基準周波数信号源Ｒから出力される基準周波数信号と比較して、その位相差に応じた制御信号を電圧制御発振器１０１に出力する。電圧制御発振器１０１の発振周波数はこのような閉ループ制御によって安定化される。

日本国公開特許公報「特開平７−１１１４５２号公報（公開日：１９９５年４月２５日）」

特許文献１のＰＬＬ回路では、分周器１０２、分周器１０３、および比較器１０４でパルススワローカウンタ回路が構成されていると見なせる。そして、ｎおよびＡの設定を可変にすると周波数シンセサイザとして動作する。

ここで例えばｎ＝１とすると、Ａ＝０に設定することになり、図４（ａ）に示すように、分周器１０３が２個をカウントする間の１個ずつのカウント期間が、１／（Ｎ＋１）の分周期間と１／Ｎの分周期間とのそれぞれに割り当てられる。この場合のパルススワローカウンタ回路全体の分周比Ｘは（Ｎ＋１）×１＋Ｎ×１＝２Ｎ＋１となる。分周器１０３から出力される分周信号は、分周器１０３の２個のカウント期間を１周期とする信号となる。

また、例えば、ｎ＝３とすると、Ａ＝０、１、２の３通りの設定が可能である。分周器１０３から出力される分周信号は、分周器１０３の４個のカウント期間を１周期とする信号となる。以下に、ｎ＝３においてＡの値による動作の違いを説明する。

ｎ＝３、Ａ＝０の場合には、図４（ｂ）に示すように、分周器１０３が４個をカウントする間の１個のカウント期間が１／（Ｎ＋１）の分周期間に割り当てられるとともに、３個のカウント期間が１／Ｎの分周期間に割り当てられる。この場合のパルススワローカウンタ回路全体の分周比Ｘは（Ｎ＋１）×１＋Ｎ×３＝４Ｎ＋１となる。

ｎ＝３、Ａ＝１の場合には、図４（ｃ）に示すように、分周器１０３が４個をカウントする間の２個ずつのカウント期間が１／（Ｎ＋１）の分周期間と１／Ｎの分周期間とのそれぞれに割り当てられる。この場合のパルススワローカウンタ回路全体の分周比Ｘは（Ｎ＋１）×２＋Ｎ×２＝４Ｎ＋２となる。

ｎ＝３、Ａ＝２の場合には、図４（ｄ）に示すように、分周器１０３が４個をカウントする間の３個のカウント期間が１／（Ｎ＋１）の分周期間に割り当てられるとともに、１個のカウント期間が１／Ｎの分周期間に割り当てられる。この場合のパルススワローカウンタ回路全体の分周比Ｘは（Ｎ＋１）×３＋Ｎ×１＝４Ｎ＋３となる。

特許文献１のパルススワローカウンタ回路で、分周器１０３のｎに１〜３の設定が可能であるとすると、最も小さい分周比はｎ＝１、Ａ＝０の場合のＸ＝２Ｎ＋１であり、最も大きい分周比はｎ＝３、Ａ＝２の場合のＸ＝４Ｎ＋３である。

しかしながら、多くの局部発振周波数をＰＬＬ回路で設定したい場合に、上記の可変分周比では足りない場合がある。その場合、可変分周器の出力を数える回数（特許文献１の例では分周器１０３のカウント数）を増やす必要があるが、数える回数を増やすことは回路規模の増大につながること、さらには消費電力増大に繋がるため好ましくない。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路、およびそれを備えたＰＬＬ回路、並びに半導体集積回路を実現することにある。

本発明の分周回路は、上記課題を解決するために、
２種類の分周比で分周可能であって、入力される周期信号を指定された上記分周比で分周して生成した第１の分周信号を出力する可変分周器と、
上記可変分周器が出力した上記第１の分周信号のサイクル数を初期値からカウントして得たカウント値を出力するとともに、リセットされるとカウント動作を初期値から再開するカウンタ回路と、
上記カウント値を比較基準値と比較して上記カウント値が上記比較基準値と一致する度にＨｉｇｈとＬｏｗとを反転させるように生成したパルス信号を、上記周期信号に対する第２の分周信号として出力するとともに上記可変分周器において指定する上記分周比の切替信号として上記可変分周器に供給し、上記カウント値が上記比較基準値と一致する度に上記カウンタ回路にリセット信号を出力して上記カウンタ回路をリセットする比較器と、
上記比較器に上記比較基準値を供給する制御回路と、を備えた分周回路であって、
上記比較器は、上記カウンタ回路から出力されるカウント値の第ｎビット目のビット信号と、上記カウント値の第ｎビット目に対応する上記制御回路から供給される比較基準値の第ｎビット目のビット信号と、が入力され、上記カウント値と上記比較基準値との各ビット毎のビット信号の一致を判定する第１段目の複数のＡＮＤ回路と、
上記第１段目の複数のＡＮＤ回路の全ての出力が入力される第２段目のＡＮＤ回路と、
上記第２段目のＡＮＤ回路の出力が入力され、上記第２の分周信号および上記切替信号としての上記パルス信号を出力するＴフリップフロップとから構成されていることを特徴としている。

上記の発明によれば、可変分周器は入力される周期信号を最初に指定された一方の分周比で分周する。可変分周器が出力する第１の分周信号はカウンタ回路によってカウントされ、カウンタ回路はカウント値として比較基準値までのカウント値を順次比較器に出力する。比較器は、入力されたカウント値が比較基準値に一致していない場合には、パルス信号をＨｉｇｈまたはＬｏｗのままとする。比較器は、入力されたカウント値が比較基準値に一致している場合には、パルス信号をＨｉｇｈとＬｏｗとの間で反転させる。このパルス信号は可変分周器に切替信号として入力され、可変分周器は分周比を次に指定された他方の分周比に切り替える。また、比較器は同時にカウンタ回路にリセット信号を出力する。

リセットされたカウンタ回路は可変分周器が出力する第１の分周信号のカウント動作を初期値から再開し、比較基準値までのカウント値を順次比較器に出力する。比較器は、入力されたカウント値が比較基準値に一致していない場合には、パルス信号をＬｏｗまたはＨｉｇｈのままとする。比較器は、入力されたカウント値が比較基準値に一致している場合には、パルス信号をＨｉｇｈとＬｏｗとの間で反転させる。このパルス信号は可変分周器に切替信号として入力され、可変分周器は分周比を再び上記一方の分周比に切り替える。また、比較器は同時にカウンタ回路にリセット信号を出力する。

こうして、パルス信号は一方の分周比によるカウンタ回路の比較基準値までのカウント期間分の分周期間と他方の分周比によるカウンタ回路の比較基準値までのカウント期間分の分周期間との和で構成される周期を有する第２の分周信号となる。このとき、分周回路の入力信号である周期信号に対する分周回路の出力信号である第２の分周信号の最大分周比は非常に大きなものとなり、最小分周比は従来と同等のものとなる。

以上により、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現することができるという効果を奏する。

本発明の分周回路は、上記課題を解決するために、
上記比較基準値に関する情報が格納されるメモリを備えており、
上記制御回路は、上記メモリから上記比較基準値に関する情報を読み出して上記比較器に上記比較基準値を供給することを特徴としている。

上記の発明によれば、制御回路がメモリに格納されている比較基準値に関する情報を読み出し、比較器に比較基準値を入力するので、複数の比較基準値に対応する比較基準値に関する情報をメモリに格納して、分周回路の分周比を複数通りに設定することができるという効果を奏する。

本発明の分周回路は、上記課題を解決するために、
上記比較基準値に関する情報の外部からの入力を受け付ける設定回路を備えており、
上記制御回路は、上記設定回路に入力された上記比較基準値に関する情報に基づいて、上記比較器に上記比較基準値を供給することを特徴としている。

上記の発明によれば、分周回路の外部から分周比の設定を行うことが可能になるという効果を奏する。

本発明のＰＬＬ回路は、上記課題を解決するために、
上記分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路と、基準周波数信号を発生する基準信号発振器と、上記第２の分周信号と上記基準周波数信号との位相差を検出する位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力するチャージポンプ回路と、上記チャージポンプ回路の出力をフィルタリングして上記発振回路の上記発振周波数を制御する信号を出力するループフィルタとを備えていることを特徴としている。

上記の発明によれば、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできるＰＬＬ回路を実現することができるという効果を奏する。また、比較基準値を可変とすることにより、ＰＬＬ回路を周波数シンセサイザとして機能させることが可能になるという効果を奏する。

本発明の半導体集積回路は、上記課題を解決するために、
上記分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路とを備える半導体集積回路であって、
上記可変分周器と、上記カウンタ回路と、上記比較器と、上記制御回路と、上記発振回路とが同一半導体基板上に形成されていることを特徴としている。

上記の発明によれば、可変分周器、カウンタ回路、比較器、制御回路、および発振回路が同一半導体基板上に形成されていることにより、回路の小型化、作製コストの低減、プロセスの簡略化、および信号品質の向上を図ることができるという効果を奏する。

本発明の半導体集積回路は、上記課題を解決するために、
さらに、上記第２の分周信号と上記基準周波数信号との位相差を検出する上記位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力する上記チャージポンプ回路とが、上記可変分周器と上記カウンタ回路と上記比較器と上記制御回路と上記発振回路とが形成された半導体基板上に形成されていることを特徴としている。

上記の発明によれば、より一層の回路の小型化、作製コストの低減、プロセスの簡略化、および信号品質の向上を図ることができるという効果を奏する。

本発明の分周回路は、以上のように、
２種類の分周比で分周可能であって、入力される周期信号を指定された上記分周比で分周して生成した第１の分周信号を出力する可変分周器と、
上記可変分周器が出力した上記第１の分周信号のサイクル数を初期値からカウントして得たカウント値を出力するとともに、リセットされるとカウント動作を初期値から再開するカウンタ回路と、
上記カウント値を比較基準値と比較して上記カウント値が上記比較基準値と一致する度にＨｉｇｈとＬｏｗとを反転させるように生成したパルス信号を、上記周期信号に対する第２の分周信号として出力するとともに上記可変分周器において指定する上記分周比の切替信号として上記可変分周器に供給し、上記カウント値が上記比較基準値と一致する度に上記カウンタ回路にリセット信号を出力して上記カウンタ回路をリセットする比較器と、
上記比較器に上記比較基準値を供給する制御回路と、を備えた分周回路であって、
上記比較器は、上記カウンタ回路から出力されるカウント値の第ｎビット目のビット信号と、上記カウント値の第ｎビット目に対応する上記制御回路から供給される比較基準値の第ｎビット目のビット信号と、が入力され、上記カウント値と上記比較基準値との各ビット毎のビット信号の一致を判定する第１段目の複数のＡＮＤ回路と、
上記第１段目の複数のＡＮＤ回路の全ての出力が入力される第２段目のＡＮＤ回路と、
上記第２段目のＡＮＤ回路の出力が入力され、上記第２の分周信号および上記切替信号としての上記パルス信号を出力するＴフリップフロップとから構成されている。

以上により、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現することができるという効果を奏する。

本発明の実施形態を示すものであり、ＰＬＬ回路の構成を示す回路ブロック図である。 本発明の実施形態を示すものであり、（ａ）ないし（ｄ）は、図１のＰＬＬ回路の動作を示すタイミングチャートである。 従来技術を示すものであり、ＰＬＬ回路の構成を示す回路ブロック図である。 （ａ）ないし（ｄ）は、図３のＰＬＬ回路の動作を示すタイミングチャートである。 図１のＰＬＬ回路において用いられる可変分周器の構成を示す回路図である。 図１のＰＬＬ回路において用いられるカウンタ回路の構成を示す回路図である。 図１のＰＬＬ回路において用いられる比較器の構成を示す回路図である。

本発明の実施形態について図１および図２を用いて説明すれば、以下の通りである。
〔本実施形態に係るＰＬＬ回路の構成〕
図１に、本実施形態に係るＰＬＬ回路２０の構成を示す。

ＰＬＬ回路２０は、パルススワロー方式のＰＬＬ回路であり、発振回路１、可変分周器２、カウンタ回路３、比較器４、制御回路５、位相検出器６、基準信号発振器７、チャージポンプ回路８、ループフィルタ９、および、メモリ１０を備えている。可変分周器２、カウンタ回路３、比較器４、制御回路５、および、メモリ１０は、パルススワローカウンタ回路（分周回路）を構成している。

発振回路１は発振周波数が複数の周波数に可変の電圧制御発振器であり、ループフィルタ９の出力電圧により発振周波数が制御された発振信号（周期信号）ｓ５を出力する。

可変分周器２は、いわゆる、デュアル・モジュラス・プリスケーラであり、入力される周期信号を指定された分周比で分周して生成した第１の分周信号を出力する。具体的には、可変分周器２は１／（Ｎ＋１）と１／Ｎとの２種類の分周比で分周可能であって、選択設定されることによって指定されたいずれかの分周比によって、発振回路１から入力される発振信号ｓ５を分周して得た分周信号（第１の分周信号）ｃ１をカウンタ回路３に出力する。ここでは、分周信号ｃ１は１サイクルに１つのパルスを有するパルス信号である。可変分周器２には、分周比を選択設定するための切替信号となるパルス信号ｓ１が比較器４から入力される。可変分周器２は切替信号の指示に従って分周比を１／（Ｎ＋１）と１／Ｎとの間で切り替える。

可変分周器２において、Ｎ＝３の場合、すなわち可変分周器２が３／４分周器となる場合の構成を図５に例示する。図５に示す可変分周期２は、二つのＤフリップフロップ２１および２２と一つのアンド回路２３と一つのスイッチ２４とにより構成されており、発振信号ｓ５はフリップフロップ２１および２２のクロック入力端子に入力される。フリップフロップ２１の出力は、アンド回路２３の二つの入力のうちの一つとなる。アンド回路２３の出力は、フリップフロップ２２のＤ入力端子に入力される。フリップフロップ２２の出力は、分周信号ｃ１として可変分周器２の出力となると共に、フリップフロップ２１のＤ入力端子に入力される（尚、フリップフロップ２１の出力を分周信号ｃ１として可変分周器２の出力としても良い）。アンド回路２３の他方の入力は、スイッチ２４を介してフリップフロップ２２の出力またはＧＮＤ電位に接続される。スイッチ２４は、後述する比較器４からのパルス信号ｓ１によって切替動作が行われるものであり、図５の回路構成における可変分周期２は、スイッチ２４が左（ＧＮＤ電位）につながっているときは４分周動作、右（フリップフロップ２２の出力）につながっているときは３分周動作を行う。すなわち、可変分周器２は、パルス信号ｓ１によってスイッチ２４を切り替えることにより、３分周と４分周とを切り替えることができる。

尚、図５では、可変分周器２が３／４分周器の場合（Ｎ＝３の場合）を例示したが、本発明はこれに限定されるものではなく、Ｎ＝３の場合以外の可変分周器が用いられてもよい。可変分周器２は、Ｎ＝３の場合以外であっても、その構成は周知である。

カウンタ回路３はスワローカウンタであり、可変分周器２から入力される分周信号ｃ１のパルス数を加算カウントあるいは減算カウントすることによって分周信号ｃ１のサイクル数をカウントし、カウントした結果をカウント値ｃ２として比較器４に出力する。カウンタ回路３には、比較器４からリセット信号ｒが入力され、リセットされるとカウント動作を初期値から再開する。

カウンタ回路３はディジタルカウンタで構成することができる。カウンタ回路３を非同期式バイナリカウンタによって構成した場合の構成を図６に例示する。図６に示すカウンタ回路３は、複数のＤフリップフロップ３１を接続してなる構成であり、Ｄフリップフロップ３１の個数はカウンタ回路３が出力するカウント値ｃ２のビット数（ここでは、（ｎ＋１）ビット）と等しい。１段目のＤフリップフロップ３１のクロック入力端子には、可変分周器２から出力される分周信号ｃ１が入力され、２段目以降のＤフリップフロップ３１のクロック入力端子には、前段のＤフリップフロップ３１からの反転出力信号が入力される。また、各段のＤフリップフロップ３１の反転出力信号は自段へのセット入力にもなる。

図６の回路構成におけるカウンタ回路３では、各段のＤフリップフロップ３１の出力がカウント値ｃ２を示すビット信号を形成する。すなわち、１段目のＤフリップフロップ３１の出力がカウント値ｃ２の下位から１ビット目の信号を形成し、２段目のＤフリップフロップ３１の出力がカウント値ｃ２の下位から２ビット目の信号を形成し、最終段のＤフリップフロップ３１の出力がカウント値ｃ２の下位から（ｎ＋１）ビット目の信号を形成する。

さらに、Ｄフリップフロップ３１のそれぞれには、後述する比較器４からのリセット信号ｒが入力される。これにより、カウンタ回路３は、リセット信号ｒがＨｉｇｈとなった時に、カウント値ｃ２がリセットされて０に戻る。

尚、本発明のカウンタ回路３は、図６に示すような非同期式バイナリカウンタに限定されるものではなく、他の周知の構成のカウンタを用いても良い。例えば、カウンタ回路３は、同期式であってもよく、また、グレイカウンタあるいはその他の構成のカウンタを用いても構わない。

比較器４は、カウンタ回路３から入力されるカウント値ｃ２を、制御回路５から設定信号として入力される比較基準値ａと比較し、カウント値ｃ２が比較基準値ａと一致する度に、ＨｉｇｈとＬｏｗとの間で反転するパルス信号ｓ１をパルススワローカウンタ回路全体の分周信号（第２の分周信号）として位相比較器６に出力する。すなわち、パルス信号ｓ１はパルススワローカウンタ回路全体の分周信号であると同時に、可変分周器２の分周比の切替信号でもある。切替信号としてのパルス信号ｓ１は、ＨｉｇｈとＬｏｗとの間での各反転が分周比の切替指示を意味する。

比較器４の具体的構成の一例を図７に示す。図７に示す比較器４は、複数の１段目のアンド回路４１と２段目のアンド回路４２とＴフリップフロップ４３とにより構成されている。１段目のアンド回路４１の個数は、カウンタ回路３が出力するカウント値ｃ２のビット数（ここでは、（ｎ＋１）ビット）と等しい。それぞれのアンド回路４１は２つの入力を有し、一方の入力にはカウント値ｃ２の何れかのビット信号が入力され、他方の入力には比較基準値ａとして設定されている何れかのビット値が入力される。それぞれのアンド回路４１において、入力されるカウント値ｃ２のビット信号と比較基準値ａとして設定されているビット値とは互いに対応している。１段目のアンド回路４１の全ての出力は、２段目のアンド回路４２に入力される。これにより、アンド回路４２の出力は、１段目のアンド回路４１の全ての出力がＨｉｇｈとなる時、すなわちカウント値ｃ２と比較基準値ａとが一致した時にＨｉｇｈとなり、カウント値ｃ２と比較基準値ａとが一致しない場合にはＬｏｗとなる。

また、２段目のアンド回路４２の出力はその後段に設けられたＴフリップフロップ４３に入力され、Ｔフリップフロップ４３の出力はパルス信号ｓ１として出力される。すなわち、比較器４から出力されるパルス信号ｓ１は、カウント値ｃ２と比較基準値ａとが一致するたびにＨｉｇｈとＬｏｗとが切り替えられる。さらに、比較器４は、カウンタ回路３へのリセット信号も出力するが、このリセット信号はカウント値ｃ２と比較基準値ａとが一致するときにＨｉｇｈとなる信号であればよいため、アンド回路４２の出力をリセット信号ｒとして出力すればよい。

制御回路５は、メモリ１０に格納されている分周比設定情報（比較基準値に関する情報）ｄを読み出し、分周比設定情報ｄに基づいて、設定するパルススワローカウンタ回路全体の分周比に応じた比較基準値ａを比較器４に入力する。比較基準値ａは分周比設定情報ｄに用意された数だけ可変であり、複数の比較基準値ａに対応する分周比設定情報ｄがメモリ１０に格納される場合には、ＰＬＬ回路２０は周波数シンセサイザとして機能することが可能である。

分周比設定情報ｄは、例えば、制御回路５がパルススワローカウンタ回路に設定しようとする分周比と比較基準値ａとの対応を記述したルックアップテーブルの形態でメモリ１０に格納され、制御回路５が設定しようとする分周比をメモリ１０に読み出しアクセスすると、ルックアップテーブルから対応する比較基準値ａが読み出されるという処理が行われる。あるいは、例えば、分周比設定情報ｄとして予め決められた比較基準値ａの時間的な切り替わりシーケンスがメモリ１０に格納されていて、制御回路５がメモリ１０に読み出しアクセスすると、メモリ１０から当該シーケンスで複数の比較基準値ａが順次読み出されるという処理が行われる。

また、メモリ１０に代えて、あるいはメモリ１０に追加して、分周比設定情報ｄの入力を、ＰＬＬ回路２０の外部すなわちパルススワローカウンタ回路の外部から受け付けるインタフェースとなる設定回路（図示せず）を備えていてもよい。これは、ＰＬＬ回路２０を搭載した機器内部の別の制御回路による分周比の設定や、機器のユーザからの分周比に関する入力指示などに対応するものである。この場合に、制御回路５は、設定回路に入力された分周比設定情報ｄに関する情報に基づいて、比較器４に比較基準値ａを供給する。

位相比較器６は、比較器４から入力されるパルス信号ｓ１と水晶発振器などから構成された基準信号発振器７が発生する基準周波数信号ｓ０との位相差を検出し、検出した結果を位相差信号ｓ２としてチャージポンプ回路８に出力する。

チャージポンプ回路８は、位相比較器６から入力される位相差信号ｓ２を電圧信号または電流信号に変換して、信号ｓ３としてループフィルタ９に出力する。

ループフィルタ９はローパスフィルタで構成され、チャージポンプ回路８から入力される信号ｓ３をフィルタリングして直流成分を抽出し、電圧信号としての信号ｓ４を発振回路１に出力する。発振回路１は信号ｓ４によって発振周波数が制御される。
〔半導体集積回路としての構成〕
上記の構成のＰＬＬ回路２０において、発振回路１、可変分周器２、カウンタ回路３、比較器４、および、制御回路５は同一半導体基板上に形成されて１つの半導体集積回路を構成していてもよい。また、位相比較器６とチャージポンプ回路８とは他の同一半導体基板上に形成されて１つの半導体集積回路を構成していてもよい。また、ループフィルタ９がさらに他の半導体基板に形成されて１つの半導体集積回路を構成していてもよい。また、基準信号発振器７、位相比較器６、チャージポンプ回路８、ループフィルタ９、メモリ１０、および設定回路の、全部あるいは任意の一部が、発振回路１、可変分周器２、カウンタ回路３、比較器４、および、制御回路５と同一半導体基板上に形成されて１つの半導体集積回路を構成していてもよい。

同一半導体基板上に集積される回路が多いと、それだけ回路の小型化、作製コストの低減、プロセスの簡略化、および信号品質の向上を図ることができる。
〔ＰＬＬ回路の動作〕
次に、図２を参照して、ＰＬＬ回路２０の動作を、特にパルススワローカウンタ回路の動作に着目しながら説明する。

ＰＬＬ回路２０において、カウンタ回路３は４回までカウントが可能な構成であるとする。この場合に、カウント値が０から３まで変化可能であるとすると、比較基準値ａは０、１、２、３の４通りに設定することが可能である。以下では、ＰＬＬ回路２０が搭載された例えば通信装置において電源が投入され、装置内で使用することが決められた高周波回路の周波数の設定に従って、制御回路５がメモリ１０から分周比設定情報ｄを読み出して比較基準値ａを比較器４に供給した後の動作を考える。発振回路１は自走周波数からロック状態に制御されているとする。

まず、制御回路５が比較基準値ａ＝０を比較器４に供給したとする（図２（ａ）参照）。

カウンタ回路３は装置電源の投入とともに初期化されてカウント動作を０から開始する。可変分周器２は発振回路１の出力する発振信号ｓ５をまず１／（Ｎ＋１）の分周比で分周する。可変分周器２が出力する分周信号ｃ１はカウンタ回路３によってカウントされ、カウンタ回路３はカウント値ｃ２として０を比較器４に出力する。比較器４は、入力されたカウント値ｃ２が比較基準値ａに一致していることから、図２（ａ）に示すようにパルス信号ｓ１をＬｏｗからＨｉｇｈに反転させる。このＨｉｇｈは可変分周器２に切替信号として入力され、可変分周器２は分周比を１／Ｎに切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

リセットされたカウンタ回路３は可変分周器２が出力する分周信号ｃ１を０からカウントし直し、カウント値ｃ２として０を比較器４に出力する。比較器４は、入力されたカウント値ｃ２が比較基準値ａに一致していることから、パルス信号ｓ１をＨｉｇｈからＬｏｗに反転させる。このＬｏｗは可変分周器２に切替信号として入力され、可変分周器２は分周比を再び１／（Ｎ＋１）に切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

こうして、パルス信号ｓ１は１／（Ｎ＋１）によるカウンタ回路３の１カウント期間分の分周期間と１／Ｎによるカウンタ回路３の１カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号ｓ５に対するパルススワローカウンタ回路の出力信号であるパルス信号ｓ１の分周比Ｙ（ｓ１）は、（Ｎ＋１）×１＋Ｎ×１＝２Ｎ＋１となる。この分周比Ｙ（ｓ１）はＰＬＬ回路２０の最小の分周比であり、図３および図４に示した従来のＰＬＬ回路のＸ＝２Ｎ＋１と同じである。

当該パルス信号ｓ１は位相比較器６に入力され、基準信号発振器７から供給される基準周波数信号ｓ０との位相差が検出される。位相比較器６が出力する位相差信号ｓ２はチャージポンプ回路８に入力されて電圧信号または電流信号に変換される。チャージポンプ回路８が出力する信号ｓ３はループフィルタ９に入力され、ループフィルタ９によって直流成分が抽出される。当該直流成分は電圧信号として発振回路１に入力され、この電圧信号によって発振回路１の発振周波数がパルス信号ｓ１と基準周波数信号ｓ０との位相差を打ち消すように制御される。位相比較器６、チャージポンプ回路８、ループフィルタ９、および、発振回路１の各動作は、以後の例でも同様である。

次に、制御回路５が比較基準値ａ＝１を比較器４に供給したとする（図２（ｂ）参照）。

カウンタ回路３は装置電源の投入とともに初期化されてカウント動作を０から開始する。可変分周器２は発振回路１の出力する発振信号ｓ５をまず１／（Ｎ＋１）の分周比で分周する。可変分周器２が出力する分周信号ｃ１はカウンタ回路３によってカウントされ、カウンタ回路３は最初のカウント値ｃ２として０を比較器４に出力する。比較器４は、入力されたカウント値ｃ２が比較基準値ａに一致していないことから、パルス信号ｓ１をＬｏｗのままとする。カウンタ回路３が次のカウント値ｃ２として１を比較器４に出力すると、比較器４は、入力されたカウント値ｃ２が比較基準値ａに一致していることから、パルス信号ｓ１をＬｏｗからＨｉｇｈに反転させる。このＨｉｇｈは可変分周器２に切替信号として入力され、可変分周器２は分周比を１／Ｎに切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

リセットされたカウンタ回路３は可変分周器２が出力する分周信号ｃ１を０からカウントし直し、カウント値ｃ２として０、１を順次比較器４に出力する。比較器４は、入力されたカウント値ｃ２が１になるとカウント値ｃ２が比較基準値ａに一致していることから、パルス信号ｓ１をＨｉｇｈからＬｏｗに反転させる。このＬｏｗは可変分周器２に切替信号として入力され、可変分周器２は分周比を再び１／（Ｎ＋１）に切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

こうして、パルス信号ｓ１は１／（Ｎ＋１）によるカウンタ回路３の２カウント期間分の分周期間と１／Ｎによるカウンタ回路３の２カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号ｓ５に対するパルススワローカウンタ回路の出力信号であるパルス信号ｓ１の分周比Ｙ（ｓ１）は、（Ｎ＋１）×２＋Ｎ×２＝４Ｎ＋２となる。

次に、制御回路５が比較基準値ａ＝２を比較器４に供給したとする（図２（ｃ）参照）。

カウンタ回路３は装置電源の投入とともに初期化されてカウント動作を０から開始する。可変分周器２は発振回路１の出力する発振信号ｓ５をまず１／（Ｎ＋１）の分周比で分周する。可変分周器２が出力する分周信号ｃ１はカウンタ回路３によってカウントされ、カウンタ回路３はカウント値ｃ２として０、１、２を順次比較器４に出力する。比較器４は、入力されたカウント値ｃ２が０および１の場合にはカウント値ｃ２が比較基準値ａに一致していないことから、パルス信号ｓ１をＬｏｗのままとする。比較器４は、入力されたカウント値ｃ２が２の場合にはカウント値ｃ２が比較基準値ａに一致していることから、パルス信号ｓ１をＬｏｗからＨｉｇｈに反転させる。このＨｉｇｈは可変分周器２に切替信号として入力され、可変分周器２は分周比を１／Ｎに切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

リセットされたカウンタ回路３は可変分周器２が出力する分周信号ｃ１を０からカウントし直し、カウント値ｃ２として０、１、２を順次比較器４に出力する。比較器４は、入力されたカウント値ｃ２が２になるとカウント値ｃ２が比較基準値ａに一致していることから、パルス信号ｓ１をＨｉｇｈからＬｏｗに反転させる。このＬｏｗは可変分周器２に切替信号として入力され、可変分周器２は分周比を再び１／（Ｎ＋１）に切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

こうして、パルス信号ｓ１は１／（Ｎ＋１）によるカウンタ回路３の３カウント期間分の分周期間と１／Ｎによるカウンタ回路３の３カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号ｓ５に対するパルススワローカウンタ回路の出力信号であるパルス信号ｓ１の分周比Ｙ（ｓ１）は、（Ｎ＋１）×３＋Ｎ×３＝６Ｎ＋３となる。

次に、制御回路５が比較基準値ａ＝３を比較器４に供給したとする（図２（ｄ）参照）。

カウンタ回路３は装置電源の投入とともに初期化されてカウント動作を０から開始する。可変分周器２は発振回路１の出力する発振信号ｓ５をまず１／（Ｎ＋１）の分周比で分周する。可変分周器２が出力する分周信号ｃ１はカウンタ回路３によってカウントされ、カウンタ回路３はカウント値ｃ２として０、１、２、３を順次比較器４に出力する。比較器４は、入力されたカウント値ｃ２が０、１、および２の場合にはカウント値ｃ２が比較基準値ａに一致していないことから、パルス信号ｓ１をＬｏｗのままとする。比較器４は、入力されたカウント値ｃ２が３の場合にはカウント値ｃ２が比較基準値ａに一致していることから、パルス信号ｓ１をＬｏｗからＨｉｇｈに反転させる。このＨｉｇｈは可変分周器２に切替信号として入力され、可変分周器２は分周比を１／Ｎに切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

リセットされたカウンタ回路３は可変分周器２が出力する分周信号ｃ１を０からカウントし直し、カウント値ｃ２として０、１、２、３を順次比較器４に出力する。比較器４は、入力されたカウント値ｃ２が３になるとカウント値ｃ２が比較基準値ａに一致していることから、パルス信号ｓ１をＨｉｇｈからＬｏｗに反転させる。このＬｏｗは可変分周器２に切替信号として入力され、可変分周器２は分周比を再び１／（Ｎ＋１）に切り替える。また、比較器４は同時にカウンタ回路３にリセット信号ｒを出力する。

こうして、パルス信号ｓ１は１／（Ｎ＋１）によるカウンタ回路３の４カウント期間分の分周期間と１／Ｎによるカウンタ回路３の４カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号ｓ５に対するパルススワローカウンタ回路の出力信号であるパルス信号ｓ１の分周比Ｙ（ｓ１）は、（Ｎ＋１）×４＋Ｎ×４＝８Ｎ＋４となる。

上記の比較基準値ａが０〜３の例では、ａ＝３の場合のＹ（ｓ１）＝８Ｎ＋４が最大の分周比となる。これは、図３および図４に示した従来のＰＬＬ回路においてスワローカウンタを４回カウント可能とした場合の最大分周比Ｘ＝４Ｎ＋３よりも大きい。本実施形態では、比較基準値ａとしてカウンタ回路３に設定されるカウント値のリミットが、１／（Ｎ＋１）による分周期間と１／Ｎによる分周期間とのそれぞれにおいてカウントされて、両分周期間の和が最終的な分周信号の周期を決定するので、非常に大きな分周比を設定することが可能になる。

スワローカウンタのカウント可能回数をｋ（ｋは自然数）で表すと、一般に、図３および図４の従来のＰＬＬ回路ではＸ＝（Ｎ＋１）×（ｋ−１）＋Ｎ×１＝ｋＮ＋ｋ−１の最大分周比が得られるのに対して、本実施形態ではＹ（ｓ１）＝（Ｎ＋１）×ｋ＋Ｎ×ｋ＝２ｋＮ＋ｋの最大分周比が得られる。従来のＰＬＬ回路では図３および図４のものに限らず、パルススワローカウンタ回路の最終的な分周出力の１周期分がスワローカウンタのカウント可能回数ｋを一通りカウントする期間までに制限されてしまうため、最大分周比におけるＮの項の乗数がｋとなる。本実施形態における最大分周比は、パルススワローカウンタ回路の最終的な分周出力の１周期分に、スワローカウンタのカウント可能回数ｋを一通りカウントする期間の２倍の期間を割り当てることができるので、最大分周比におけるＮの項の乗数が２ｋとなり、非常に大きな最大分周比が得られる。

一方、本実施形態における最小分周比は、従来のＰＬＬ回路と同様にパルススワローカウンタ回路の最終的な分周出力の最小の１周期分がスワローカウンタの２カウント分の期間で決まることから、従来と同様の小さい値をそのまま実現可能である。

以上により、本実施形態によれば、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路、およびそれを備えたＰＬＬ回路、並びに半導体集積回路を実現することができる。

なお、上記例では、本発明を基準周波数の整数倍で発振器をコントロールするＩｎｔｅｇｅｒ−Ｎ型ＰＬＬ回路の動作に基づいて説明したが、本発明を基準周波数の分数倍で発振器をコントロールするＦｒａｃｔｉｏｎａｌ−Ｎ型ＰＬＬ回路に適用しても良い。

本発明は上記の実施形態に限定されるものではなく、上記実施形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施形態に含まれる。

本発明は、局部発振信号など安定化された周波数信号を用いる通信機器や高周波回路に好適に使用することができる。

１ 発振回路
２ 可変分周器
３ カウンタ回路
４ 比較器
５ 制御回路
６ 位相比較器
７ 基準信号発振器
８ チャージポンプ回路
９ ループフィルタ
１０ メモリ
２０ ＰＬＬ回路
４１・４２ アンド回路
４３ Ｔフリップフロップ
ｓ５ 発振信号（周期信号）
ｃ１ 分周信号（第１の分周信号）
ｃ２ カウント値
ａ 比較基準値
ｄ 分周比設定情報（比較基準値に関する情報）
ｓ１ パルス信号（第２の分周信号、切替信号）
ｒ リセット信号

Claims (6)

1. ２種類の分周比で分周可能であって、入力される周期信号を指定された上記分周比で分周して生成した第１の分周信号を出力する可変分周器と、
   上記可変分周器が出力した上記第１の分周信号のサイクル数を初期値からカウントして得たカウント値を出力するとともに、リセットされるとカウント動作を初期値から再開するカウンタ回路と、
   上記カウント値を比較基準値と比較して上記カウント値が上記比較基準値と一致する度にＨｉｇｈとＬｏｗとを反転させるように生成したパルス信号を、上記周期信号に対する第２の分周信号として出力するとともに上記可変分周器において指定する上記分周比の切替信号として上記可変分周器に供給し、上記カウント値が上記比較基準値と一致する度に上記カウンタ回路にリセット信号を出力して上記カウンタ回路をリセットする比較器と、
   上記比較器に上記比較基準値を供給する制御回路と、を備えた分周回路であって、
   上記比較器は、上記カウンタ回路から出力されるカウント値の第ｎビット目のビット信号と、上記カウント値の第ｎビット目に対応する上記制御回路から供給される比較基準値の第ｎビット目のビット信号と、が入力され、上記カウント値と上記比較基準値との各ビット毎のビット信号の一致を判定する第１段目の複数のＡＮＤ回路と、
   上記第１段目の複数のＡＮＤ回路の全ての出力が入力される第２段目のＡＮＤ回路と、
   上記第２段目のＡＮＤ回路の出力が入力され、上記第２の分周信号および上記切替信号としての上記パルス信号を出力するＴフリップフロップとから構成されていることを特徴とする分周回路。
2. 上記比較基準値に関する情報が格納されるメモリを備えており、
   上記制御回路は、上記メモリから上記比較基準値に関する情報を読み出して上記比較器に上記比較基準値を供給することを特徴とする請求項１に記載の分周回路。
3. 上記比較基準値に関する情報の外部からの入力を受け付ける設定回路を備えており、
   上記制御回路は、上記設定回路に入力された上記比較基準値に関する情報に基づいて、上記比較器に上記比較基準値を供給することを特徴とする請求項１または２に記載の分周回路。
4. 請求項１から３までのいずれか１項に記載の分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路と、基準周波数信号を発生する基準信号発振器と、上記第２の分周信号と上記基準周波数信号との位相差を検出する位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力するチャージポンプ回路と、上記チャージポンプ回路の出力をフィルタリングして上記発振回路の上記発振周波数を制御する信号を出力するループフィルタとを備えていることを特徴とするＰＬＬ回路。
5. 請求項１から３までのいずれか１項に記載の分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路とを備える半導体集積回路であって、
   上記可変分周器と、上記カウンタ回路と、上記比較器と、上記制御回路と、上記発振回路とが同一半導体基板上に形成されていることを特徴とする半導体集積回路。
6. さらに、上記第２の分周信号と基準周波数信号との位相差を検出する位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力するチャージポンプ回路とが、上記可変分周器と上記カウンタ回路と上記比較器と上記制御回路と上記発振回路とが形成された半導体基板上に形成されていることを特徴とする請求項５に記載の半導体集積回路。

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