TWI458262B - 分頻電路及具備其之鎖相迴路電路以及半導體積體電路 - Google Patents

分頻電路及具備其之鎖相迴路電路以及半導體積體電路 Download PDF

Info

Publication number
TWI458262B
TWI458262B TW100131338A TW100131338A TWI458262B TW I458262 B TWI458262 B TW I458262B TW 100131338 A TW100131338 A TW 100131338A TW 100131338 A TW100131338 A TW 100131338A TW I458262 B TWI458262 B TW I458262B
Authority
TW
Taiwan
Prior art keywords
signal
circuit
frequency
comparator
output
Prior art date
Application number
TW100131338A
Other languages
English (en)
Other versions
TW201223154A (en
Inventor
Takeshi Mitsunaka
Shigenari Taguchi
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW201223154A publication Critical patent/TW201223154A/zh
Application granted granted Critical
Publication of TWI458262B publication Critical patent/TWI458262B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

分頻電路及具備其之鎖相迴路電路以及半導體積體電路
本發明係關於一種進行輸入週期信號之分頻之電路。
於根據基準振盪信號產生穩定之所需之頻率信號之PLL(Phase Locked Loop：鎖相迴路)電路中，存在以擴大高速應答及分頻比可變範圍為目的之脈衝吸收方式之構成。於脈衝吸收方式中，藉由吸收計數器對雙層˙模數˙預定標器之分頻比進行控制而產生較大之分頻比。雙層˙模數˙預定標器包含具備1/(N+1)及1/N之2種分頻比之可變分頻器。通常，於以基準頻率之整數倍對振盪器進行操縱之Integer(整數)-N型之鎖相迴路電路中，將可變分頻器之上述2種分頻比固定，且提前藉由系統來決定獲得基準頻率之幾倍之頻率等設定。
圖3表示使用此種脈衝吸收計數器電路之專利文獻1之鎖相迴路電路之構成。
圖3之鎖相迴路電路包含電壓控制振盪器101、分頻器102、分頻器103、比較器104、相位檢測器105、基準頻率信號源R、及基準分頻器106。分頻器102為可變分頻器，具有1/(N+1)之分頻比與1/N之分頻比。分頻器103係以1時脈為單位且以減法運算為基礎而進行動作之減法運算型分頻器，或者係以1時脈為單位且以相加1為基礎之加法運算型分頻器，具有作為第1輸出之分頻信號輸出。又，分頻器103基於自外部所設定之值n對0~n為止之n+1個(n=1、 2、3、...)輸入脈衝進行計數，具有輸出該計數值之加減法運算中途結果之第2輸出。比較器104將分頻器103之第2輸出與自外部所設定之值A(n>A，A=0、1、2、...)進行比較，根據數值比較結果之邏輯值產生分頻器102之分頻比選擇所需之邏輯控制信號，並輸出至分頻器102。為了防止設定值剛變更之後產生之延遲，對分頻器102、分頻器103及相位檢測器105供給重置信號而強制地執行初始化動作。
電壓控制振盪器101之輸出被輸入至分頻器102。分頻器102藉由利用初始化動作而設定之1/(N+1)之分頻比進行分頻動作，分頻器103對分頻器102之輸出脈衝進行計數。分頻器103以如下方式構成：若進行n+1個之計數，則被重置而自初始值重新計數。比較器104將自分頻器103之第2輸出所輸出之計數值與值A進行比較，若該計數值與A一致，則輸出將分頻器102之分頻比切換成1/N之信號。
因此，分頻器103於計數至n+1個之期間，在中途自分頻器102獲取將分頻比自1/(N+1)變更為1/N而分頻所得之輸出脈衝並進行計數。
分頻器103係將每當計數至n+1個時1週期結束之信號作為第1輸出而輸出至相位檢測器105。藉此，電壓控制振盪器101之輸出係以(N+1)×(A+1)+N×(n-A)=n˙N+A+1之分頻比而得以分頻。相位檢測器105將該分頻輸入信號與自基準頻率信號源R輸出之基準頻率信號進行比較，並將與該相位差相應之控制信號輸出至電壓控制振盪器101。電壓控制振盪器101之振盪頻率藉由此種封閉迴路控制而穩定化。
[先前技術文獻] [專利文獻]
[專利文獻1]日本國公開專利公報「日本專利特開平7-111452號公報(公開日：1995年4月25日)」
專利文獻1之鎖相迴路電路中，可看作由分頻器102、分頻器103、及比較器104構成脈衝吸收計數器電路。而且，若使n及A之設定為可變，則作為頻率合成器進行動作。
此處，例如若設為n=1，則設定成A=0，且如圖4之(a)所示，分頻器103計數至2個時之每1個之計數期間被分配成1/(N+1)之分頻期間與1/N之分頻期間之各者。該情形時之脈衝吸收計數器電路整體之分頻比X成為(N+1)×1+N×1=2N+1。自分頻器103輸出之分頻信號成為將分頻器103之2個之計數期間作為1週期之信號。
又，例如若設為n=3，則可實現A=0、1、2之3種之設定。自分頻器103輸出之分頻信號成為將分頻器分頻器103之4個之計數期間作為1週期之信號。以下，對在n=3時根據A之值產生之動作之差異進行說明。
如圖4(b)所示，於n=3、A=0之情形時，分頻器103計數至4個時之每1個之計數期間被分配成1/(N+1)之分頻期間，並且3個之計數期間被分配成1/N之分頻期間。該情形時之脈衝吸收計數器電路整體之分頻比X成為(N+1)×1+N×3=4N+1。
如圖4之(c)所示，於n=3、A=1之情形時，分頻器103計數至4個時之每2個之計數期間被分配成1/(N+1)之分頻期間與1/N之分頻期間之各者。該情形時之脈衝吸收計數器電路整體之分頻比X成為(N+1)×2+N×2=4N+2。
如圖4之(d)所示，於n=3、A=2之情形時，分頻器103計數至4個時之3個之計數期間被分配成1/(N+1)之分頻期間，並且1個之計數期間被分配成1/N之分頻期間。該情形時之脈衝吸收計數器電路整體之分頻比X成為(N+1)×3+N×1=4N+3。
專利文獻1之脈衝吸收計數器電路中，若可對分頻器103之n實現1~3之設定，則最小之分頻比為n=1、A=0之情形時之X=2N+1，最大之分頻比為n=3、A=2之情形時之X=4N+3。
然而，於欲在鎖相迴路電路中設定多個局部振盪頻率之情形時，有上述可變分頻比不足之情形。於該情形時，需要增加計算可變分頻器之輸出之次數(專利文獻1之例中為分頻器103之計數數量)，但增加計算之次數會導致電路規模之增大，進而導致消耗電力增大，故欠佳。
本發明係鑒於上述先前之問題點而完成者，其目的在於實現一種不使電路規模及消耗電力增大而可進一步擴大電路整體之分頻比之可變範圍之分頻電路、及具備其之鎖相迴路電路以及半導體積體電路。
為了解決上述課題，本發明之分頻電路之特徵在於包含：可變分頻器，其可藉由2種分頻比分頻，並輸出藉由所指定之上述分頻比將所要輸入之週期信號分頻而產生之第1分頻信號；計數器電路，其輸出將上述可變分頻器所輸出之上述第1分頻信號之週期數自初始值起計數而獲得之計數值，並且若被重置則自初始值重新開始計數動作；比較器，其將上述計數值與比較基準值進行比較，將每當上述計數值與上述比較基準值一致時以使High(高)與Low(低)反轉之方式所產生之脈衝信號，作為相對於上述週期信號之第2分頻信號輸出，並且作為上述可變分頻器中指定之上述分頻比之切換信號而供給至上述可變分頻器，且每當上述計數值與上述比較基準值一致時，對上述計數器電路輸出重置信號而重置上述計數器電路；及控制電路，其對上述比較器供給上述比較基準值。
根據上述發明，可變分頻器藉由最初所指定之一分頻比將所要輸入之週期信號分頻。可變分頻器輸出之第1分頻信號藉由計數器電路計數，從而計數器電路將至比較基準值為止之計數值作為計數值依次輸出至比較器。比較器於所輸入之計數值與比較基準值不一致之情形時，將脈衝信號保持為High或Low狀態。比較器於所輸入之計數值與比較基準值一致之情形時，使脈衝信號於High與Low之間反轉。該脈衝信號係作為切換信號輸入至可變分頻器，從而可變分頻器將分頻比切換成下一指定之另一分頻比。又， 比較器同時對計數器電路輸出重置信號。
經重置之計數器電路自初始值重新開始可變分頻器輸出之第1分頻信號之計數動作，將至比較基準值為止之計數值依次輸出至比較器。比較器於所輸入之計數值與比較基準值不一致之情形時，將脈衝信號保持為Low或High狀態。比較器於所輸入之計數值與比較基準值一致之情形時，使脈衝信號於High與Low之間反轉。該脈衝信號係作為切換信號輸入至可變分頻器，從而可變分頻器將分頻比再次切換成上述一分頻比。又，比較器同時對計數器電路輸出重置信號。
如此，脈衝信號成為具有如下週期之第2分頻信號，該週期係由一分頻比之計數器電路之至比較基準值為止之計數期間的分頻期間、與另一分頻比之計數器電路之至比較基準值為止之計數期間的分頻期間之和所構成。此時，作為分頻電路之輸出信號之第2分頻信號相對於作為分頻電路之輸入信號之週期信號的最大分頻比成為非常大者，最小分頻比成為與先前等同者。
根據以上，產生如下等效果：可實現一種不使電路規模及消耗電力增大而可進一步擴大電路整體之分頻比之可變範圍之分頻電路。
如上所述，本發明之分頻電路包含：可變分頻器，其可藉由2種分頻比分頻，並輸出藉由所指定之上述分頻比將所要輸入之週期信號分頻而產生之第1分頻信號；計數器 電路，其輸出將上述可變分頻器輸出之上述第1分頻信號之週期數自初始值起計數而獲得之計數值，並且若被重置則自初始值重新開始計數動作；比較器，其將上述計數值與比較基準值進行比較，將每當上述計數值與上述比較基準值一致時以使High與Low反轉之方式所產生的脈衝信號，作為相對於上述週期信號之第2分頻信號輸出，並且作為上述可變分頻器中指定之上述分頻比之切換信號而供給至上述可變分頻器，且每當上述計數值與上述比較基準值一致時，對上述計數器電路輸出重置信號而重置上述計數器電路；及控制電路，其對上述比較器供給上述比較基準值。
根據以上，產生如下等效果：可實現一種不使電路規模及消耗電力增大而可擴大電路整體之分頻比之可變範圍之分頻電路。
若使用圖1及圖2對本發明之實施形態進行說明，則為以下所示。
[本實施形態之鎖相迴路電路之構成]
圖1中表示本實施形態之鎖相迴路電路20之構成。
鎖相迴路電路20為脈衝吸收方式之鎖相迴路電路，包含振盪電路1、可變分頻器2、計數器電路3、比較器4、控制電路5、相位比較器6、基準信號振盪器7、電荷泵電路8、迴路濾波器9、及記憶體10。可變分頻器2、計數器電路3、比較器4、控制電路5、及記憶體10構成脈衝吸收計數 器電路(分頻電路)。
振盪電路1為振盪頻率可變為複數個頻率之電壓控制振盪器，輸出振盪頻率藉由迴路濾波器9之輸出電壓受到控制之振盪信號(週期信號)s5。
可變分頻器2為所謂的雙層˙模數˙預定標器，輸出藉由所指定之分頻比將所要輸入之週期信號分頻而產生之第1分頻信號。具體而言，可變分頻器2將可藉由1/(N+1)與1/N之2種分頻比分頻，即由選擇設定而指定之任一分頻比對由振盪電路1輸入之振盪信號s5進行分頻所獲得的分頻信號(第1分頻信號)c1輸出至計數器電路3。此處，分頻信號c1為於1週期內具有1個脈衝之脈衝信號。於可變分頻器2中，自比較器4輸入有成為用以選擇設定分頻比之切換信號的脈衝信號s1。可變分頻器2根據切換信號之指示而將分頻比於1/(N+1)與1/N之間進行切換。
將可變分頻器2於N=3之情形時，即可變分頻器2成為3/4分頻器之情形時之構成例示於圖5中。圖5所示的可變分頻器2包括兩個D正反器21及22、一個與電路(AND circuit)23、及一個開關24，振盪信號s5被輸入至正反器21及22之時脈輸入端子中。正反器21之輸出成為與電路23之兩個輸入中之一個。與電路23之輸出被輸入至正反器22之D輸入端子。正反器22之輸出作為分頻信號c1而成為可變分頻器2之輸出，並且被輸入至正反器21之D輸入端子(再者，亦可將正反器21之輸出作為分頻信號c1而成為可變分頻器2之輸出)。與電路23之另一輸入係經由開關24而連接於正反器22之輸出或GND電位。開關24藉由來自後述之比較器4之脈衝信號s1而進行切換動作，圖5之電路構成中之可變分頻器2於開關24連接至左(GND電位)時進行4分頻動作，連接至右(正反器22之輸出)時進行3分頻動作。即，可變分頻器2可藉由脈衝信號s1切換開關24，從而可在3分頻與4分頻之間進行切換。
另外，圖5中例示了可變分頻器2為3/4分頻器之情形(N=3之情形時)，但本發明並不限定於此，亦可使用N=3之情形以外之可變分頻器。可變分頻器2即便在N=3之情形時以外，其構成亦為周知。
計數器電路3為吸收計數器，藉由對自可變分頻器2輸入之分頻信號c1之脈衝數進行加法運算計數或者減法運算計數，而對分頻信號c1之週期數進行計數，且將計數之結果作為計數值c2而輸出至比較器4。計數器電路3中，自比較器4輸入有重置信號r，若被重置則自初始值重新開始計數動作。
計數器電路3可包含數位計數器。將計數器電路3包含非同步式二進制計數器之情形時之構成例示於圖6中。圖6所示之計數器電路3為將複數個D正反器31連接而成之構成，D正反器31之個數與計數器電路3輸出之計數值c2之位元數(此處為(n+1)位元)相等。第1段D正反器31之時脈輸入端子中被輸入有自可變分頻器2輸出之分頻信號c1，第2段以後之D正反器31之時脈輸入端子中被輸入有來自前段之D正反器31之反轉輸出信號。又，各段之D正反器31之反轉輸出信號亦成為對本段之設定輸入。
圖6之電路構成中之計數器電路3中，各段之D正反器31之輸出形成表示計數值c2之位元信號。即，第1段D正反器31之輸出形成自計數值c2之下位起為第1位元之信號，第2段D正反器31之輸出形成自計數值c2之下位起為第2位元之信號，最終段之D正反器31之輸出形成自計數值c2之下位起為第(n+1)位元之信號。
進而，於D正反器31之各個中輸入有來自後述之比較器4之重置信號r。藉此，計數器電路3於重置信號r成為High時，將計數值c2重置而回到0。
另外，本發明之計數器電路3並不限定於圖6所示之非同步式二進制計數器，亦可使用其他周知之構成之計數器。例如，計數器電路3可使用同步式計數器，又，亦可使用格雷碼計數器或者其他構成之計數器。
比較器4將自計數器電路3輸入之計數值c2與自控制電路5作為設定信號而輸入之比較基準值a進行比較，將每當計數值c2與比較基準值a一致時，在High與Low之間進行反轉之脈衝信號s1作為脈衝吸收計數器電路整體之分頻信號(第2分頻信號)而輸出至相位比較器6。即，脈衝信號s1為脈衝吸收計數器電路整體之分頻信號，與此同時，亦為可變分頻器2之分頻比之切換信號。作為切換信號之脈衝信號s1中，在High與Low之間之各反轉表示分頻比之切換指示。
將比較器4之具體構成之一例示於圖7中。圖7所示之比較器4包含複數個第1段與電路41、第2段與電路42及T正反器43。第1段與電路41之個數與計數器電路3輸出的計數值c2之位元數(此處為(n+1)位元)相等。各個與電路41具有兩個輸入，其中一輸入中被輸入有計數值c2之任一位元信號，另一輸入中被輸入有作為比較基準值a而設定之任一位元值。於各與電路41中，輸入之計數值c2之位元信號與作為比較基準值a而設定之位元值彼此相對應。第1段與電路41之所有輸出被輸入至第2段與電路42。藉此，與電路42之輸出於第1段與電路41之所有輸出成為High時，即，計數值c2與比較基準值a一致時，成為High，於計數值c2與比較基準值a不一致之情形時，成為Low。
又，第2段與電路42之輸出被輸入至設置在其後段之T正反器43，T正反器43之輸出作為脈衝信號s1而輸出。即，自比較器4輸出之脈衝信號s1於每當計數值c2與比較基準值a一致時，在High與Low之間被切換。進而，比較器4亦輸出對計數器電路3之重置信號，該重置信號只要是在計數值c2與比較基準值a一致時成為High之信號即可，因此可將與電路42之輸出作為重置信號r而輸出。
控制電路5讀取儲存於記憶體10中之分頻比設定資訊(與比較基準值相關之資訊)d，並基於分頻比設定資訊d，將與設定之脈衝吸收計數器電路整體之分頻比對應之比較基準值a輸入至比較器4。比較基準值a僅可變為分頻比設定資訊d中所準備之數，於與複數個比較基準值a對應之分頻比設定資訊d儲存於記憶體10中之情形時，鎖相迴路電路20可作用頻率合成器發揮功能。
分頻比設定資訊d係例如以查找表之形態儲存於記憶體10中，該查找表記述有控制電路5欲對脈衝吸收計數器電路設定之分頻比與比較基準值a之對應，若控制電路5將欲設定之分頻比讀取並存取於記憶體10，則進行自查找表讀取對應之比較基準值a等處理。或者，例如，若預先決定之比較基準值a之時間性之切換序列作為分頻比設定資訊d儲存於記憶體10中，而控制電路5將其讀取並存取於記憶體10，則進行以該序列自記憶體10依次讀取複數個比較基準值a等處理。
又，亦可包含設定電路(未圖示)來取代記憶體10，或者追加於記憶體10中，該設定電路係成為自鎖相迴路電路20之外部即脈衝吸收計數器電路之外部接受分頻比設定資訊d之輸入之介面。該設定電路係如下者：對應於搭載有鎖相迴路電路20之機器內部之其他控制電路之分頻比的設定、或來自機器之使用者之與分頻比相關之輸入指示等。於該情形時，控制電路5基於輸入至設定電路中之與分頻比設定資訊d相關之資訊，對比較器4供給比較基準值a。
相位比較器6檢測自比較器4輸入之脈衝信號s1、與由水晶振盪器等構成之基準信號振盪器7所產生的基準頻率信號s0之相位差，且將所檢測之結果作為相位差信號s2輸出至電荷泵電路8。
電荷泵電路8將自相位比較器6輸入之相位差信號s2轉換成電壓信號或電流信號，而作為信號s3輸出至迴路濾波器9。
迴路濾波器9由低通濾波器構成，其將自電荷泵電路8輸入之信號s3進行濾波而提取直流成分，而將作為電壓信號之信號s4輸出至振盪電路1。振盪電路1藉由信號s4控制振盪頻率。
[作為半導體積體電路之構成]
上述之構成之鎖相迴路電路20中，振盪電路1、可變分頻器2、計數器電路3、比較器4、及控制電路5亦可形成於同一半導體基板上而構成1個半導體積體電路。又，相位比較器6及電荷泵電路8亦可形成於另一同一半導體基板上而構成1個半導體積體電路。又，迴路濾波器9亦可形成於又一半導體基板上而構成1個半導體積體電路。又，基準信號振盪器7、相位比較器6、電荷泵電路8、迴路濾波器9、記憶體10、及設定電路之全部或者任一部分亦可與振盪電路1、可變分頻器2、計數器電路3、比較器4、及控制電路5形成於同一半導體基板上而構成1個半導體積體電路。
若集成於同一半導體基板上之電路較多，可謀求電路之小型化、製作成本之降低、製程之簡化、及信號品質之提高。
[鎖相迴路電路之動作]
其次，參照圖2，著眼於鎖相迴路電路20之動作、特別是脈衝吸收計數器電路之動作來進行說明。
鎖相迴路電路20中，計數器電路3為可計數至4次為止之構成。於該情形時，若設為計數值可自0變化至3為止，則比較基準值a可設定成0、1、2、3之4種。以下，考慮：於搭載有20之例如通訊裝置中接通電源，根據裝置內已決定使用之高頻電路之頻率之設定，由控制電路5自記憶體10讀取分頻比設定資訊d且將比較基準值a供給至比較器4之後之動作。振盪電路1設為自固有頻率控制成鎖定狀態。
首先，設為由控制電路5將比較基準值a=0供給至比較器4(參照圖2(a))。
計數器電路3隨著裝置電源之接通而初始化且自0開始計數動作。可變分頻器2首先藉由1/(N+1)之分頻比將振盪電路1輸出之振盪信號s5分頻。可變分頻器2輸出之分頻信號c1藉由計數器電路3計數，計數器電路3將0作為計數值c2輸出至比較器4。比較器4因所輸入之計數值c2與比較基準值a一致，故如圖2(a)所示般使脈衝信號s1自Low反轉成High。該High係作為切換信號輸入至可變分頻器2，可變分頻器2將分頻比切換成1/N。又，比較器4同時對計數器電路3輸出重置信號r。
經重置之計數器電路3將可變分頻器2輸出之分頻信號c1自0起重新計數，將0作為計數值c2而輸出至比較器4。比較器4因所輸入之計數值c2與比較基準值a一致，故使脈衝信號s1自High反轉成Low。該Low係作為切換信號輸入至可變分頻器2，可變分頻器2將分頻比再次切換成1/(N+1)。又，比較器4同時對計數器電路3輸出重置信號r。
如此，脈衝信號s1成為具有如下週期之信號，該週期係由1/(N+1)之計數器電路3之1個計數期間的分頻期間、與1/N之計數器電路3之1個計數期間的分頻期間之和所構成。此時，作為脈衝吸收計數器電路之輸出信號之脈衝信號s1相對於作為脈衝吸收計數器電路之輸入信號之振盪信號s5之分頻比Y(s1)成為(N+1)×1+N×1=2N+1。該分頻比Y(s1)為鎖相迴路電路20之最小之分頻比，與圖3及圖4所示之先前之鎖相迴路電路之X=2N+1相同。
該脈衝信號s1輸入至相位比較器6，以檢測其與自基準信號振盪器7供給之基準頻率信號s0之相位差。相位比較器6輸出之相位差信號s2輸入至電荷泵電路8而轉換成電壓信號或電流信號。電荷泵電路8輸出之信號s3輸入至迴路濾波器9，從而藉由迴路濾波器9提取直流成分。該直流成分作為電壓信號輸入至振盪電路1，藉由該電壓信號，將振盪電路1之振盪頻率以抵消脈衝信號s1與基準頻率信號s0之相位差之方式予以控制。相位比較器6、電荷泵電路8、迴路濾波器9、及振盪電路1之各動作於以下之例中亦相同。
其次，設為控制電路5將比較基準值a=1供給至比較器4(參照圖2(b))。
計數器電路3隨著裝置電源之接通而初始化且自0開始計數動作。可變分頻器2首先藉由1/(N+1)之分頻比將振盪電路1輸出之振盪信號s5分頻。可變分頻器2輸出之分頻信號c1藉由計數器電路3計數，從而計數器電路3將0作為最初之計數值c2而輸出至比較器4。比較器4因所輸入之計數值c2與比較基準值a不一致，而將脈衝信號s1保持為Low狀態。若計數器電路3將1作為下一計數值c2而輸出至比較器4，則比較器4因所輸入之計數值c2與比較基準值a一致，故使脈衝信號s1自Low反轉成High。該High係作為切換信號輸入至可變分頻器2，從而可變分頻器2將分頻比切換成1/N。又，比較器4同時向計數器電路3輸出重置信號r。
經重置之計數器電路3將可變分頻器2輸出之分頻信號c1自0起進行重新計數，將0、1作為計數值c2而依次輸出至比較器4。比較器4因當所輸入之計數值c2成為1時計數值c2與比較基準值a一致，故使脈衝信號s1自High反轉成Low。該Low係作為切換信號輸入至可變分頻器2，從而可變分頻器2將分頻比再次切換成1/(N+1)。又，比較器4同時向計數器電路3輸出重置信號r。
如此，脈衝信號s1成為具有如下週期之信號，該週期係由1/(N+1)之計數器電路3之2個計數期間的分頻期間、與1/N之計數器電路3之2個計數期間的分頻期間之和所構成。此時，作為脈衝吸收計數器電路之輸出信號之脈衝信號s1相對於作為脈衝吸收計數器電路之輸入信號之振盪信號s5之分頻比Y(s1)成為(N+1)×2+N×2=4N+2。
其次，設為控制電路5將比較基準值a=2供給至比較器4(參照圖2(c))。
計數器電路3隨著裝置電源之接通而初始化且自0開始計數動作。可變分頻器2首先藉由1/(N+1)之分頻比將振盪電路1之輸出之振盪信號s5分頻。可變分頻器2輸出之分頻信號c1藉由計數器電路3計數，從而計數器電路3將0、1、2作為計數值c2而依次輸出至比較器4。比較器4因於所輸入之計數值c2為0及1之情形時，計數值c2與比較基準值a不一致，故將脈衝信號s1保持為Low狀態。比較器4因於所輸入之計數值c2為2之情形時，計數值c2與比較基準值a一致，故使脈衝信號s1自 Low反轉成High。該High係作為切換信號輸入至可變分頻器2，從而可變分頻器2將分頻比切換成1/N。又，比較器4同時向計數器電路3輸出重置信號r。
經重置之計數器電路3將可變分頻器2輸出之分頻信號c1自0起進行重新計數，將0、1、2作為計數值c2而依次輸出至比較器4。比較器4因當所輸入之計數值c2成為2時計數值c2與比較基準值a一致，故使脈衝信號s1自High反轉成Low。該Low係作為切換信號輸入至可變分頻器2，從而可變分頻器2將分頻比再次切換成1/(N+1)。又，比較器4同時向計數器電路3輸出重置信號r。
如此，脈衝信號s1成為具有如下週期之信號，該週期係由1/(N+1)之計數器電路3之3個計數期間的分頻期間、與1/N之計數器電路3之3個計數期間的分頻期間之和所構成。此時，作為脈衝吸收計數器電路之輸出信號之脈衝信號s1相對於作為脈衝吸收計數器電路之輸入信號之振盪信號s5之分頻比Y(s1)成為(N+1)×3+N×3=6N+3。
其次，設為控制電路5將比較基準值a=3供給至比較器4(參照圖2(d))。
計數器電路3隨著裝置電源之接通而初始化且自0開始計數動作。可變分頻器2首先藉由1/(N+1)之分頻比將振盪電路1之輸出之振盪信號s5分頻。可變分頻器2輸出之分頻信號c1藉由計數器電路3計數，從而計數器電路3將0、1、2、3作為計數值c2依次輸出至比較器4。比較器4因於所輸入之計數值c2為0、1、及2之情形時，計數值c2與比較基準值a不一致，而將脈衝信號s1保持為Low狀態。比較器4因於所輸入之計數值c2為3之情形時，計數值c2與比較基準值a一致，故使脈衝信號s1自Low反轉成High。該High係作為切換信號輸入至可變分頻器2，從而可變分頻器2將分頻比切換成1/N。又，比較器4同時向計數器電路3輸出重置信號r。
經重置之計數器電路3將可變分頻器2輸出之分頻信號c1自0起進行重新計數，將0、1、2、3作為計數值c2而依次輸出至比較器4。比較器4因當所輸入之計數值c2成為3時計數值c2與比較基準值a一致，故使脈衝信號s1自High反轉成Low。該Low係作為切換信號輸入至可變分頻器2，從而可變分頻器2將分頻比再次切換成1/(N+1)。又，比較器4同時向計數器電路3輸出重置信號r。
如此，脈衝信號s1成為具有如下週期之信號，該週期係由1/(N+1)之計數器電路3之計數4個計數期間的分頻期間、與1/N之計數器電路3之計數4個計數期間的分頻期間之和所構成。此時，作為脈衝吸收計數器電路之輸出信號之脈衝信號s1相對於作為脈衝吸收計數器電路之輸入信號之振盪信號s5之分頻比Y(s1)成為(N+1)×4+N×4=8N+4。
於上述比較基準值a為0~3之例中，a=3之情形時之Y(s1)=8N+4成為最大之分頻比。該分頻比大於在圖3及圖4所示之先前之鎖相迴路電路中將吸收計數器設為可進行4次計數之情形時之最大分頻比X=4N+3。於本實施形態中，作為比較基準值a而設定於計數器電路3中之計數值之極限，於1/(N+1)之分頻期間與1/N之分頻期間之各者中得以計數，且以兩分頻期間之和決定最終之分頻信號之週期，因此可設定非常大之分頻比。
若以k(k為自然數)表示吸收計數器之可計數次數，則通常於圖3及圖4之先前之鎖相迴路電路中，獲得X=(N+1)×(k-1)+N×1=kN+k-1之最大分頻比，與此相對，於本實施形態中，獲得Y(s1)=(N+1)×k+N×k=2kN+k之最大分頻比。先前之鎖相迴路電路並不限定於圖3及圖4者，脈衝吸收計數器電路之最終之分頻輸出之1週期被限制至對吸收計數器之可計數次數k進行1種計數之期間為止，故最大分頻比之N項之乘數成為k。本實施形態之最大分頻比於脈衝吸收計數器電路之最終之分頻輸出之1週期內，可分配對吸收計數器之可計數次數k進行1種計數之期間之2倍的期間，因此最大分頻比之N項之乘數成為2k，從而獲得非常大之最大分頻比。
另一方面，因與先前之鎖相迴路電路相同地，脈衝吸收計數器電路之最終之分頻輸出之最小的1週期由吸收計數器之2個之計數期間決定，故本實施形態之最小分頻比可直接實現與先前相同之較小之值。
根據以上，根據本實施形態，可實現一種不使電路規模及消耗電力增大而可進一步擴大電路整體之分頻比之可變範圍之分頻電路、及具備其之鎖相迴路電路以及半導體積體電路。
再者，於上述例中，基於以基準頻率之整數倍控制振盪器之Integer-N型鎖相迴路電路之動作而對本發明進行了說明，但亦可將本發明應用於以基準頻率之分數倍控制振盪器之Fractional(分數)-N型鎖相迴路電路中。
本發明並不限定於上述實施形態，基於技術常識對上述實施形態進行適當變更者、或使該等組合而獲得者亦包含於本發明之實施形態中。
[產業上之可利用性]
本發明可較佳地用於使用局部振盪信號等得以穩定化之頻率信號的通訊機器或高頻電路中。
1．．．振盪電路
2．．．可變分頻器
3．．．計數器電路
4．．．比較器
5．．．控制電路
6．．．相位比較器
7．．．基準信號振盪器
8．．．電荷泵電路
9．．．迴路濾波器
10．．．記憶體
20．．．鎖相迴路電路
41、42．．．與電路
43．．．T正反器
a．．．比較基準值
c1．．．分頻信號(第1分頻信號)
c2．．．計數值
d．．．分頻比設定資訊(與比較基準值相關之資訊)
r．．．重置信號
s1．．．脈衝信號(第2分頻信號、切換信號)
s5．．．振盪信號(週期信號)
圖1係表示本發明之實施形態，且係表示鎖相迴路電路之構成之電路方塊圖。
圖2係表示本發明之實施形態，圖2(a)至(d)係表示圖1之鎖相迴路電路之動作之時序圖。
圖3係表示先前技術，且係表示鎖相迴路電路之構成之電路方塊圖。
圖4(a)至(d)係表示圖3之鎖相迴路電路之動作之時序圖。
圖5係表示圖1之鎖相迴路電路中所使用之可變分頻器之構成之電路圖。
圖6係表示圖1之鎖相迴路電路中所使用之計數器電路之構成之電路圖。
圖7係表示圖1之鎖相迴路電路中所使用之比較器之構成之電路圖。
1．．．振盪電路
2．．．可變分頻器
3．．．計數器電路
4．．．比較器
5．．．控制電路
6．．．相位比較器
7．．．基準信號振盪器
8．．．電荷泵電路
9．．．迴路濾波器
10．．．記憶體
20．．．鎖相迴路電路
a．．．比較基準值
c1．．．分頻信號(第1分頻信號)
c2．．．計數值
d．．．分頻比設定資訊(與比較基準值相關資訊)
r．．．重置信號
s0．．．基準頻率信號
s1．．．脈衝信號(第2分頻信號、切換信號)
s2．．．相位差信號
s3、s4．．．信號
s5．．．振盪信號(週期信號)

Claims (6)

  1. 一種分頻電路，其特徵在於包含：可變分頻器，其可藉由2種分頻比分頻，並輸出藉由所指定之上述分頻比將所要輸入之週期信號分頻而產生之第1分頻信號；計數器電路，其輸出將上述可變分頻器所輸出之上述第1分頻信號之週期數自初始值起計數而獲得之計數值，並且若被重置則自初始值重新開始計數動作；比較器，其將上述計數值與比較基準值進行比較，將每當上述計數值與上述比較基準值一致時以使High與Low反轉之方式所產生的脈衝信號，作為相對於上述週期信號之第2分頻信號輸出，並且作為上述可變分頻器中指定之上述分頻比之切換信號而供給至上述可變分頻器，且每當上述計數值與上述比較基準值一致時，對上述計數器電路輸出重置信號而重置上述計數器電路；及控制電路，其對上述比較器供給上述比較基準值；其中上述比較器係包含：第1段之複數之與電路(AND circuit)，其係被輸入自上述計數器電路輸出之計數值之第n位元之位元信號、及對應於上述計數值之第n位元之自上述控制電路供給之比較基準值之第n位元之位元信號，而判斷上述計數值與上述比較基準值之各位元之位元信號之一致；第2段之與電路，其係被輸入上述第1段之複數之與 電路之全部輸出；及T正反器，其係被輸入上述第2段之與電路之輸出，而輸出作為上述第2分頻信號及上述切換信號之上述脈衝信號。
  2. 如請求項1之分頻電路，其包含記憶體，該記憶體儲存與上述比較基準值相關之資訊；上述控制電路自上述記憶體讀取與上述比較基準值相關之資訊，並對上述比較器供給上述比較基準值。
  3. 如請求項1或2之分頻電路，其包含設定電路，該設定電路接受來自外部之與上述比較基準值相關之資訊之輸入；上述控制電路基於輸入至上述設定電路之與上述比較基準值相關之資訊，對上述比較器供給上述比較基準值。
  4. 一種鎖相迴路電路，其特徵在於包含：如請求項1至3中任一項之分頻電路；振盪電路，其振盪頻率為可變，且輸出作為上述週期信號之振盪信號；基準信號振盪器，其產生基準頻率信號；相位比較器，其檢測上述第2分頻信號與上述基準頻率信號之相位差；電荷泵電路，其將上述相位比較器所檢測出之上述相位差轉換成電壓信號或電流信號而輸出；及迴路濾波器，其將上述電荷泵電路之輸出進行濾波並 輸出控制上述振盪電路之上述振盪頻率之信號。
  5. 一種半導體積體電路，其特徵在於：其包含如請求項1至3中任一項之分頻電路、及振盪頻率為可變且輸出作為上述週期信號之振盪信號之振盪電路者；且上述可變分頻器、上述計數器電路、上述比較器、上述控制電路、及上述振盪電路形成於同一半導體基板上。
  6. 如請求項5之半導體積體電路，其中檢測上述第2分頻信號與基準頻率信號之相位差之相位比較器、及將上述相位比較器所檢測出之上述相位差轉換成電壓信號或電流信號而輸出之電荷泵電路，進而形成於形成有上述可變分頻器、上述計數器電路、上述比較器、上述控制電路、及上述振盪電路之半導體基板上。
TW100131338A 2010-09-15 2011-08-31 分頻電路及具備其之鎖相迴路電路以及半導體積體電路 TWI458262B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010207220 2010-09-15
JP2011150344A JP5184680B2 (ja) 2010-09-15 2011-07-06 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路

Publications (2)

Publication Number Publication Date
TW201223154A TW201223154A (en) 2012-06-01
TWI458262B true TWI458262B (zh) 2014-10-21

Family

ID=45831413

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100131338A TWI458262B (zh) 2010-09-15 2011-08-31 分頻電路及具備其之鎖相迴路電路以及半導體積體電路

Country Status (4)

Country Link
JP (1) JP5184680B2 (zh)
CN (1) CN103069718B (zh)
TW (1) TWI458262B (zh)
WO (1) WO2012035941A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103684423A (zh) * 2012-09-25 2014-03-26 上海华虹集成电路有限责任公司 可变的同步时钟分频电路
JP6498031B2 (ja) * 2015-05-18 2019-04-10 セイコーインスツル株式会社 分周回路、分周回路の制御方法およびアナログ電子時計
RU2668737C1 (ru) * 2015-06-16 2018-10-02 Телефонактиеболагет Лм Эрикссон (Пабл) Делитель частоты, схема автоматической фазовой подстройки частоты, приёмопередатчик, радиостанция и способ частотного разделения
JP6720672B2 (ja) * 2016-04-25 2020-07-08 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
CN109167597B (zh) * 2018-09-10 2023-09-01 佛山科学技术学院 一种分频电路、分频装置及电子设备
US10924125B2 (en) * 2018-10-23 2021-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Frequency divider circuit, method and compensation circuit for frequency divider circuit
FR3096474A1 (fr) * 2019-05-20 2020-11-27 Stmicroelectronics (Grenoble 2) Sas Procédé de régulation de tension d’alimentation et circuit intégré correspondant

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581214A (en) * 1994-09-05 1996-12-03 Mitsubishi Denki Kabushiki Kaisha Phase-locked loop circuit
US6066990A (en) * 1997-05-29 2000-05-23 Alcatel Frequency divider having a prescaler followed by a programmable counter, and a corresponding prescaler and frequency synthesizer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52108762A (en) * 1976-03-09 1977-09-12 Toshiba Corp Frequency division circuit
JPS58129833A (ja) * 1982-01-27 1983-08-03 Hitachi Ltd 可変分周器
JPH0483425A (ja) * 1990-07-25 1992-03-17 Fujitsu Ltd パルス発生回路
JPH07111452A (ja) * 1993-03-31 1995-04-25 Kiyoshi Kase 位相ロックループ回路
JPH06326605A (ja) * 1993-05-14 1994-11-25 Kiyoshi Kase 位相ロックループ回路
JP4587620B2 (ja) * 2001-09-10 2010-11-24 ルネサスエレクトロニクス株式会社 クロック制御方法と分周回路及びｐｌｌ回路
US7564276B2 (en) * 2006-06-28 2009-07-21 Qualcomm Incorporated Low-power modulus divider stage
JP4431134B2 (ja) * 2006-12-22 2010-03-10 株式会社アイメス 高速プログラマブル同期カウンタ回路およびカウント方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581214A (en) * 1994-09-05 1996-12-03 Mitsubishi Denki Kabushiki Kaisha Phase-locked loop circuit
US6066990A (en) * 1997-05-29 2000-05-23 Alcatel Frequency divider having a prescaler followed by a programmable counter, and a corresponding prescaler and frequency synthesizer

Also Published As

Publication number Publication date
WO2012035941A1 (ja) 2012-03-22
CN103069718A (zh) 2013-04-24
JP2012085265A (ja) 2012-04-26
JP5184680B2 (ja) 2013-04-17
TW201223154A (en) 2012-06-01
CN103069718B (zh) 2015-05-20

Similar Documents

Publication Publication Date Title
TWI458262B (zh) 分頻電路及具備其之鎖相迴路電路以及半導體積體電路
JP4502165B2 (ja) ロック検出回路
US8093930B2 (en) High frequency fractional-N divider
JP2006119123A (ja) 位相差検出装置
CN113016139B (zh) 用于产生高比率倍频时钟信号的数字时钟电路
US7424087B2 (en) Clock divider
JP2978296B2 (ja) プログラマブル分周器及びその制御方法
JP5139958B2 (ja) デッドロック検出回路およびデッドロック復帰回路
JP4296135B2 (ja) Ｐｌｌクロック出力安定化回路
US8068576B2 (en) Counters and exemplary applications
JP4434277B2 (ja) クロック生成回路およびその使用方法
CN111642138B (zh) 锁频环、电子设备和频率生成方法
CN113193868A (zh) 锁相检测装置和锁相检测方法、锁相环
WO2012035800A1 (ja) 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路
JP5225229B2 (ja) Ｐｌｌ回路
CN215186702U (zh) 锁相检测装置、锁相环
US20060267643A1 (en) System and method for PLL control
KR20150076959A (ko) 디지털 분주기 및 그를 이용한 주파수 합성 장치
JP2004334794A (ja) Ｐｌｌ内蔵マイクロコンピュータ
JPH0661848A (ja) 位相同期発振器
JP2003229761A (ja) カウンタ回路およびこれを用いたｐｌｌ回路
KR200157927Y1 (ko) 다중경로의 프리 스케일러를 이용한 피엘엘
JP2012039296A (ja) カウンタ回路
JP2005277875A (ja) パルススワロー方式可変分周器，周波数シンセサイザ装置および無線機
JP2005191623A (ja) Ｐｌｌの基準周波数位相制御回路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees