JP2005277875A - パルススワロー方式可変分周器，周波数シンセサイザ装置および無線機 - Google Patents

Abstract

【課題】高速動作を行なうデバイスやパワーの大きなデバイスを使用することなく、従来と同様の製造技術を用いても、従来よりも高速のパルススワロー方式可変分周器を提供する。
【解決手段】プリスケーラ１と、プリスケーラ１の出力信号を分周するＮカウンタ２およびＡカウンタ３と、Ｎカウンタ２およびＡカウンタ３の出力を得て分周比制御事前信号を発生するモード制御回路５００と、プリスケーラ１の出力信号の立上りで駆動されるフリップフロップ５０とを備え、モード制御回路５００が出力する分周比制御事前信号をフリップフロップ５０で記憶することにより、信号遅延経路を分割する。
【選択図】図１

Description

本発明は、入力信号を分周するためのパルススワロー方式可変分周器、このパルススワロー方式可変分周器を用いた周波数シンセサイザ装置および無線機に関するものである。

代表的な従来の２モジュラスプリスケーラを含むパルススワロー方式可変分周器を用いた周波数シンセサイザのブロック図を図１９に、可変分周器を構成する要素のうちプリスケーラの構成を図２０に、各々示す。

図１９の周波数シンセサイザは、電圧制御発振器１０１、可変分周器２０００、位相比較器１０３およびループフィルタ１０２をループ状に接続したものである。９１は、基準信号分周器１０４に接続された基準信号入力端子であり、基準信号分周器１０４の出力は、位相比較器１０３に接続される。

このうち可変分周器２０００は、プリスケーラ１、６ビットカウンタ（第1のプログラマブルカウンタ）であるＮカウンタ２、３ビットカウンタ（第２のプログラマブルカウンタ）であるＡカウンタ３およびモード制御回路５００を備えたものであり、分周比制御回路６から分周比データの供給を受けるものである。プリスケーラ１は、電圧制御発振器１０１から信号入力端子１１を通じて入力端子１２に供給される信号をモード制御回路５００の出力（分周比制御信号）に従って分周するものである。分周比は、制御信号入力端１３の分周比制御信号がＬｏｗの時に９分周、該入力端１３の分周比制御信号がＨｉｇｈの時に８分周である。プリスケーラ１の出力（出力端１６のパルス）は、Ｎカウンタ２、Ａカウンタ２およびモード制御回路５００に与えられる。このうちＮカウンタ２は、プリスケーラ１の出力端１６に接続されたパルス入力端１７に加えて、分周比データ入力端２０、キャリー出力端２２およびカウンタ初期値データのロード制御信号入力端２１を備えている。また、Ａカウンタ２は、プリスケーラ１の出力端１６に接続されたパルス入力端１８に加えて、分周比データ入力端３０、キャリー出力端３２およびカウンタ初期値データのロード制御信号入力端３１を備えている。これら両カウンタ２，３へロードされるべき分周比データは、分周比制御回路６から各々与えられる。そして、両カウンタ２，３のキャリー出力は、モード制御回路５００に与えられる。

図２０のプリスケーラは、４分周と５分周を切り替えられる２モジュラスプリスケーラ２００と、ＴＦＦ１によるエクステンダ３００と、２入力ＮＯＲゲート３１０から構成されている。

可変分周器２０００の動作は以下のとおりである。

まず初期状態では、Ｎカウンタ２およびＡカウンタ２に分周比データの初期値がロードされており、キャリー出力がともにＬｏｗであるとする。このとき、モード制御回路５００の出力端に生じる分周比制御信号はＬｏｗであり、プリスケーラ１の入力端１２に与えられた信号は、９分周される。各々のカウンタ２，３は、プリスケーラ１の出力端１６から与えられる信号によりカウント動作を行なう。そして、カウントが進むにつれてまずＡカウンタ２のキャリーが発生し、モード制御回路５００の出力はＨｉｇｈに変化する。これ以後プリスケーラ１は８分周を行ない、やがてＮカウンタ２のキャリーが発生する。このキャリー出力（あるいは、その位相をずらした信号）は、Ｎカウンタ２およびＡカウンタ２の初期値データのロード制御信号として用いられるとともに、モード制御回路５００に与えられ、プリスケーラ１の分周比を９分周に戻す。Ｎカウンタ２のキャリー出力はまた、当該可変分周器２０００による分周結果を表わす出力として位相比較器１０３へ与えられる。
特開平１０−２２８２６号公報

しかしながら、上記従来のパルススワロー方式可変分周器においては、可変分周器２０００の信号入力端子１１に与えられる信号の周波数が高くなるにつれ、累積された回路遅延が、可変分周器が正常動作する限界の遅延時間に近づいてくるようになる。そして、ついには、誤動作するに至る。この時の周波数が、この可変分周器２０００の動作限界周波数である。

この様子を、図２３に示したプリスケーラの動作波形と、図２６に示した可変分周器の正常動作波形等を用いて説明する。可変分周器の動作限界周波数を決定する可能性のある各種の遅延経路を明らかにし、各々の経路での遅延限界について言及しつつ、説明を進める。

可変分周器が正常動作するためには、まず、図２０に示したプリスケーラのうち、ＤＦＦおよび組み合わせゲートで構成された２モジュラスプリスケーラ２００の各ＤＦＦのデータセットアップタイムとデータホールドタイムが確保される必要があることは言うまでもない。この条件を、条件１と称する。

また、プリスケーラ１の内部で帰還されるモード制御信号（以下、内部帰還モード制御信号と呼ぶ）については、
２モジュラスプリスケーラ１の入力端子１２に与えられる信号（以下、ＲＦクロックと呼ぶ）によって駆動されるＤＦＦ１の出力遅延時間Ｔpd(DFF1)と、
ＤＦＦ１の出力によって駆動されるＴＦＦ１の伝搬遅延時間Ｔpd(TFF1)と、
MODE logic gateを構成する２入力ＮＯＲゲートの伝搬遅延時間Ｔpd(MODE logic gate)と、
inhibit gateを構成する２入力ＡＮＤゲートの伝搬遅延時間Ｔpd(inhibit gate)と、
ＤＦＦ３のデータセットアップタイムＴsetup(DFF3)の総和Ｔinternal feedbackが、ＲＦクロックの周期Ｔrf clockの３倍以内でなければならない。すなわち、条件２として、次式（数１）を満たす必要がある。

この限界遅延の条件を超えた誤動作の例を図２４および図２５に示す。各誤動作波形において、太い破線は限界遅延付近の正常動作のものであり、太い実線は誤動作のものである。ここで、図２４では、正常波形を示す図２３に比べて、５分周が４分周におきかえられており、また、図２５では、正常波形を示す図２３に比べて、５分周が１回増加している。

さらに、プリスケーラ１の外部を経由して帰還されるモード制御信号（以下、外部帰還モード制御信号と呼ぶ）については、２モジュラスプリスケーラ１の入力端子１２に与えられるＲＦクロックによって駆動されるＤＦＦ１の出力遅延時間Ｔpd(DFF1)と、
ＤＦＦ１の反転出力によって駆動されるＴＦＦ１の伝搬遅延時間Ｔpd(TFF1)と、
ＴＦＦ１の出力によって駆動されるモード制御回路５００の出力遅延時間Ｔpd(MODE control)と、
MODE logic gateを構成する２入力ＮＯＲゲートの伝搬遅延時間Ｔpd(MODE logic gate)と、
inhibit gateを構成する２入力ＡＮＤゲートの伝搬遅延時間Ｔpd(inhibit gate)と、
ＤＦＦ３のデータセットアップタイムＴsetup(DFF3)の総和Ｔexternal feedbackが、ＲＦクロックの周期Ｔrf clockの７倍以内でなければならない。すなわち、すなわち、条件３として、次式（数２）を満たす必要がある。

この限界遅延の条件を超えた誤動作の例を図２７および図２８に示す。各誤動作波形において、太い破線は限界遅延付近の正常動作のものであり、太い実線は誤動作のものである。ここで、図２７では、正常波形を示す図２６に比べて、可変分周器の周期の継ぎ目の直後の９分周が８分周におきかえられており、また、図２８では、可変分周器の周期の継ぎ目の直前の８分周が９分周におきかえられている。

そこで、従来は、想定される動作条件範囲および製造ばらつき等を勘案して、条件１，条件２および条件３を同時に満たすように、可変分周器を設計していた。例えば、条件１を満たす設計を行なった後に、条件２と条件３を満たすように、各種遅延時間配分を決定することによっていた。さらに、動作電流を最適化（低減）するために、遅延経路上の回路電流を適宜微調整する必要があった。

しかしながら、上述のような動作電流の最適化のためには、条件１と条件２が適用されるプリスケーラを構成する各ゲートは比較的高速で動作するＥＣＬ回路のみを用いて構成され、一方、条件３が適用される信号経路上のモード制御回路は、比較的低速で動作するＣＭＯＳ論理ゲートで構成されることが通例であり、各種遅延の温度依存性や電源電圧依存性や、ばらつきの見積もりは、極めて困難なものとなり、ともすれば多大な動作余裕を見込んだ設計を行なう必要があった。そのために、動作電流を低減するという本来の目的が十分に達成することができないという問題があった。

また、代表的な従来の３モジュラスプリスケーラを含むパルススワロー方式可変分周器を用いた周波数シンセサイザでも、先述の従来の２モジュラスプリスケーラを含むパルススワロー方式可変分周器を用いた周波数シンセサイザと同様の誤動作が生じ得る。

この周波数シンセサイザのブロック図を図２１に、可変分周器を構成する要素のうちプリスケーラの構成を図２２に、各々示す。図２１は、２モジュラスプリスケーラを含むパルススワロー方式可変分周器を用いた周波数シンセサイザを示す図１９に比べて、プリスケーラが３モジュラスである点と、２ビットカウンタ（第３のプログラマブルカウンタ）であるＢカウンタ４が加わった点が異なり、また、図２２の３モジュラスプリスケーラは、図２０の２モジュラスプリスケーラに比べて、エクステンダを構成するＴＦＦが２段である点と、組み合わせ論理ゲートが３１１，３１２，３１３の３つである点が異なる。

この周波数シンセサイザの動作を簡単に説明しておく。図２９は３モジュラスプリスケーラが１７分周、１８分周、１６分周、１７分周の順序でモジュロ切り替えが正常に行なわれている様子を示している。

この可変分周器が正常動作するためには、まず、図２２に示したプリスケーラのうち、ＤＦＦおよび組み合わせゲートで構成された２モジュラスプリスケーラ１の各ＤＦＦのデータセットアップタイムとデータホールドタイムが確保される必要があることは言うまでもない。この条件を、条件４と称する。

また、２モジュラスプリスケーラ１の入力端子１２に与えられる信号（以下、ＲＦクロックと呼ぶ）によって駆動されるＤＦＦ１の出力遅延時間Ｔpd(DFF1)と、
ＤＦＦ１の出力によって駆動されるＴＦＦ１の伝搬遅延時間Ｔpd(TFF1)と、
ＴＦＦ１の出力によって駆動されるＴＦＦ２の伝搬遅延時間Ｔpd(TFF2)と、
ＴＦＦ２の出力によって駆動されるＴＦＦlogic1 gateを構成する２入力ＮＡ ＮＤゲートの伝搬遅延時間Ｔpd(TFF logic1 gate)と、
MODE logic gateを構成する２入力ＮＯＲゲートの伝搬遅延時間Ｔpd(MODE logic gate)と、
inhibit gateを構成する２入力ＡＮＤゲートの伝搬遅延時間Ｔpd(inhibit gate)と、
ＤＦＦ３のデータセットアップタイムＴsetup(DFF3)
の総和Ｔinternal feedback1が、ＲＦクロックの周期Ｔrf clockの１１倍以内でなければならない。すなわち、条件５として、次式（数３）を満たす必要がある。

また、ＴＦＦ２の出力によって駆動されるＴＦＦlogic2 gateを構成する２入力ＮＡＮＤゲートの伝搬遅延時間をＴpd(TFF logic2 gate)とした場合、条件５として、次式（数４）を満たす必要がある。

さらに、条件７として、次式（数５）を満たす必要がある。

図３０は、１８分周から１６分周に切り替わるべき場合に、回路遅延の累積が限界遅延を超えたために誤動作する様子を示しており、図３１は１６分周から１８分周に切り替わるべき場合に、回路遅延の累積が限界遅延を超えたために誤動作する様子を示している。図３０の場合には可変分周器の周期の継ぎ目の直前の周期の１６分周が１７分周におきかえられており、また、図３１の場合には可変分周器の周期の継ぎ目の直後の１８分周が１７分周におきかえられている。

本発明の目的は、かかる従来技術における問題を解決し、高速動作を行なうデバイスやパワーの大きなデバイスを使用することなく、従来と同様の製造技術を用いても、従来よりも高速のパルススワロー方式可変分周器、周波数シンセサイザ装置および無線機を提供することにある。

前記目的を達成するため、請求項１に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記分周比制御信号を出力する記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項２に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記分周比制御信号を出力する記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項３に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記分周比制御信号を出力する記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項４に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記分周比制御信号を出力する記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項５に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１，第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項６に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１，第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項７に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１，第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項８に記載の発明は、第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、前記第１，第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力するパルススワロー方式可変分周器であり、従来と同等の消費電力でより高速な分周動作を実現する、あるいは、従来よりも少ない消費電力で従来と同等速度の分周動作を実現するという作用を有する。

請求項９に記載の発明は、請求項１から８のいずれかに記載のパルススワロー方式可変分周器を周波数シンセサイザ装置に備えるようにしたものであり、周波数シンセサイザの消費電流が少なくなり、電池で動作させる用途では動作時間を長くすることができる。

請求項１０に記載の発明は、請求項９に記載の周波数シンセサイザ装置を無線機に備えるようにしたものであり、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

本発明は、プリスケーラと、プリスケーラの出力信号を分周するプログラマブルカウンタと、プログラマブルカウンタの出力（あるいは、プログラマブルカウンタの出力およびプログラマブルカウンタに与えられる初期値データ）を得て分周比制御事前信号を発生するモード制御回路と、プリスケーラの出力信号の立上りあるいは立下りで駆動される記憶回路とを備えたパルススワロー方式可変分周器において、モード制御回路が出力する分周比制御事前信号をフリップフロップ回路で記憶することにより、信号遅延経路を分割することができるので、プリスケーラへの、従来より高速な入力信号に対して消費電量を増加させることなく、あるいは、従来と同等速度の入力信号に対して従来より少ない消費電力で、正常に動作させることができるという効果が得られる。

以下、本発明の実施の形態について、図１〜図１８を参照しながら詳細に説明する。なお、図１９と図２１に示す従来例における部材と同一の部材については、同一の符号を付すことで詳細な説明は省略する。

（第１の実施の形態）
本発明の第１の実施の形態は、２モジュラスプリスケーラの出力信号の立上りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図１は、本発明の第１の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。図１において、モード制御回路５００は、プリスケーラ１の分周比を決定する分周比制御信号を事前に出力する回路である。ＦＦ５０は、モード制御回路５００が出力する分周比制御事前信号を、プリスケーラの出力信号の立上りに同期して、記憶する回路である。

本発明の第１の実施の形態における可変分周器は、ＦＦ５０を備えている点で、図１９に示した従来例とは異なっている。

以下、上記のように構成された本発明の第１の実施の形態における周波数シンセサイザ装置の動作について、図９のタイミングチャートを用いて説明する。ＦＦ５０が設けられているために、従来例のタイミングチャート図２７の場合よりも１だけ早いカウント値で位相比較器に与える信号ＦＤＩＶ信号が立ちあがっている。このような可変分周器の動作遅延限界のうち、従来の可変分周器と異なるのは、外部帰還モード制御信号に関するものであり、２つある。すなわち、ＦＦ５０のデータセットアップタイムＴsetup(DFF50)と、ＦＦ５０の伝搬遅延時間Ｔpd(DFF50)であり、これらを用いれば、条件１１として、次式（数６）を、条件１１１として、次式（数７）を満たす必要がある。

条件１１，１１１は、明らかに、従来例における条件３よりも緩和されていることが分かる。緩和の度合い（遅延余裕の増大量）は、（数８）に示す削減量１１，（数９）に示す削減量１１１のように、削減量１１は、

削減量１１１は、

であり、絶対値として、遅延が少なくなっている（１ゲートあたりの遅延が同等であるとの前提のもと）ことがわかる。さらに、注目すべき点は、従来例における条件３では、限界遅延が７×Ｔrf clockであったのに対し、本実施の形態の条件１１では、限界遅延そのものが８×Ｔrf clockに緩和されていることである。

なお、図１０は、位相比較器へ与える信号を１カウント値だけ遅らせる構成とした場合のタイミングチャートである。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり（ＦＦ５０の消費電流が、ごく僅かであるとの前提のもと）、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

（第２の実施の形態）
本発明の第２の実施の形態は、分周比制御回路の出力信号がゼロである場合を検出して、プログラマブルカウンタがゼロに達する以前にモード制御回路が分周比制御事前信号を遷移させ、２モジュラスプリスケーラの出力信号の立上りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図２は、本発明の第２の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。

本発明の第２の実施の形態における可変分周器２０００は、分周比制御回路６の出力信号がモード制御回路５００にも出力され、分周比制御回路６の出力信号がゼロである場合を検出できる点で、図１に示した第１の実施の形態とは異なっている。図１１に、タイミングチャートを示す。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

（第３の実施の形態）
本発明の第３の実施の形態は、２モジュラスプリスケーラの出力信号の立下りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図３は、本発明の第３の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。

本発明の第３の実施の形態における可変分周器２０００は、図１に示した第１の実施の形態におけるＦＦ５０の代わりにプリスケーラ１の出力信号の立下りによりストローブされるＦＦ６０を設けたものであり、ＦＦ６０がプリスケーラ１の出力信号の立下りに同期してストローブされる点で、図１に示した第１の実施の形態とは異なっている。

図１２にタイミングチャートを示す。なお、図１３は、位相比較器へ与える信号を１カウント値だけ遅らせる構成とした場合のタイミングチャートである。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

（第４の実施の形態）
本発明の第４の実施の形態は、分周比制御回路の出力信号がゼロである場合を検出して、プログラマブルカウンタがゼロに達する以前にモード制御回路が分周比制御事前信号を遷移させ、２モジュラスプリスケーラの出力信号の立下りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図４は、本発明の第４の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。

本発明の第４の実施の形態における可変分周器２０００は、ＦＦ６０がプリスケーラの出力信号の立下りに同期してストローブされる点と、分周比制御回路６の出力信号がモード制御回路５００にも出力され、分周比制御回路６の出力信号がゼロである場合を検出できる点で、図１に示した第１の実施の形態とは異なっている。図１４に、タイミングチャートを示す。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。
（第５の実施の形態）
本発明の第５の実施の形態は、３モジュラスプリスケーラの出力信号の立上りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図５は、本発明の第５の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。

本発明の第５の実施の形態における可変分周器２０００は、２ビットカウンタ（第３のプログラマブルカウンタ）であるＢカウンタ４が追加され、およびＦＦ５０の代わりにＦＦ５１，５２が追加されている点で、図１に示した第１の実施の形態とは異なっている。このような可変分周器２０００の動作遅延限界のうち、従来の可変分周器と異なるのは、外部帰還モード制御信号に関するものであり、４つある。すなわち、
ＦＦ５１のデータセットアップタイムＴsetup(DFF51)と、
ＦＦ５１の伝搬遅延時間Ｔpd(DFF51)と
ＦＦ５２のデータセットアップタイムＴsetup(DFF52)と、
ＦＦ５２の伝搬遅延時間Ｔpd(DFF52)
であり、これらを用いれば、条件２２として次式（数１０）を、条件２２２として次式（数１１）を満たす必要がある。同様に、条件３３として次式（数１２）を、条件３３３として次式（数１３）を満たす必要がある。

これらの条件からも明らかなように、従来例における条件７よりも緩和されていることが分かる。緩和の度合い（遅延余裕の増大量）は、（数１４）に示す削減量２２，（数１５）に示す削減量２２２，（数１６）に示す削減量３３，（数１７）に示す削減量３３３のように、削減量２２は、

削減量２２２は、

削減量３３は、

削減量３３３は、

であり、絶対値として、遅延が少なくなっている（１ゲートあたりの遅延が同等であるとの前提のもと）ことがわかる。さらに、注目すべき点は、従来例における条件３では、限界遅延が１１×Ｔrf clockであったのに対し、本実施の形態の条件１１では、限界遅延そのものが１２×Ｔrf clockに緩和されていることである。図１５に、タイミングチャートを示す。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり（ＦＦ５１および５２の消費電流が、ごく僅かであるとの前提のもと）、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

（第６の実施の形態）
本発明の第６の実施の形態は、分周比制御回路の出力信号がゼロである場合を検出して、プログラマブルカウンタがゼロに達する以前にモード制御回路が分周比制御事前信号を遷移させ、３モジュラスプリスケーラの出力信号の立上りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図６は、本発明の第６の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。

本発明の第６の実施の形態における可変分周器２０００は、ＦＦ５１，５２がプリスケーラの出力信号の立下りに同期してストローブされる点と、分周比制御回路６の出力信号がモード制御回路５００にも出力され、分周比制御回路６の出力信号がゼロである場合を検出できる点で、図５に示した第５の実施の形態とは異なっている。図１６に、タイミングチャートを示す。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

（第７の実施の形態）
本発明の第７の実施の形態は、３モジュラスプリスケーラの出力信号の立下りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図７は、本発明の第７の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。

本発明の第７の実施の形態における可変分周器２０００は、図５に示した第５の実施の形態におけるＦＦ５１，５２の代わりにプリスケーラ１の出力信号の立下りによりストローブされるＦＦ６１，６２を設けたものであり、ＦＦ６１，６２がプリスケーラ１の出力信号の立下りに同期してストローブされる点で、図５に示した第５の実施の形態とは異なっている。図１７に、タイミングチャートを示す。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

（第８の実施の形態）
本発明の第８の実施の形態は、分周比制御回路の出力信号がゼロである場合を検出して、プログラマブルカウンタがゼロに達する以前にモード制御回路が分周比制御事前信号を遷移させ、３モジュラスプリスケーラの出力信号の立下りによりストローブされるＦＦで、モード制御回路が出力する分周比制御事前信号を記憶し、そのＦＦの出力をプリスケーラの分周比制御信号とするパルススワロー方式可変分周器を用いた周波数シンセサイザ装置である。

図８は本発明の第８の実施の形態における可変分周器を用いた周波数シンセサイザ装置の構成図である。

本発明の第８の実施の形態における可変分周器は、ＦＦ６１，６２がプリスケーラの出力信号の立下りに同期してストローブされる点と、分周比制御回路６の出力信号がモード制御回路５００にも出力され、分周比制御回路６の出力信号がゼロである場合を検出できる点で、図７に示した第７の実施の形態とは異なっている。図１８に、タイミングチャートを示す。

このような可変分周器を周波数シンセサイザに使用した場合は、周波数シンセサイザの消費電流が少なくなり、電池で動作させる用途では動作時間を長くすることができる。さらに、このような周波数シンセサイザを無線機で使用した場合は、間欠受信時の平均消費電力が少なくなり待ち受け時間を長くすることができる。

本発明によれば、プリスケーラへの従来より高速な入力信号に対して消費電量を増加させることなく、あるいは、従来と同等速度の入力信号に対して従来より少ない消費電力で、正常に動作させることができるという効果が得られ、周波数シンセサイザ装置や無線機の分野に利用可能である。

本発明の第１の実施の形態における周波数シンセサイザ装置の構成図 本発明の第２の実施の形態における周波数シンセサイザ装置の構成図 本発明の第３の実施の形態における周波数シンセサイザ装置の構成図 本発明の第４の実施の形態における周波数シンセサイザ装置の構成図 本発明の第５の実施の形態における周波数シンセサイザ装置の構成図 本発明の第６の実施の形態における周波数シンセサイザ装置の構成図 本発明の第７の実施の形態における周波数シンセサイザ装置の構成図 本発明の第８の実施の形態における周波数シンセサイザ装置の構成図 本発明の第１の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第１の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第２の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第３の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第３の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第４の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第５の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第６の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第７の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート 本発明の第８の実施の形態における周波数シンセサイザ装置の動作を示すタイミングチャート ２モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の構成図 ２モジュラスプリスケーラの構成図 ３モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の構成図 ３モジュラスプリスケーラの構成図 ２モジュラスプリスケーラの正常動作時の動作を示すタイミングチャート ２モジュラスプリスケーラの誤動作時の動作を示すタイミングチャート ２モジュラスプリスケーラの誤動作時の動作を示すタイミングチャート ２モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の正常動作時の動作を示すタイミングチャート ２モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の誤動作時の動作を示すタイミングチャート ２モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の誤動作時の動作を示すタイミングチャート ３モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の正常動作時の動作を示すタイミングチャート ３モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の誤動作時の動作を示すタイミングチャート ３モジュラスプリスケーラを含む従来の周波数シンセサイザ装置の誤動作時の動作を示すタイミングチャート

符号の説明

１ プリスケーラ
２ Ｎカウンタ
３ Ａカウンタ
４ Ｂカウンタ
６ 分周比制御回路
１０１ 電圧制御発振器
１０２ ループフィルタ
１０３ 位相比較器
１０４ 基準信号分周器
５００ モード制御回路
２０００ 可変分周器

Claims (10)

1. 第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、
   第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記分周比制御信号を出力する記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
2. 第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、
   第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記分周比制御信号を出力する記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
3. 第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、
   第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記分周比制御信号を出力する記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
4. 第１の入力端に信号が入力されるとともに、第２の入力端に分周比制御信号が入力され、前記第２の入力端に与えられる分周比制御信号により２通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１および第２のプログラマブルカウンタと、
   第１の入力端に分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記分周比制御信号を出力する記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記分周比制御事前信号に第１の論理レベルを保持させ、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記分周比制御事前信号を第１の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１および第２のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
5. 第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、
   第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、
   第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、
   前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１、第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
6. 第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、
   第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、
   第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１、第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
7. 第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、
   第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、
   第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、前記第２のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られるよりもプリスケーラ出力の１周期分だけ遅らせたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１，第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
8. 第１の入力端に信号が入力されるとともに、第２の入力端に第１の分周比制御信号が入力され、第３の入力端に第２の分周比制御信号が入力され、前記第２の入力端に与えられる第１の分周比制御信号および前記第３の入力端に与えられる第２の分周比制御信号により３通りの分周比のうちのいずれかの分周比で入力信号を分周するためのプリスケーラと、
   前記プリスケーラの出力に同期して動作する第１，第２および第３のプログラマブルカウンタと、
   第１の入力端に第１の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第１の分周比制御信号を出力する第１の記憶回路と、
   第１の入力端に第２の分周比制御事前信号が入力され、第２の入力端に与えられる前記プリスケーラの出力を反転させた信号に同期して前記第２の分周比制御信号を出力する第２の記憶回路と、
   前記プリスケーラに当初は第１の分周比を選択させるように、前記第１の分周比制御事前信号に第１の論理レベルを保持させ、前記第２の分周比制御事前信号に第３の論理レベルを保持させ、前記第３のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第２の分周比を選択させるように、前記第１の分周比制御事前信号を前記プリスケーラの出力に同期して第２の論理レベルに変化させた後、さらに、前記第２のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに第３の分周比を選択させるように、前記第２の分周比制御事前信号を前記プリスケーラの出力に同期して第４の論理レベルに変化させた後、前記第１のプログラマブルカウンタのキャリー出力が得られたときに前記プリスケーラに再び第１の分周比を選択させるように、前記第１の分周比制御事前信号を第１の論理レベルにかつ前記第２の分周比制御事前信号を第３の論理レベルに前記プリスケーラの出力に同期して戻すためのモード制御回路と、
   前記第１，第２および第３のプログラマブルカウンタへ与える分周比データを出力する分周比制御回路とを備え、
   前記第１のプログラマブルカウンタのキャリー出力またはこれを伸長した信号を前記入力信号の分周結果として出力することを特徴とするパルススワロー方式可変分周器。
9. 請求項１〜８のいずれか１項記載のパルススワロー方式可変分周器を備えることを特徴とする周波数シンセサイザ装置。
10. 請求項９に記載の周波数シンセサイザ装置を備えることを特徴とする無線機。

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