JPH10242843A - デュアル・モジュラス・プリスケーラ - Google Patents

デュアル・モジュラス・プリスケーラ

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JPH10242843A
JPH10242843A JP10050117A JP5011798A JPH10242843A JP H10242843 A JPH10242843 A JP H10242843A JP 10050117 A JP10050117 A JP 10050117A JP 5011798 A JP5011798 A JP 5011798A JP H10242843 A JPH10242843 A JP H10242843A
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flip
flop circuit
prescaler
circuit
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カール・エル・シューボフ
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マツオ・エム・マーティ
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

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  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】デュアル・モジュラス・プリスケーラ１００
は、高速動作のために性能を向上させた。タイミング信
号は、プリスケーラの最終段に送り込まれる２と２分の
１クロック・サイクル前にフリップ・フロップ回路１０
６から発生される。 【解決手段】 タイミング信号は、マルチプレクサ１１
２をゲートするためにセレクタ信号を生じるのに使用さ
れる。タイミング信号が早期に生成されるので、マルチ
プレクサ選択プロセスが、クリティカル・パスから排除
される。マルチプレクサ全体に渡る残りの遅延は極めて
少なくなり、プリスケーラのクリティカル・パスを最低
限に抑える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に分割回路または
計数回路に関し、さらに詳しくは、位相ロック・ループ
（ＰＬＬ）周波数シンセサイザなどの用途に使用できる
低電力で高速のプリスケーラに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】高速
分周器(hight speed divider) ，周波数シンセサイザな
どで使用されるプリスケーラ回路は、技術上良く知られ
る。デュアル・モジュラス（dual modulus）・プリスケ
ーラは、分周率(division ratio)または除数（modulus
）を、外部制御信号によって１つの値から別の値に切
り換えられるカウンタである。通常知られるプリスケー
ラの実現は、クロック信号から分数出力信号を取得する
のに使用される直列形フリップ・フロップ回路によって
構成されるカウンタ回路を使用する。このため、プリス
ケーラは、外部制御信号が第１の状態を有する時には第
１の除数によって、或いは外部制御信号が第２の状態を
有する時には第２の除数によって分周することができ
る。
【０００３】現在および将来の電気通信装置は、極めて
高速のプリスケーラ回路を必要とする。例えば、８００
から９００ＭＨｚバンドで動作するセルラ無線電話の市
場には、１８００から２０００ＭＨｚで動作する個人向
けデジタル無線通信システム（ＰＣＳ）および衛星無線
電話が参入しつつある。上記無線電話で使用するプリス
ケーラは、最悪条件下でも上記のような高い周波数で動
作しなければならない。
【０００４】また、現代の電気通信装置は、これらの装
置のプリスケーラの性能に関する動作条件をさらに追加
する。ポータブル無線電話は、携帯性とバッテリ再充電
間の長期使用とを向上させるために、電力消費量を極め
て低く抑える必要がある。このため、ポータブル装置で
使用されるプリスケーラは、電力消費量が極めて低くな
ければらならない。また、電力消費を一層低減するため
に、ポータブル装置内の電子回路の電源電圧レベルが低
下されつつある。将来の動作電圧の通常値は２．０ボル
トであり、最悪値は１．７ボルトである。適切なプリス
ケーラは、電力をほとんど消費しない一方で、極めて高
い周波数と極めて低い電圧で動作するものでなければな
らない。
【０００５】従って、低い電力レベルと低い動作電圧で
高速動作を提供するプリスケーラ回路が、技術上必要と
される。
【０００６】
【実施例】ここで図１を参照して、プリスケーラ１００
は、複数の直列形フリップ・フロップ回路１０２を含
み、この回路は、第１フリップ・フロップ回路１０４，
第２フリップ・フロップ回路１０６，第３フリップ・フ
ロップ回路１０８および第４フリップ・フロップ回路１
１０を含む。プリスケーラ１００はさらに、マルチプレ
クサ１１２および論理回路１１４などのスイッチ回路を
含む。プリスケーラ１００は、クロック信号と出力１２
４とを受け取るように形成されるクロック入力１２２を
有する。プリスケーラ１００は、エミッタ結合論理技術
などの高速低電力技術を使用して、モノリシック集積回
路内に作製されるのが望ましい。高速動作の場合、図に
示される相互接続の多くは実際には差分信号接続を表す
ことを理解されたい。
【０００７】複数のフリップ・フロップ回路１０２の各
フリップ・フロップ回路は、構造および動作が実質的に
同一であることが望ましい。各フリップ・フロップ回路
は、マスタ・スレーブ構成で結合されるマスタ・ラッチ
１１６およびスレーブ・ラッチ１１８を含む。スレーブ
・ラッチ１１８は、マスタ・ラッチ１１６からの出力信
号によって駆動される。マスタ・ラッチ１１６は、前に
存在するフリップ・フロップ回路によって駆動される。
複数のフリップ・フロップ回路１０２は、マルチプレク
サ１１２からのフィードバック信号によって駆動される
入力１２６を有する。各フリップ・フロップ回路は、ク
ロック信号を受信するクロック入力１２０を有する。複
数のフリップ・フロップ回路１０２は直列に結合され
て、クロック信号に応答して、複数のフリップ・フロッ
プ回路全域のデータにタイミング信号を送り込む（cloc
k ）。本発明に従って、各フリップ・フロップ回路は、
フリップ・フロップ回路の内部信号を発生する出力１２
８を有する。
【０００８】マルチプレクサ１１２は、第１入力１３０
と第２入力１３２，出力１３４とセレクタ入力１３６を
有する。図に示す実施例では、第１入力１３０は、最後
のフリップ・フロップ回路、すなわち、第４フリップ・
フロップ回路１１０の出力１３８と結合され、第２入力
１３２は、終わりから２番目のフリップ・フロップ回
路、すなわち第３フリップ・フロップ回路１０８の出力
１４０と結合される。出力１３４は、複数のフリップ・
フロップ回路１０２の入力１２６と結合される。セレク
タ入力１３６は、論理回路１１４の出力１４２と結合さ
れる。
【０００９】マルチプレクサ１１２は、セレクタ入力１
３６に入力されるセレクタ信号に応答して、第１入力１
３０または第２入力１３２のいずれかを、出力と結合さ
せる働きをする。そのため、マルチプレクサは、セレク
タ信号に応答して動作し、複数のフリップ・フロップ回
路１０２の中の最後のフリップ・フロップ回路である第
４フリップ・フロップ回路１１０の出力、および終わり
から２番目のフリップ・フロップ回路である第３フリッ
プ・フロップ回路１０８の出力のうち１つを、マルチプ
レクサ１１２の出力１３４と選択的に結合させる。マル
チプレクサ１１２は、セレクタ信号に応答して、最後の
フリップ・フロップ回路の出力１３８から出力信号を受
信し、フィードバック信号を入力１２６に送る。マルチ
プレクサ１１２の構造については、図４と併せて以下に
検討する。
【００１０】論理回路１１４は、第１入力１４４および
第２入力１４６を有する。第１入力１４４は、除数制御
信号を受信するように形成される。第２入力１４６は、
第２フリップ・フロップ回路１０６の出力１２８と結合
されて、タイミング信号を検出して受信する。図に示す
実施例では、タイミング信号は、第２フリップ・フロッ
プ回路１０６の出力１２８で発生する第２フリップ・フ
ロップ回路１０６の内部信号である。さらに詳しくは、
図に示す実施例では、タイミング信号は、第２フリップ
・フロップ回路１０６のマスタ・ラッチ１１６によって
生成される。このタイミング信号は、回路内の適切な位
置にある論理回路１１４によって検出できる。このた
め、論理回路１１４は、スイッチ回路またはマルチプレ
クサ１１２と結合されて、第２フリップ・フロップ回路
１０６などのフリップ・フロップ回路からのタイミング
信号に応答して、セレクタ信号を発生する。
【００１１】論理回路１１４は、図に示す実施例ではＮ
ＡＮＤゲートである。しかしながら、信号レベル，信号
タイミングおよび他の考慮条件の必要に応じて、他の論
理回路構成も使用することができる。
【００１２】図に示す実施例は、７分周，８分周プリス
ケーラである。分周率または除数は、除数制御入力１４
４で受信される除数制御信号によって制御される。プリ
スケーラは、クロック入力１２２で受信されるクロック
信号の予め決められたクロック周波数を、除数制御信号
の状態に応答して、７または８などの予め決められた除
数で分周して、分周された周波数でフィードバック信号
を発生する。プリスケーラの除数は、フリップ・フロッ
プ回路の数、ならびに論理回路１１４の第２入力１４６
が複数の論理回路１０２に結合されるポイントおよび回
路内の他の接続を変更することによって、任意の適切な
数値に変更できる。
【００１３】本発明に従って、論理回路１１４は、第４
フリップ・フロップ回路１１０などの最後のフリップ・
フロップ回路が、マルチプレクサ１１２に出力信号を与
える前に、セレクタ信号をマルチプレクサ１１２に送り
込む。通常の実施例では、除数制御入力１４４における
除数制御信号は、いったん除数が選択されると、不変量
または直流レベルに維持される。この構成では、論理回
路１１４は、タイミング信号のバッファとして働く。そ
の結果、タイミング信号の遷移（図１では反転Ｑ２ｍと
標識）からセレクタ信号の遷移（図１でＳｅｌと標識）
までの遅延は、単一ゲート遅延のみである。これとは対
照的に、タイミング信号からマルチプレクサ１１２の第
１入力１３０までの遅延は、第２フリップ・フロップ回
路１０６のスレーブ・ラッチ１１８を介し、ならびに第
３フリップ・フロップ回路１０８と第４フリップ・フロ
ップ回路１１０とを介したクロック遅延である。本発明
に従って、スイッチ回路１１２が、第４フリップ・フロ
ップ回路１１０からの出力信号、或いは第３フリップ・
フロップ回路１０８からの出力信号のいずれかを受信す
る十分な数のクロック・サイクル前に、論理回路１１４
は、フリップ・フロップ回路からタイミング信号を受信
して、セレクタ信号を発生し、出力信号を受信するスイ
ッチ回路に応答して直ぐにフィードバック信号を発生す
るように、スイッチ回路またはマルチプレクサを形成す
るようにする。
【００１４】このため、論理回路１１４は、タイミング
信号に応答して、セレクタ信号を発生し、プリスケーラ
１００のクリティカル・パスからセレクタ信号を排除す
る。クリティカル・パスは、プリスケーラ１００の最高
動作周波数を含め、また温度および電源電圧の最悪条件
下にある場合も含めて、動作を制限するプリスケーラ１
００全体に渡る経路である。図に示す実施例では、クリ
ティカル・パスは、最後すなわち第４フリップ・フロッ
プ回路１１０の出力１３８から、マルチプレクサ１１２
を通って入力１２６に至る経路である。プリスケーラ１
００によって形成されるループ内の残りの遅延はタイミ
ング信号が送り込まれるので、クリティカル・パスの一
部にはならない。
【００１５】図２は、７分周モードで動作する図１のプ
リスケーラ１００のタイミング図を示す。信号識別子
は、図１の識別子に対応する。予め決められたクロック
周波数を有するクロック信号Ｃｌｋが、クロック入力１
２２に入力される。出力信号Ｑ４は、予め決められたク
ロック周波数の７分の１の周波数で、出力１２４で発生
する。
【００１６】図２は、図１のプリスケ−ラの動作特性の
いくつかを示す。クロック信号Ｃｌｋの第１の負の遷移
２０２は、第２フリップ・フロップ回路１０６のマスタ
・ラッチ１１６を通してデータにタイミング信号（図２
でＱ２ｍと標識される）を送り込んで、Ｑ２ｍ上に正の
遷移２０４を生じる。タイミング信号Ｑ２ｍ上のこの正
の遷移はついで、セレクタ信号Ｓｅｌ上に遷移２０６を
生じる。このため、２と２分の１クロック・サイクル後
に、クロック信号Ｃｌｋ上の負の遷移２０８が、最後の
フリップ・フロップ回路である第４フリップ・フロップ
回路１１０から、Ｑ４と標識される出力信号上の正の遷
移２１０としてデータに送り込まれるので、セレクタ信
号は、プリスケーラ１００のクリティカル・パスから外
される。セレクタ信号は既にマルチプレクサ１１２にお
いて設定されているので、出力信号Ｑ４から、フィード
バック信号Ａ上の正の遷移２１２までのクリティカル・
パスに沿った遅延は、マルチプレクサ１１２全体に渡る
遅延に過ぎない。
【００１７】同様に、クロック信号Ｃｌｋ上の負の遷移
２１４は、データが、第２フリップ・フロップ回路１０
６のマスタ・ラッチ１１６を通して送り込まれるので、
Ｑ２ｍ上に正の遷移２１６を生じる。ついで、負の遷移
２１８が、セレクタ信号Ｓｅｌ上に生じて、マルチプレ
クサ１１２を形成する。１と２分の１クロック・サイク
ル後、クロック信号Ｃｌｋ上の正の遷移２２０は、図２
でＱ３と標識される第３フリップ・フロップ回路１０８
の出力信号上の負の遷移２２２を削減する。この負の遷
移２２２は、フィードバック信号Ａ上の負の遷移２２４
として、入力１２６にフィードバックされる。一方、出
力信号Ｑ４の位相は、Ｑ４上の負の遷移２２６として完
了する。
【００１８】図３は、７分周モードで動作する図１のプ
リスケーラ１００の状態図を示す。それぞれの状態は、
４つのフリップ・フロップ回路の出力信号Ｑ１，Ｑ２，
Ｑ３，Ｑ４の論理状態およびフィードバック信号Ａを示
す。この状態図は、図の下に８つの「ドント・ケア」状
態を含む。タイミング信号Ｑ２Ｍは、第２フリップ・フ
ロップ回路のマスタ・ラッチ１１６から取得されるの
で、これらの状態はとり得ない。タイミング信号は、ク
ロック信号Ｃｌｋの位相に応じて、第１段または第２段
のいずれかの数値をとらなければならない。この状態図
は、７つの有効状態または中継状態３０４を含む。ま
た、この状態図は、１７の無効状態３０６を含む。これ
らの無効状態はすべて、７分周モードの有効状態に直接
もしくは間接に送られる。このことが重要なのは、パワ
ーアップ時またはリセット後のフリップ・フロップ回路
の状態が分からないからである。２から３クロック・サ
イクルの内に、プリスケーラ１００は無効状態を抜け
て、有効，中継状態に入る。
【００１９】図４は、図１のプリスケーラ１００と共に
使用するマルチプレクサ４００の回路図である。マルチ
プレクサ４００は、高速性能を得るためにエミッタ結合
論理（ＥＣＬ）を用いて形成され、電源電圧の低い用途
に適する。例えば、マルチプレクサ４００は、１．８ボ
ルトという低い電源電圧でも作動する。
【００２０】マルチプレクサ４００は、第１電流スイッ
チ４０２，第２電流スイッチ４０４，第３電流スイッチ
４０６，電流源４０８，第１負荷抵抗器４１０および第
２負荷抵抗器４１２を含む。第１電流スイッチ４０２
は、それぞれのエミッタが結合された第１トランジスタ
４１４および第２トランジスタ４１６を含む。第１トラ
ンジスタ４１４のベースは、セレクタ信号Ｓｅｌを受信
するように形成される。第２トランジスタ４１６のベー
スは、セレクタ信号、反転Ｓｅｌの論理補数を受信する
ように形成される。第２電流スイッチ４０４は、第１ト
ランジスタ４１８および第２トランジスタ４２０を含
む。第１トランジスタ４１８と第２トランジスタ４２０
のエミッタどうしが結合され、第１トランジスタ４１４
のコレクタと結合される。第１トランジスタ４１８のベ
ースは、第４フリップ・フロップ回路１１０（図１）の
出力信号Ｑ４などの第１入力信号を受信するように形成
され、第２トランジスタ４２０のベースは、第１入力信
号の補数を受信するように形成される。第３電流スイッ
チ４０６は、第１トランジスタ４２２および第２トラン
ジスタ４２４を含む。第１トランジスタ４２２と第２ト
ランジスタ４２４のエミッタどうしが結合され、第２ト
ランジスタ４１６のコレクタと結合される。第１トラン
ジスタ４２２のベースは、第３フリップ・フロップ回路
１０８（図１）の出力信号Ｑ３などの第２入力信号を受
信するように形成され、第２トランジスタ４２４のベー
スは、第２入力信号の補数を受信するように形成され
る。第１トランジスタ４１８と第１トランジスタ４２２
のコレクタどうしが結合され、第１負荷抵抗器４１０を
介して、正の電源電圧４２６と結合される。第２トラン
ジスタ４２０と第２トランジスタ４２４のコレクタどう
しが結合され、負荷抵抗器４１２を介して、正の電源電
圧４２６と結合される。図１のフィードバック信号Ａな
どのマルチプレクサ４００の出力信号は、出力４３４で
発生し、補数出力（complement output ）信号は出力４
３６で発生する。
【００２１】電流源４０８は、トランジスタ４２８およ
び抵抗器４３０を含む。トランジスタ４２８のベース
は、基準電位を受け取るように形成される。トランジス
タ４２８のコレクタは、第１トランジスタ４１４および
第２トランジスタ４１６のエミッタと結合される。抵抗
器４３０は、トランジスタ４２０のエミッタと、負の電
源電圧４３２との間に結合される。基準電圧に応答し
て、電流源は、トランジスタ４２８のコレクタにおい
て、温度と電源電圧の変動に対して補償され良く調整さ
れた基準電流を発生する。
【００２２】プリスケーラ１００（図１）と結合して動
作するとき、マルチプレクサ４００は、プリスケーラ１
００のクリティカル・パスの遅延を最低限にする。セレ
クタ信号Ｓｅｌとその補数である反転Ｓｅｌは、第１電
流スイッチ４０２に入力される。このため、マルチプレ
クサ４００は、Ｑ３またはＱ４を受け取った直後に、出
力信号として、フィードバック信号を発生するように形
成される。マルチプレクサ４００によってプリスケーラ
１００のクリティカル・パスに挿入される唯一の遅延
は、エミッタ結合電流スイッチと第２電流スイッチ４０
４と第３電流スイッチ４０６のスイッチング時間であ
る。
【００２３】上記の説明から分かるように、本発明は、
高速動作向けに性能が改良されたデュアル・モジュラス
・プリスケーラを提供する。タイミング信号は、プリス
ケーラの最終段に送り込まれる２と２分の１クロック・
サイクル前に、フリップ・フロップ回路から発生する。
このタイミング信号を使用して、マルチプレクサをゲー
トするセレクタ信号を生じる。タイミング信号が早期に
生成されるので、選択プロセスがクリティカル・パスか
ら排除される。マルチプレクサ全体に渡る残りの遅延は
極めて少なくなり、プリスケーラのクリティカル・パス
を最低限に抑える。
【００２４】本発明の特定の実施例を示して説明した
が、変形を加えることもできる。例えば、プリスケーラ
段は、マスタ・スレーブ・フリップ・フロップから形成
される形で示されるが、任意の適切な論理素子を使用で
きる。同様に、プリスケーラを形成する段の数を変更し
て、プリスケーラの除数を変更することができる。その
ため、添付請求の範囲では、本発明の真正の意図および
範囲に属する上記すべての変更および変形をカバーする
ことを意図する。
【００２５】新規性と思われる本発明の特徴は、添付請
求の範囲に具体的に記載される。本発明、ならびに将来
の目的および利点は、添付図面と併せて、以下の説明を
参照することにより、最も良く把握できよう。同じ参照
番号が付されるものは同一素子を特定する。
【図面の簡単な説明】
【図１】本発明によるプリスケーラのブロック図であ
る。
【図２】図１のプリスケーラのタイミング図である。
【図３】図１のプリスケーラの状態遷移図である。
【図４】図１のマルチプレクサの回路図である。
【符号の説明】
１００ プリスケーラ １０２ 複数の直列形フリップ・フロップ回路 １０４ 第１フリップ・フロップ回路 １０６ 第２フリップ・フロップ回路 １０８ 第３フリップ・フロップ回路 １１０ 第４フリップ・フロップ回路 １１２ マルチプレクサ １１４ 論理回路 １１６ マスタ・ラッチ １１８ スレーブ・ラッチ １２０，１２２ クロック入力 １２４，１２８，１３４ 出力 １２６ 入力 １３０ 第１入力 １３２ 第２入力 １３６ セレクタ入力 １３８，１４０，１４２ 出力 １４４ 第１入力 １４６ 第２入力 ２０２，２０８，２１４，２１８，２２２，２２４，２
２６ 負の遷移 ２０４，２０６，２１０，２１２，２１６，２２０ 正
の遷移 ３０４ 中継状態 ３０６ 無効状態 ４０２ 第１電流スイッチ ４０４ 第２電流スイッチ ４０６ 第３電流スイッチ ４０８ 電流源 ４１０ 第１負荷抵抗器 ４１２ 第２負荷抵抗器 ４１４，４１８，４２２ 第１トランジスタ ４１６，４２０，４２４ 第２トランジスタ ４２６ 正の電源電圧 ４２８ トランジスタ ４３０ 抵抗器 ４３２ 負の電源電圧 ４３４，４３６ 出力

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 予め決められた除数によってクロック信
    号を分周して、出力信号を発生するプリスケーラ（１０
    ０）であって：複数のフリップ・フロップ回路（１０
    ２）であって、各フリップ・フロップ回路は、前記クロ
    ック信号を受信するクロック入力（１２０）を有し、前
    記複数のフリップ・フロップ回路は、直列に結合され
    て、前記クロック信号に応答して前記複数のフリップ・
    フロップ回路全体に渡るデータにタイミング信号を送り
    込む回路；セレクタ信号に応答して、前記複数のフリッ
    プ・フロップ回路の最後のフリップ・フロップ回路（１
    １０）の出力（１３８）からの第１出力信号と、終わり
    から２番目のフリップ・フロップ回路（１０８）の出力
    （１４０）からの第２出力信号のうち１つを、マルチプ
    レクサの出力と選択的に結合させるマルチプレクサであ
    って、前記マルチプレクサの出力は、第１フリップ・フ
    ロップ回路（１０４）の入力（１２６）と結合されるマ
    ルチプレクサ；および、 前記複数の フリップ・フロップ回路の１つのフリップ
    ・フロップ回路（１０６）と結合されて、タイミング信
    号を受信し、前記タイミング信号に応答して、前記セレ
    クタ信号を発生して、前記プリスケーラのクリティカル
    ・パスから前記セレクタ信号を排除する論理回路；によ
    って構成されることを特徴とするプリスケーラ。
  2. 【請求項２】 前記１つのフリップ・フロップ回路は、
    マスタ・ラッチ（１１６）とスレーブ・ラッチ（１１
    ８）とによって構成され、前記スレーブ・ラッチは、前
    記マスタ・ラッチの出力信号によって駆動され、前記タ
    イミング信号は、前記マスタ・ラッチの前記出力信号に
    よって構成されることを特徴とする、請求項１記載のプ
    リスケーラ。
  3. 【請求項３】 前記１つのフリップ・フロップ回路は、
    前記第１フリップ・フロップ回路と、前記終わりから２
    番目のフリップ・フロップ回路との間に直列に結合され
    ることを特徴とする、請求項１記載のプリスケーラ。
  4. 【請求項４】 前記論理回路はさらに、除数制御信号を
    受信する除数制御入力（１４４）によって構成され、前
    記論理回路は、前記除数制御信号に応答して前記セレク
    タ信号を発生し、前記除数制御信号は、前記予め決めら
    れた除数を設定することを特徴とする、請求項１記載の
    プリスケーラ。
  5. 【請求項５】 前記論理回路は、前記マルチプレクサ
    が、前記第１出力信号と前記第２出力信号のうち１つを
    受信する十分な数のクロック・サイクルの前に、前記タ
    イミング信号を受信し、前記論理回路が前記セレクタ信
    号を発生して、前記第１出力信号と前記第２出力信号の
    うち１つを受信する前記スイッチ回路に応答して直ぐ
    に、前記フィードバック信号を発生するように、前記マ
    ルチプレクサを形成することを特徴とする、請求項１記
    載のプリスケーラ。
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