JP2001186012A

JP2001186012A - 分周回路

Info

Publication number: JP2001186012A
Application number: JP36977199A
Authority: JP
Inventors: Hideyuki Kokatsu; 秀行小勝
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-12-27
Filing date: 1999-12-27
Publication date: 2001-07-06

Abstract

(57)【要約】【課題】複数の分周比を設定するために、多くのゲート
回路を必要とするため、回路構成が大きくなり、消費電
流が多くなるという問題を有していた。【解決手段】ＤＦＦ２を構成するマスタ回路１２ａとス
レーブ回路１２ｂの相互間にオア回路ＯＲ２を設け、こ
のオア回路ＯＲ２にマスタ回路１４ａの出力信号をフィ
ードバック可能としている。したがって、スレーブ回路
１２ｂの前でも論理処理を行うことができるため、オア
回路ＯＲ２とマスタ回路１４ａを付加するだけの簡単な
構成により、４分周、５分周、６分周を切り換え可能な
分周回路を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＰＬＬ（Ph
ase Locked Loop）回路等の高周波回路に適用される分
周回路に関する。

【０００２】

【従来の技術】例えばデジタル移動体通信用の携帯端末
装置に適用される局部発振回路は、非常に速い同期特
性、及び優れたノイズ特性が要求される。これらの要求
を満足するため、局部発振回路を構成するＰＬＬ回路か
らなる周波数シンセサイザは、フラクションＮ（Fracti
on N）方式に代表されるように、位相比較周波数（入力
信号の周波数）を非常に大きくすることにより、同期特
性の高速化、すなわち高速ロックアップと良好なノイズ
特性を両立しようとする試みがなされている。

【０００３】しかし、位相比較周波数を高くすると、Ｐ
ＬＬ回路に設けられる分周器の分周比が小さくなる。一
方、分周器を構成するプリスケーラとプログラマブルカ
ウンタからなる通常のパルススワローカウンタは、２−
モジュラス(modulus)・プリスケーラに設定された２つ
の分周比により、分周可能な最小分周比が規定されてし
まう。したがって、位相比較周波数の上限がこの最小分
周比で決まってしまうため、この最小分周比で規定され
る以上に位相比較周波数を高くすることができないとい
う問題を有している。この結果、例えば携帯端末装置に
使用される発振器のように、周波数が大きく離れたチャ
ネルに移行する、所謂チャネルステップ周波数が高いシ
ステムでは、位相比較周波数を高くすることができず、
高速ロックアップが困難となる。

【０００４】この問題を解決するため、従来のパルスス
ワローカウンタに用いられている２−モジュラス・プリ
スケーラを変更し、より多くの分周比に対応できる分周
器（以下、マルチ−モジュラス分周器と称す）を作成
し、この分周器の分周比を時系列に切り換えることによ
り、最小分周比を小さくするシステムが多く提案されて
いる。

【０００５】図２４は、従来のマルチ−モジュラス分周
器の一例を示している。この分周器は、例えば１ＧＨｚ
の入力信号ＩＮ、／ＩＮを制御信号ＳＷ１、ＳＷ２に応
じて分周するものである。入力信号ＩＮ、／ＩＮはＤＦ
Ｆ（Ｄタイプフリップフロップ回路）２４ａ、２４ｂ、
２４ｃにより所定の周期に分周され、ＤＦＦ２４ｂの出
力端から出力される信号は直列接続されたＤＦＦ２４ｄ
〜２４ｈに供給される。これらＤＦＦ２４ｄ〜２４ｈ及
び前記ＤＦＦ２４ａ〜２４ｃの分周比はモジュラス制御
回路２４ｉにより制御される。すなわち、モジュラス制
御回路２４ｉには制御信号ＳＷ１、ＳＷ２が供給されて
おり、これら制御信号ＳＷ１、ＳＷ２の組み合わせによ
り、ＤＦＦ２４ａ〜２４ｃ、及びＤＦＦ２４ｄ〜２４ｈ
の動作が制御されるようになされている。ＤＦＦ２４ｈ
の出力端にはアンプ２４ｊが接続され、このアンプ２４
ｊから信号が出力される。この分周器は、制御信号ＳＷ
１、ＳＷ２の組み合わせにより、分周比を１／６４、１
／６５、１／７２に設定可能とされている。

【０００６】

【発明が解決しようとする課題】ところで、上記従来の
マルチ−モジュラス分周器は、上記３つの分周比を切り
換えることにより、ＰＬＬ回路の高位相比較周波数に対
応して所要の最低分周比を設定することが可能である。
しかし、この分周器は分周比を切り換える際のタイミン
グマージンを十分確保するため、同期カウンタを多用す
る必要がある。しかも、この分周器は、分周比を切り換
えるための論理が複雑であり、モジュラス制御回路２４
ｉを必要とし、このモジュラス制御回路２４ｉの出力信
号を各ＤＦＦ２４ｄ〜２４ｈに供給するために多くのゲ
ート回路を必要とする。したがって、回路構成が大きく
なり、消費電流が多くなるという問題を有している。

【０００７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、所要の分周
比を設定するための論理が容易で回路構成を簡略化で
き、回路の消費電流を削減することが可能な分周回路を
提供しようとするものである。

【０００８】

【課題を解決するための手段】本発明の分周回路は、上
記課題を解決するため、直列接続された複数のフリップ
フロップ回路からなり、各フリップフロップ回路はそれ
ぞれマスタ回路とスレーブ回路を有する同期カウンタ
と、前記複数のフリップフロップ回路のうちの所定のフ
リップフロップ回路におけるマスタ回路とスレーブ回路
の相互間で前段のフリップフロップ回路の出力信号と後
段のフリップフロップ回路の出力信号の論理処理を行う
第１の論理回路とを具備している。

【０００９】前記同期カウンタは、終端のフリップフロ
ップ回路の出力信号が供給され、出力端が前記第１の論
理回路に接続されたマスタ回路をさらに具備している。

【００１０】前記同期カウンタは、分周比を設定する第
１の制御信号と前記終端のフリップフロップ回路の出力
信号を論理処理し、先端のフリップフロップ回路に供給
する第２の論理回路をさらに具備している。

【００１１】前記同期カウンタは、分周比を設定する第
２の制御信号と前記終端のフリップフロップ回路の出力
信号を論理処理し、出力端が前記第１の論理回路に接続
された前記マスタ回路に供給する第３の論理回路をさら
に具備している。

【００１２】前記終端のフリップフロップ回路の出力信
号を順次分周する非同期カウンタをさらに具備してい
る。

【００１３】前記非同期カウンタの出力信号と所定の制
御信号との論理処理を行う分周比の選択回路さらに具備
している。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１５】（第１の実施例）図１は、本発明の第１の
実施例を示すものであり、同期カウンタからなる分周回
路１０を示している。この実施例は、Ｄタイプフリップ
フロップ回路を構成するマスタ回路とスレーブ回路の相
互間に後段のＤタイプフリップフロップ回路の出力信号
をフィードバックすることにより、所要の分周比を設定
可能としている。

【００１６】図１において、クロック信号ＣＬＫはプリ
アンプＰＲＡを介してＤタイプフリップフロップ回路Ｄ
ＦＦ１、ＤＦＦ２、ＤＦＦ３を構成するマスタ回路（Ｍ
Ｓ）１１ａ、１２ａ、１３ａのクロック信号入力端Ｃ
Ｋ、スレーブ回路（ＳＬ）１１ｂ、１２ｂ、１３ｂのク
ロック信号入力端／ＣＫ（／は反転信号を意味する）、
及びマスタ回路１４ａのクロック信号入力端ＣＫに供給
される。したがって、各マスタ回路とスレーブ回路はク
ロック信号に応じて交互に動作する。また、これらマス
タ回路及びスレーブ回路は、後述するように相補信号を
入力して相補信号を出力するため、入力端Ｄは２入力、
出力端／Ｑは２出力を有する構成とされている。しか
し、図１は説明の便宜上、スレーブ回路１３ｂの出力端
を除き、１入力、１出力として示している。さらに、ク
ロック信号も相補信号とされているが説明の便宜上、一
方のみを記載している。

【００１７】前記マスタ回路１１ａの入力端Ｄにはオア
回路ＯＲ１の出力端が接続されている。このオア回路Ｏ
Ｒ１の第１の入力端には前記スレーブ回路１３ｂの出力
端／Ｑから出力される相補信号のうち、ネガティブ信号
（ローアクティブ信号）が供給される。また、このオア
回路ＯＲ１の第２の入力端には第１の制御信号ＳＷ１が
供給される。前記マスタ回路１１ａの出力端／Ｑは、ス
レーブ回路１１ｂの入力端Ｄに接続され、スレーブ回路
１１ｂの出力端／Ｑは、マスタ回路１２ａの入力端Ｄに
接続されている。

【００１８】Ｄタイプフリップフロップ回路ＤＦＦ２を
構成するマスタ回路１２ａとスレーブ回路１２ｂの相互
間にはオア回路ＯＲ２が設けられ、このオア回路ＯＲ２
を介して後段のマスタ回路１４ａの出力信号がフィード
バックされる。すなわち、オア回路ＯＲ２の第１の入力
端には、前記マスタ回路１４ａの出力信号（ポジティブ
信号（ハイアクティブ信号））が供給され、第２の入力
端にはマスタ回路１２ａの出力信号（ポジティブ信号）
が供給される。このオア回路ＯＲ２の出力信号は、前記
スレーブ回路１２ｂの入力端１２ｂに供給される。この
スレーブ回路１２ｂの出力端／Ｑはマスタ回路１３ａの
入力端Ｄに接続され、このマスタ回路１３ａの出力端／
Ｑはスレーブ回路１３ｂの入力端Ｄに接続される。この
スレーブ回路１３ｂの出力信号（ポジティブ信号）は出
力信号ＯＵＴとして出力され、前記ネガティブ信号は、
オア回路ＯＲ３の第１の入力端に供給される。このオア
回路ＯＲ３の第２の入力端には第２の制御信号ＳＷ２が
供給されている。このオア回路ＯＲ３の出力信号はマス
タ回路１４ａの入力端Ｄに供給されている。

【００１９】図２は、図１に示す分周回路１０の動作を
制御する前記第１、第２の制御信号ＳＷ１、ＳＷ２と分
周比の関係を示している。この分周回路１０は、第１の
制御信号ＳＷ１がハイレベル、第２の制御信号ＳＷ２が
ローレベルの場合、分周比が１／４に設定され、第１の
制御信号ＳＷ１がローレベル、第２の制御信号ＳＷ２が
ハイレベルの場合、分周比が１／６に設定され、さら
に、第１、第２の制御信号ＳＷ１、ＳＷ２が共にローレ
ベルの場合、分周比が１／５に設定される。尚、第１、
第２の制御信号ＳＷ１、ＳＷ２が共にハイレベルの設定
は使用されない。

【００２０】図３は、前記プリアンプＰＲＡの具体的な
回路を示している。このプリアンプＰＲＡは、例えば主
として差動増幅器ＤＦＡにより構成されている。すなわ
ち、クロック信号ＣＬＫは、差動増幅器ＤＦＡを構成す
るＮＰＮトランジスタ３１ａのベースに供給されてい
る。この差動増幅器ＤＦＡを構成するＮＰＮトランジス
タ３１ｂのベースには抵抗とキャパシタからなる基準電
圧発生回路３１ｃが接続されている。この基準電圧発生
回路３１ｃには、ダイオード接続されたＮＰＮトランジ
スタ３１ｊより電流が供給されている。

【００２１】前記トランジスタ３１ａ，３１ｂのコレク
タには出力回路を構成するＮＰＮトランジスタ３１ｄ、
３１ｅのベースがそれぞれ接続されている。これらトラ
ンジスタ３１ｄ、３１ｅのエミッタより相補的なクロッ
ク信号ＣＬＫ−Ｐ（ポジティブ信号）、ＣＬＫ−Ｎ（ネ
ガティブ信号）が出力される。バイアス電圧Ｂｉａｓに
より制御されたＮＰＮトランジスタ３１ｆ、３１ｇ、３
１ｈ、３１ｉは、前記トランジスタ３１ｊ、差動増幅器
ＤＦＡ、トランジスタ３１ｄ、３１ｅにそれぞれ定電流
を供給する電流源を構成している。

【００２２】図４は、例えばオア回路ＯＲ１とマスタ回
路１１ａの具体的な回路を示している。オア回路ＯＲ２
とスレーブ回路１２ｂ、及びオア回路ＯＲ３とマスタ回
路１４ａもこの回路構成と同様である。

【００２３】図４において、例えば差動型のオア回路Ｏ
Ｒ１はＮＰＮトランジスタ４１ａ、４１ｂ及び４１ｅに
より構成されている。トランジスタ４１ａ、４１ｂのベ
ースは、スレーブ回路１３ｂの出力信号及び第１の制御
信号ＳＷ１を受ける第１、第２の入力端を構成してお
り、コレクタはマスタ回路１１ａを構成するラッチ回路
ＬＡＴの第１のノードｎ１に接続されている。

【００２４】このラッチ回路ＬＡＴはＮＰＮトランジス
タ４１ｃ、４１ｄにより構成されており、前記第１のノ
ードｎ１にはトランジスタ４１ｃのコレクタ、及びトラ
ンジスタ４１ｄのベースが接続されている。また、ラッ
チ回路ＬＡＴの第２のノードｎ２には、トランジスタ４
１ｃのベース、及びトランジスタ４１ｄのコレクタが接
続されている。

【００２５】前記ＮＰＮトランジスタ４１ｅは、ベース
に定電流が供給されており、コレクタは、前記第２のノ
ードｎ２に接続されている。第１のノードｎ１から出力
信号Ｙ−Ｐ（ポジティブ信号）が出力され、第２のノー
ドｎ２から出力信号Ｙ−Ｎ（ネガティブ信号）が出力さ
れる。

【００２６】ＮＰＮトランジスタ４１ｆは前記プリアン
プＰＲＡから供給される前記クロック信号ＣＬＫ−Ｐを
受け、前記トランジスタ４１ａ、４１ｂ、４１ｅを介し
てラッチ回路ＬＡＴの第１、第２のノードｎ１、ｎ２の
電位を制御する。ＮＰＮトランジスタ４１ｇは前記クロ
ック信号ＣＬＫ−Ｎを受け、ラッチ回路ＬＡＴを構成す
るトランジスタ４１ｃ、４１ｄのエミッタ電流を制御す
る。バイアス電圧Ｂｉａｓにより制御されたＮＰＮトラ
ンジスタ４１ｈ、４１ｉは、前記トランジスタ４１ｅ、
ラッチ回路ＬＡＴに定電流を供給する。

【００２７】図５は、例えばスレーブ回路１１ｂの具体
的な回路を示している。マスタ回路１２ａ、１３ａ、及
びスレーブ回路１３ｂもこの回路構成と同様である。

【００２８】図５において、トランジスタ５１ａ、５１
ｂは入力回路ＩＮを構成している。これらトランジスタ
５１ａ、５１ｂのベースは第１、第２の入力端を構成し
ており、第１の入力端に第１の入力信号ＩＮ−Ｐ（ポジ
ティブ信号）が供給され、第２の入力端に第２の入力信
号ＩＮ−Ｎ（ネガティブ信号）が供給される。トランジ
スタ５１ａのコレクタはラッチ回路ＬＡＴの第１のノー
ドｎ１に接続され、トランジスタ５１ｂのコレクタはラ
ッチ回路ＬＡＴの第２のノードｎ２に接続されている。
このラッチ回路ＬＡＴはＮＰＮトランジスタ５１ｃ、５
１ｄにより構成されており、前記第１のノードｎ１には
トランジスタ５１ｃのコレクタ、及びトランジスタ５１
ｄのベースが接続され、第２のノードｎ２には、トラン
ジスタ５１ｃのベース、及びトランジスタ５１ｄのコレ
クタが接続されている。第１のノードｎ１から出力信号
Ｙ−Ｐ（ポジティブ信号）が出力され、第２のノードｎ
２から出力信号Ｙ−Ｎ（ネガティブ信号）が出力され
る。

【００２９】ＮＰＮトランジスタ５１ｅは前記プリアン
プＰＲＡから供給される前記クロック信号ＣＬＫ−Ｐを
受け、前記トランジスタ５１ａ、５１ｂのエミッタ電流
を制御する。ＮＰＮトランジスタ５１ｆは前記クロック
信号ＣＬＫ−Ｎを受け、ラッチ回路ＬＡＴを構成するト
ランジスタ５１ｃ、５１ｄのエミッタ電流を制御する。
バイアス電圧Ｂｉａｓにより制御されたＮＰＮトランジ
スタ５１ｇは、前記入力回路ＩＮ、及びラッチ回路ＬＡ
Ｔに定電流を供給する。

【００３０】上記構成において、分周回路１０の動作に
ついて説明する。

【００３１】図６は、分周比が１／５に設定された場合
の各部の出力信号を示しており、図１と同一部分には同
一符号を付している。図２に示すように、分周比が１／
５の場合、第１、第２の制御信号ＳＷ１、ＳＷ２は共に
ローレベルとされている。このため、オア回路ＯＲ１、
ＯＲ３は、共に第１の入力端の信号に応じた信号を出力
する。したがって、マスタ回路１１ａ、スレーブ回路１
１ｂ、マスタ回路１２ａ、スレーブ回路１２ｂ、マスタ
回路１３ａ、スレーブ回路１３ｂ、及びマスタ回路１４
ａはクロック信号ＣＬＫの立ち上がり、又は立ち下がり
に応じて、入力信号を反転した信号を順次出力する。

【００３２】通常、３個のＤＦＦを直列接続した場合、
クロック信号を６分周する回路となる。しかし、本実施
例の場合、マスタ回路１２ａとスレーブ回路１２ｂの相
互間にオア回路ＯＲ２が設けられ、クロック信号を４分
周した後のタイミングでマスタ回路１２ａの出力信号が
ハイレベルとなる。このため、オア回路ＯＲ２はマスタ
回路１４ａからの出力信号に係わらずハイレベルを出力
する。したがって、この信号がスレーブ回路１２ｂ、マ
スタ回路１３ａ、スレーブ回路１３ｂと順次伝送され、
スレーブ回路１３ｂの出力信号ＯＵＴのレベルは、ハイ
レベルとなる。すなわち、スレーブ回路１３ｂの出力信
号ＯＵＴは半クロック信号分遅れてハイレベルとなるた
め、スレーブ回路１３ｂの出力端からクロック信号ＣＬ
Ｋを５分周した出力信号ＯＵＴが出力される。

【００３３】また、分周比が１／４に設定された場合、
第１の制御信号ＳＷ１がハイレベルであるため、オア回
路ＯＲ１の出力信号は常時ハイレベルである。このた
め、マスタ回路１２ａの出力信号は常時ローレベルであ
り、オア回路ＯＲ２はマスタ回路１４ａの出力信号に応
じた信号を出力する。また、第２の制御信号ＳＷ２はロ
ーレベルであるため、オア回路ＯＲ３はスレーブ回路１
３ｂのネガティブ出力信号に応じた信号を出力する。つ
まり、分周比が１／４に設定された場合、オア回路ＯＲ
２からマスタ回路１４ａの範囲の回路により実質的な動
作が行われ、２個のＤＦＦからなる通常の４分周動作が
行われる。

【００３４】さらに、分周比が１／６に設定された場
合、第１の制御信号ＳＷ１がローレベルであるため、オ
ア回路ＯＲ１はスレーブ回路１３ｂのネガティブ出力信
号に応じた信号を出力する。一方、第２の制御信号ＳＷ
２はハイレベルであるため、オア回路ＯＲ３の出力信号
は常時ハイレベルである。このため、マスタ回路１４ａ
の出力信号は常時ローレベルである。したがって、オア
回路ＯＲ２はマスタ回路１２ａの出力信号に応じた信号
を出力する。つまり、分周比が１／６に設定された場
合、オア回路ＯＲ１からスレーブ回路１３ｂの範囲の回
路により実質的な動作が行われ、３個のＤＦＦからなる
通常の６分周動作が行われる。

【００３５】図７乃至図９は図１に示す回路のシミュレ
ーション結果を示している。図７は分周比を１／４に設
定した場合を示し、図８は分周比を１／５に設定した場
合を示し、図９は分周比を１／６に設定した場合を示し
ている。

【００３６】上記第１の実施例によれば、第１、第２の
制御信号ＳＷ１、ＳＷ２に応じてマスタ回路とスレーブ
回路の接続数を制御するとともに、Ｄタイプフリップフ
ロップ回路ＤＦＦ２を構成するマスタ回路１２ａとスレ
ーブ回路１２ｂの相互間にオア回路ＯＲ２を設け、この
オア回路ＯＲ２にマスタ回路１４ａの出力信号をフィー
ドバック可能としている。したがって、スレーブ回路１
２ｂの前でも論理処理を行うことができるため、オア回
路ＯＲ２とマスタ回路１４ａを付加するだけの簡単な構
成により、４分周、５分周、６分周を切り換え可能な分
周回路を実現できる。

【００３７】しかも、従来のように、分周比を変えるた
めに、モジュラス制御回路を必要としないため、回路規
模を縮小することができる。したがって、集積回路にお
いて、分周回路の占有面積を削減することができ、チッ
プ面積の増大を防止できる利点を有している。

【００３８】（第２の実施例）図１０は、本発明の第２
の実施例を示すものであり、図１に示す分周回路１０を
用いたプリスケーラ７０を示している。図１０におい
て、図１と同一部分には同一符号を付している。

【００３９】このプリスケーラ７０は同期カウンタから
なる分周回路１０の出力信号を直列接続されたＴタイプ
フリップフロップ回路（ＴＦＦ）７２、７３、７４から
なる非同期カウンタ７１に供給し、これらＴＦＦ７２、
７３、７４の出力信号を選択回路７５により選択してオ
ア回路ＯＲ１又はＯＲ３に供給することにより、所要の
分周比を設定可能としている。

【００４０】すなわち、スレーブ回路１３ｂの出力信号
（ポジティブ信号、及びネガティブ信号）はＴＦＦ７２
に供給される。この信号は、ＴＦＦ７２、７３、７４に
順次伝送される。各ＴＦＦ７２、７３、７４は、後述す
るように、ポジティブ信号とネガティブ信号を受け、ポ
ジティブ信号とネガティブ信号からなる出力信号を出力
する。図１０では説明の便宜上、ポジティブ信号とネガ
ティブ信号を区別して示していない。

【００４１】また、ＴＦＦ７２、７３、７４の各出力信
号のうち、ネガティブ信号は選択回路７５に供給され
る。この選択回路７５は例えば３つのノア回路ＮＯＲ
１、ＮＯＲ２、ＮＯＲ３により構成されている。前記Ｔ
ＦＦ７２、７３、７４から出力されるネガティブの出力
信号は、ノア回路ＮＯＲ１の第１乃至第３の入力端に供
給される。このノア回路ＮＯＲ１の第４の入力端（反転
入力端）には第２の制御信号ＳＷ２が供給される。前記
ＴＦＦ７３、７４から出力されるネガティブの出力信号
は、ノア回路ＮＯＲ２の第１、第２の入力端に供給され
る。このノア回路ＮＯＲ２の第３の入力端（反転入力
端）には第３の制御信号ＳＷ３が供給される。これらノ
ア回路ＮＯＲ１、ＮＯＲ２の出力信号はノア回路ＮＯＲ
３の第１、第２の入力端に供給される。このノア回路Ｎ
ＯＲ３の第３の入力端（反転入力端）には第１の制御信
号ＳＷ１が供給される。このノア回路ＮＯＲ３の出力信
号は前記オア回路ＯＲ１の第２の入力端に供給される。
また、ノア回路ＮＯＲ２の出力信号は前記オア回路ＯＲ
３の第２の入力端に供給される。

【００４２】上記プリスケーラ７０は、第１乃至第３の
制御信号ＳＷ１、ＳＷ２、ＳＷ３に応じて各種分周比が
設定可能とされている。

【００４３】図１１は、第１乃至第３の制御信号ＳＷ
１、ＳＷ２、ＳＷ３と分周比の関係を示している。第２
の実施例の場合、第１乃至第３の制御信号ＳＷ１、ＳＷ
２、ＳＷ３に応じて１／３２、１／３３、１／３６の分
周比を設定可能とされている。

【００４４】図１２は、上記ＴＦＦ７２の一例を示して
いる。他のＴＦＦ７３、７４も同様の構成である。図１
２において、ＴＦＦ７２は、ラッチ回路ＬＡＴ１、ＬＡ
Ｔ２及びこれらラッチ回路ＬＡＴ１、ＬＡＴ２を入力信
号ＩＮ−Ｐ、ＩＮ−Ｎに応じて交互に反転させるナンド
回路ＮＡＮＤ１、ＮＡＮＤ２を有している。

【００４５】前記ラッチ回路ＬＡＴ１はＮＰＮトランジ
スタ７２ａ、７２ｂにより構成され、ラッチ回路ＬＡＴ
２はＮＰＮトランジスタ７２ｃ、７２ｄにより構成され
ている。ナンド回路ＮＡＮＤ１はＮＰＮトランジスタ７
２ｅ、７２ｆにより構成され、これらトランジスタ７２
ｅ、７２ｆのベースはラッチ回路ＬＡＴ２の出力信号に
より制御される。ナンド回路ＮＡＮＤ２はＮＰＮトラン
ジスタ７２ｇ、７２ｈにより構成され、これらトランジ
スタ７２ｇ、７２ｈのベースはラッチ回路ＬＡＴ１の出
力信号により制御される。

【００４６】ナンド回路ＮＡＮＤ１、及びラッチ回路Ｌ
ＡＴ２は、入力信号ＩＮ−Ｐを受けるトランジスタ７２
ｉ、７２ｊにより制御される。また、ラッチ回路ＬＡＴ
１、及びナンド回路ＮＡＮＤ２は、入力信号ＩＮ−Ｎを
受けるトランジスタ７２ｋ、７２ｌにより制御される。

【００４７】ＮＰＮトランジスタ７２ｍ、７２ｎは出力
用のトランジスタであり、これらトランジスタ７２ｍ、
７２ｎのベースは、ラッチ回路ＬＡＴ２の第２、第１の
ノードｎ２、ｎ１に接続され、エミッタより出力信号Ｑ
−Ｐ、Ｑ−Ｎがそれぞれ出力される。

【００４８】また、ベースにバイアス電圧Ｂｉａｓが供
給されるＮＰＮトランジスタ７２ｏ、７２ｐ、７２ｑ、
７２ｒは、定電流源である。トランジスタ７２ｏは前記
ナンド回路ＮＡＮＤ１、及びラッチ回路ＬＡＴ１に定電
流を供給し、トランジスタ７２ｐは前記ナンド回路ＮＡ
ＮＤ２、及びラッチ回路ＬＡＴ２に定電流を供給し、ト
ランジスタ７２ｑ、７２ｒは、前記トランジスタ７２
ｍ、７２ｎに定電流を供給する。

【００４９】上記ＴＦＦ７２は、１つのクロック信号が
供給される毎にラッチ回路ＬＡＴ１、ＬＡＴ２の状態が
反転し出力信号が反転するため、２分周回路として動作
する。

【００５０】図１３は、前記ノア回路ＮＯＲ１の構成を
示している。ＮＰＮトランジスタ８１ａ、８１ｂ、８１
ｃのベースには前記ＴＦＦ７２、７３、７４の出力信号
が供給される。Ｐチャネル型ＭＯＳトランジスタ８１ｄ
のゲートには前記第２の制御信号ＳＷ２が供給される。
このＭＯＳトランジスタ８１ｄの出力信号はレベルシフ
ト回路８２を構成するＮＰＮトランジスタ８１ｅ、８１
ｆを介してＮＰＮトランジスタ８１ｇのベースに供給さ
れる。前記トランジスタ８１ａ、８１ｂ、８１ｃ、８１
ｇのコレクタは出力端Ｙ１に接続されている。トランジ
スタ８１ａ、８１ｂ、８１ｃ、８１ｇとＮＰＮトランジ
スタ８１ｈは差動対を構成し、トランジスタ８１ｉはト
ランジスタ８１ｈのベース電流を設定している。

【００５１】また、ベースにバイアス電圧Ｂｉａｓが供
給されるトランジスタ８１ｊ、８１ｋ、８１ｌは定電流
源であり、トランジスタ８１ｊはトランジスタ８１ａ、
８１ｂ、８１ｃ、８１ｇに定電流を供給し、トランジス
タ８１ｋはレベルシフト回路８２に定電流を供給し、ト
ランジスタ８１ｌはトランジスタ８１ｉに定電流を供給
する。

【００５２】図１４は、前記ノア回路ＮＯＲ２の構成を
示している。この回路は、図１３に示すノア回路ＮＯＲ
１の回路から、トランジスタ８１ａを除いたものであ
り、図１３と同一部分には同一符号を付し説明は省略す
る。

【００５３】図１５は、前記ノア回路ＮＯＲ３の構成を
示している。この回路は、図１４に示すノア回路ＮＯＲ
２の回路から、レベルシフト回路８２、トランジスタ８
１ｉを除いたものであり、図１４と同一部分には同一符
号を付し説明は省略する。

【００５４】上記構成において、図１０に示すプリスケ
ーラ７０の動作について、図１６、図１７、図１８を参
照して説明する。図１６、図１７、図１８は、図１０に
示す各部のシミュレーション結果を示している。

【００５５】先ず、図１６に示すシミュレーション結果
を参照して分周比が１／３２（３２分周）に設定された
場合について説明する。この場合、図１１に示すよう
に、第１の制御信号ＳＷ１がハイレベル、第２、第３の
制御信号ＳＷ２、ＳＷ３がローレベルとされる。このた
め、ノア回路ＮＯＲ３の出力信号Ｙ３はハイレベルに固
定される。したがって、分周回路１０は、オア回路ＯＲ
２→スレーブ回路１２ｂ→マスタ回路１３ａ→スレーブ
回路１３ｂ→オア回路ＯＲ３→マスタ回路１４ａのルー
プが動作し、４分周回路として動作する。このため、ス
レーブ回路１３ｂからは図１６に示すように、クロック
信号ＣＬＫを４分周した信号が出力される。このスレー
ブ回路１３ｂの出力信号はＴＦＦ７２、７３、７４に順
次供給される。これらＴＦＦ７２、７３、７４は、前述
したように、１つのクロック信号に応じて出力信号の状
態がトグル動作する２分周回路である。したがって、こ
れらＴＦＦ７２、７３、７４により入力信号が順次２分
周される。したがって、ＴＦＦ７４の出力信号ＯＵＴ
は、クロック信号ＣＬＫを３２（＝４×２×２×２）分
周した信号となる。

【００５６】次に、図１７に示すシミュレーション結果
を参照して、分周比が１／３３（３３分周）に設定され
た場合について説明する。この場合、図１１に示すよう
に、第３の制御信号ＳＷ３がローレベルであるため、オ
ア回路ＯＲ３はスレーブ回路１３ｂの出力信号に応じた
信号を出力する。したがって、分周回路１０において、
オア回路ＯＲ２→スレーブ回路１２ｂ→マスタ回路１３
ａ→スレーブ回路１３ｂ→オア回路ＯＲ３→マスタ回路
１４ａのループは常に動作する。また、第１の制御信号
ＳＷ１がハイレベル、第２の制御信号ＳＷ２がハイレベ
ルである。このため、図１７に示すように、ＴＦＦ７
２、７３、７４の３つの出力信号が共にローレベルであ
る場合のみ、ノア回路ＮＯＲ１の出力信号Ｙ１がハイレ
ベルとなり、ノア回路ＮＯＲ３の出力信号Ｙ３がローレ
ベルとなる。ノア回路ＮＯＲ３の出力信号Ｙ３がローレ
ベルとなるのは、３２分周動作の最後の１回だけであ
る。この場合、オア回路ＯＲ１からマスタ回路１４ａの
分周回路１０は５分周動作となり、その他は４分周動作
を行う。したがって、ＴＦＦ７４の出力信号ＯＵＴは、
クロック信号ＣＬＫを３３（＝４×２×２×２＋１）分
周した信号となる。

【００５７】次に、図１８に示すシミュレーション結果
を参照して、分周比が１／３６（３６分周）に設定され
た場合について説明する。３６分周動作は、分周回路１
０のオア回路ＯＲ２→スレーブ回路１２ｂ→マスタ回路
１３ａ→スレーブ回路１３ｂ→オア回路ＯＲ３→マスタ
回路１４ａからなるループによる４分周動作と、オア回
路ＯＲ１→マスタ回路１１ａ→スレーブ回路１１ｂ→マ
スタ回路１２ａ→オア回路ＯＲ２→スレーブ回路１２ｂ
→マスタ回路１３ａ→スレーブ回路１３ｂ→オア回路Ｏ
Ｒ３→マスタ回路１４ａからなるループによる６分周動
作とを組み合わせて実行される。

【００５８】すなわち、図１１に示すように、第１、第
３の制御信号ＳＷ１、ＳＷ３がハイレベルであり、第２
の制御信号ＳＷ２がローレベルである。４分周と６分周
の切り換えはＴＦＦ７３、７４の出力信号が用いられ
る。すなわち、ＴＦＦ７３、７４の出力信号が共にハイ
レベルの場合、６分周動作が設定され、それ以外の場
合、４分周動作が設定される。ＴＦＦ７３、７４の出力
信号が共にハイレベルとなるのは、３２（＝４×２×２
×２）分周動作の最後の２回である。したがって、この
ような動作を行うことにより、ＴＦＦ７４の出力信号Ｏ
ＵＴは、クロック信号ＣＬＫを３６（＝４×２×２×２
＋（６−４）×２）分周した信号となる。

【００５９】上記第２の実施例によれば、分周回路１０
の出力信号をさらに分周するＴＦＦ７２、７３、７４及
び第１乃至第３の制御信号ＳＷ１、ＳＷ２、ＳＷ３に応
じて分周回路１０の分周動作を選択する選択回路７５を
設けている。したがって、僅かな回路構成の増加によ
り、１／３２，１／３３，１／３６の３モジュラス分周
回路を構成することができる。

【００６０】また、第２の実施例の場合、簡単な論理構
成の分周動作を組み合わせることにより、複雑な分周比
を実現することができる。

【００６１】特に、第２の実施例の場合、分周比が１／
３３、１／３６において、４分周の期間が５分周、又は
６分周の期間より長い論理設定とされている。このた
め、第１乃至第３の制御信号ＳＷ１、ＳＷ２、ＳＷ３に
より分周比が切り換えられ、選択回路７５の出力信号Ｙ
３が立ち上がってから、立ち下がるタイミングを長く設
定することができ、タイミングマージンを十分に確保す
ることが可能である。したがって、選択回路７５を構成
するノア回路ＮＯＲ１に比べてノア回路ＮＯＲ２、ＮＯ
Ｒ３の出力信号の論理レベルの確定が遅い場合において
も、誤動作が生じることがなく、確実な分周動作を行う
ことができる。

【００６２】以下、上記タイミングマージンについて、
他の回路例と比較して説明する。

【００６３】図１９は、本発明の前提となる分周回路の
一例を示している。この分周回路９０は、入力クロック
信号を例えば３２分周、３３分周、３６分周の３通りに
切り換えることが可能とされている。この分周回路９０
は同期カウンタ９１と非同期カウンタ９２とにより構成
されている。

【００６４】同期カウンタ９１は、第１乃至第３のＤタ
イプフリップフロップ回路ＤＦＦ１１、ＤＦＦ１２、Ｄ
ＦＦ１３を有し、各ＤタイプフリップフロップＤＦＦ１
１、ＤＦＦ１２、ＤＦＦ１３はマスタ回路１１ａ，１２
ａ，１３ａとスレーブ回路１１ｂ、１２ｂ、１３ｂを有
している。さらに、第１のＤタイプフリップフロップＤ
ＦＦ１１の入力端に接続された第１のオア回路ＯＲ１１
と、第１のＤタイプフリップフロップＤＦＦ１１と第２
のＤタイプフリップフロップＤＦＦ１２の相互間に接続
された第２のオア回路ＯＲ１２とを有している。第１の
オア回路ＯＲ１１は、第３のＤタイプフリップフロップ
ＤＦＦ１３の出力信号と後述する選択回路９６の出力信
号が供給され、前記第２のオア回路ＯＲ１２には第１の
ＤタイプフリップフロップＤＦＦ１１を構成するスレー
ブ回路の反転出力信号と第３のＤタイプフリップフロッ
プＤＦＦ１３を構成するスレーブ回路の反転出力信号と
が供給されている。

【００６５】前記第３のＤタイプフリップフロップＤＦ
Ｆ１３を構成するスレーブ回路の出力信号（ポジティブ
信号及びネガティブ信号）は、非同期回路９２に供給さ
れる。この非同期カウンタ９２は直列接続されたＴＦＦ
９３、９４、９５により構成されており、ＴＦＦ９５か
ら出力信号ＯＵＴが出力される。これらＴＦＦ９３、９
４、９５は前記ＴＦＦ７２、７３、７４と同様の構成で
ある。

【００６６】各ＴＦＦ９３、９４、９５の出力信号のう
ち、ポジティブ信号は選択回路９６を構成するノア回路
ＮＯＲ１１、ＮＯＲ１２、ＮＯＲ１３にそれぞれ供給さ
れる。第３の制御信号ＳＷ３はノア回路ＮＯＲ１１、Ｎ
ＯＲ１２に供給され、第２の制御信号ＳＷ２は、ノア回
路ＮＯＲ１１、ＮＯＲ１２の出力信号とともにノア回路
ＮＯＲ１３に供給され、第１の制御信号ＳＷ１は、ノア
回路ＮＯＲ１３の出力信号の反転信号とともにノア回路
ＮＯＲ１４に供給される。

【００６７】図２０は、図１９に示す分周回路の第１乃
至第３の制御信号ＳＷ１、ＳＷ２、ＳＷ３と分周比の関
係を示している。同図に示すように第１乃至第３の制御
信号ＳＷ１、ＳＷ２、ＳＷ３を設定することにより、分
周比を１／３２、１／３３、１／３６、１／４０に設定
できる。

【００６８】図２１は、分周比が１／３２に設定された
場合のシミュレーション結果を示し、図２２は、分周比
が１／３３に設定された場合のシミュレーション結果を
示し、図２３は、分周比が１／３６に設定された場合の
シミュレーション結果を示している。

【００６９】ここで、図２３を参照して、分周比が１／
３６に設定された場合の動作について説明する。この場
合、第１の制御信号ＳＷ１はローレベル、第２、第３の
制御信号ＳＷ２、ＳＷ３はハイレベルに設定される。こ
のとき、同期カウンタ９０は、４分周動作を４回実行
し、５分周動作を４回実行する。すなわち、先ず、選択
回路９６の出力信号Ｙ３がハイレベルとされるため、同
期カウンタ９１はオア回路ＯＲ１２→ＤＦＦ１２→ＤＦ
Ｆ１３のループにより４分周動作が実行される。この動
作に伴い第３のＤタイプフリップフロップＤＦＦ１３か
ら出力される信号はＴＦＦ９３、ＴＦＦ９４、ＴＦＦ９
５により順次２分周される。

【００７０】４分周動作から５分周動作に切り換えるタ
イミングは、図２３に示すように、ＴＦＦ９３、ＴＦＦ
９４の出力信号がローレベル、ＴＦＦ９４の出力信号が
ハイレベルの場合であり、このとき、選択回路９６の出
力信号Ｙ３がハイレベルからローレベルとなる。する
と、同期カウンタ９１はオア回路ＯＲ１１→ＤＦＦ１１
→オア回路ＯＲ１２→ＤＦＦ１２→ＤＦＦ１３のループ
により６分周動作が実行される。この結果、ＴＦＦ９４
の出力端から３６分周された出力信号ＯＵＴが出力され
る。

【００７１】上記の例の場合、４分周動作が４回であ
り、この期間がタイミングマージンとなる。このため、
選択回路９６を構成するノア回路ＮＯＲ１１、ＮＯＲ１
２、ＮＯＲ１３の出力信号の論理レベルが確定するのが
遅れた場合、このタイミングマージンを確保することが
できなくなる。したがって、同期カウンタ９１の誤動作
を防止するため、選択回路９６の設計に注意を要する。

【００７２】これに対して、上述した第２の実施例の場
合、分周比１／３６の論理は前述したように４分周動作
を６回実行した後、６分周動作を２回実行するように構
成されているため、４分周動作が終了するまでの期間、
すなわちタイミングマージンを図１９に示す回路に比べ
て長くすることができる。したがって、選択回路７５の
設計を容易化することができる。

【００７３】しかも、第２の実施例の場合、選択回路７
５を構成するノア回路ＮＯＲ３の出力信号は、１段のノ
ア回路ＮＯＲ１、ＮＯＲ２の出力信号に応じて確定す
る。これに対して、図１９に示す回路の場合、ノア回路
ＮＯＲ１４の出力信号は、第１段目のノア回路ＮＯＲ１
１、ＮＯＲ１２、第２段目のノア回路ＮＯＲ１３の出力
信号が確定した時点でなければ確定しない。したがっ
て、第２の実施例の場合、図１９に示す回路に比べて高
速動作が可能となる。

【００７４】この発明は上記実施例に限定されるもので
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。

【００７５】

【発明の効果】以上、詳述したようにこの発明によれ
ば、所要の分周比を設定するための論理が容易で回路構
成を簡略化でき、回路の消費電流を削減することが可能
であると共に、十分なタイミングマージンを設定でき誤
動作を防止することが可能な分周回路を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図。

【図２】図１に示す分周回路の動作を制御する制御信号
と分周比の関係を示す図。

【図３】図１に示すプリアンプの一例を示す回路図。

【図４】図１に示すオア回路とマスタ回路の一例を示す
回路図。

【図５】図１に示すスレーブ回路の一例を示す回路図。

【図６】図１の動作を示す波形図。

【図７】図１に示す回路の分周比が１／４の場合のシミ
ュレーション結果を示す図。

【図８】図１に示す回路の分周比が１／５の場合のシミ
ュレーション結果を示す図。

【図９】図１に示す回路の分周比が１／６の場合のシミ
ュレーション結果を示す図。

【図１０】本発明の第２の実施例を示す構成図。

【図１１】図１０に示す分周回路の動作を制御する制御
信号と分周比の関係を示す図。

【図１２】図１０に示すＴＦＦの一例を示す回路図。

【図１３】図１０に示すノア回路の一例を示す回路図。

【図１４】図１０に示すノア回路の他の例を示す回路
図。

【図１５】図１０に示すノア回路の他の例を示す回路
図。

【図１６】図１０に示す回路の分周比が１／３２の場合
のシミュレーション結果を示す図。

【図１７】図１０に示す回路の分周比が１／３３の場合
のシミュレーション結果を示す図。

【図１８】図１０に示す回路の分周比が１／３６の場合
のシミュレーション結果を示す図。

【図１９】本発明の前提となる分周回路の一例を示す構
成図。

【図２０】図１９に示す分周回路の動作を制御する制御
信号と分周比の関係を示す図。

【図２１】図１９に示す回路の分周比が１／３２の場合
のシミュレーション結果を示す図。

【図２２】図１９に示す回路の分周比が１／３３の場合
のシミュレーション結果を示す図。

【図２３】図１９に示す回路の分周比が１／３６の場合
のシミュレーション結果を示す図。

【図２４】従来のマルチ−モジュラス分周器の一例を示
す構成図。

【符号の説明】

１０…分周回路、ＤＦＦ１、ＤＦＦ２、ＤＦＦ３…Ｄタイプフリップフロ
ップ回路、１１ａ、１２ａ、１３ａ、１４ａ…マスタ回路、１１ｂ、１２ｂ、１３ｂ…スレーブ回路、７２、７３、７４…ＴＦＦ（Ｔタイプフリップフロップ
回路）、７５…選択回路、ＯＲ１、ＯＲ２、ＯＲ３…オア回路。

Claims

【特許請求の範囲】

【請求項１】直列接続された複数のフリップフロップ
回路からなり、各フリップフロップ回路はそれぞれマス
タ回路とスレーブ回路を有する同期カウンタと、前記複数のフリップフロップ回路のうちの所定のフリッ
プフロップ回路におけるマスタ回路とスレーブ回路の相
互間で前段のフリップフロップ回路の出力信号と後段の
フリップフロップ回路の出力信号の論理処理を行う第１
の論理回路とを具備することを特徴とする分周回路。
【請求項２】前記同期カウンタは、終端のフリップフ
ロップ回路の出力信号が供給され、出力端が前記第１の
論理回路に接続されたマスタ回路をさらに具備すること
を特徴とする請求項１記載の分周回路。
【請求項３】前記同期カウンタは、分周比を設定する
第１の制御信号と前記終端のフリップフロップ回路の出
力信号を論理処理し、先端のフリップフロップ回路に供
給する第２の論理回路をさらに具備することを特徴とす
る請求項２記載の分周回路。
【請求項４】前記同期カウンタは、分周比を設定する
第２の制御信号と前記終端のフリップフロップ回路の出
力信号を論理処理し、出力端が前記第１の論理回路に接
続された前記マスタ回路に供給する第３の論理回路をさ
らに具備することを特徴とする請求項２記載の分周回
路。
【請求項５】前記終端のフリップフロップ回路の出力
信号を順次分周する非同期カウンタをさらに具備するこ
とを特徴とする請求項２乃至４のいずれかに記載の分周
回路。
【請求項６】前記非同期カウンタの出力信号と所定の
制御信号との論理処理を行う分周比の選択回路さらに具
備することを特徴とする請求項４記載の分周回路。