JP4150092B2 - 分周回路およびデジタルｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、分周回路およびデジタルＰＬＬ(Phase Locked Loop) 回路に関する。
【０００２】
【従来の技術】
図１１は、一般的なプログラマブルなデジタルＰＬＬ回路６のブロック図である。
図１１に示すように、デジタルＰＬＬ回路６は、例えば、位相比較器２、デジタルカウンタ８、周波数逓倍器４および分周器５により構成されている。
位相比較器２は、周波数ｆref の基準クロック信号と分周器５からの発信出力ｆ５との位相を比較し、比較結果に応じたアップ／ダウン信号をデジタルカウンタ８に出力する。例えば、基準クロック信号に対して発信出力ｆ５の周波数が低い場合にはアップ信号をデジタルカウンタ８に出力し、その逆の場合にはダウン信号をデジタルカウンタ８に出力する。
デジタルカウンタ８は、位相比較器２からのアップ／ダウン信号に基づき、カウント値を最下位ビットから最上位ビットに向かってアップおよびダウンし、ｎビットのカウント値Ｓ３を周波数逓倍器４に出力する。
【０００３】
周波数逓倍器４は、電圧制御発振器（ＶＣＯ）と同様な機能を有し、入力されたカウント値Ｓ３により発振周波数を決定し、最終的に周波数ｆ0 の目標クロックＳ４を出力する。
分周器５は、周波数逓倍器４からの出力信号Ｓ４を分周した発振出力ｆ５を位相比較器２に出力する。
図１１に示すデジタルＰＬＬ回路６においては、図１２に示すように、ロック状態に達するまで、デジタルカウンタ８をｎビットカウンタとした場合には、最大２n ／ｆref の動作時間を要する。
【０００４】
デジタルＰＬＬ回路６では、デジタルカウンタ８は、３２分周および３３分周を選択して行う３２／３３分周器を組み込んでおり、この３２／３３分周器を用いてカウントダウンおよびカウントアップを行う。
【０００５】
図１３は、図１１に示すデジタルカウンタ８に組み込まれた従来の分周器１の回路図である。
図２および図３において、（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）は、それぞれ図１３に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャートである。
ここで、図２は図１３に示す４／５選択信号Ｓ２４がハイレベルの場合（回路モジュール３において４分周が選択された場合）のタイミングチャートであり、図３は図１３に示す４／５選択信号Ｓ２４がローレベルの場合（回路モジュール３において５分周が選択された場合）のタイミングチャートである。
【０００６】
分周器１は、４／５選択信号Ｓ２４に応じて、３２分周および３３分周のうち何れか一方の分周比で入力信号Ｓ０を分周する。
図１３に示すように、分周器１は、回路モジュール３および５から構成される。
回路モジュール３は、Ｄ型フリップフロップ（Ｄ−ＦＦ）７，９，１１、ＡＮＤ回路１３およびＯＲ回路１４から構成される。
Ｄ−ＦＦ７，９，１１は、入力信号Ｓ０を基準クロックとして駆動される。
回路モジュール３は、回路モジュール５から入力した図２（Ｊ）および図３（Ｊ）に示す分周比決定信号Ｓ２１に基づいて、入力信号Ｓ０を４分周あるいは５分周で分周し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子から回路モジュール５に出力する。具体的には、分周比決定信号Ｓ２１がハイレベルのときに入力信号Ｓ０を５分周した図３（Ｂ）に示す信号Ｓ７を生成し、分周比決定信号Ｓ２１がローレベルのときに入力信号Ｓ０を４分周した図２（Ｂ）に示す信号Ｓ７を生成する。
【０００７】
また、回路モジュール５は、Ｄ−ＦＦ１５，１７，１９、４入力のＮＯＲ回路２１およびバッファ２３から構成される。
回路モジュール５では、Ｄ−ＦＦ１５のＣＬＫ端子が、回路モジュール３のＤ−ＦＦ７のＱ￣端子と接続され、Ｄ−ＦＦ１５のＱ端子とＤ−ＦＦ１７のＣＬＫ端子とが接続され、Ｄ−ＦＦ１７のＱ端子とＤ−ＦＦ１９のＣＬＫ端子とが接続されている。また、Ｄ−ＦＦ１５，１７，１９において、Ｄ端子とＱ￣端子とが接続されている。
ここで、Ｄ−ＦＦ１５，１７，１９が直列に接続されており、１つのＤ−ＦＦで２分周が実現されるので、信号Ｓ７を８（＝２3 ）分周した図２（Ｎ）および図３（Ｎ）に示す信号Ｓ１９がＤ−ＦＦ１９のＱ端子から出力される。
この信号Ｓ１９は、バッファ２３を介して、出力信号Ｓ１として出力される。
また、Ｄ−ＦＦ１５のＱ端子からは信号Ｓ７を２（＝２1 ）分周した図２（Ｌ）および図３（Ｌ）に示す信号Ｓ１５が出力され、Ｄ−ＦＦ１７のＱ端子からは信号Ｓ７を４（＝２2 ）分周した図２（Ｍ）および図３（Ｍ）に示す信号Ｓ１７が出力される。
【０００８】
ＮＯＲ回路２１は、Ｄ−ＦＦ１５，１７，１９のＱ端子からの信号Ｓ１５，Ｓ１７，Ｓ１９と、４／５選択信号Ｓ２４との４つの信号を入力し、それらのＮＯＲ演算結果を分周比決定信号Ｓ２１として回路モジュール３のＡＮＤ回路１３に出力する。 ここで、分周比決定信号Ｓ２１は、図２（Ｊ）および図３（Ｊ）に示すように、信号Ｓ１５，Ｓ１７，Ｓ１９および４／５選択信号Ｓ２４の全てがローレベルのときにハイレベルとなり、それ以外のときにローレベルとなる。
【０００９】
分周器１では、３２分周を行う場合には、４／５選択信号Ｓ２４をハイレベルに保持し、入力信号Ｓ０を４分周した信号Ｓ７を、回路モジュール５において８分周することで、入力信号Ｓ０を３２分周した出力信号Ｓ１を生成する。
一方、分周器１では、３３分周を行う場合には、回路モジュール３を、信号Ｓ７の８周期のうち７周期だけ４分周器として機能させ、８周期のうち１周期だけ５分周器として機能させる。これにより、（４×７／８＋５×１／８）×８であるため、分周器１において、入力信号Ｓ０を３３分周した出力信号Ｓ１が生成される。
【００１０】
【発明が解決しようとする課題】
ところで、携帯電話などの通信分野で用いられるＰＬＬ回路は、ローカル周波数が１ＧＨｚ以上の高周波帯域を持つことから、分周器は、主に、ＭＯＳロジックではなく、バイポーラで構成される。
また、このような通信分野で用いられるＰＬＬ回路の電源電圧は３Ｖが主流であり、１つのＤ−ＦＦの基本型は、図１４に示す回路構成になっている。
すなわち、Ｄ−ＦＦは、差動増幅回路２００，２０１ ，ＥＣＬ回路２０２，２０３およびラッチ回路２０４，２０５によって構成される。
差動増幅回路２００は、ｎｐｎ型のトランジスタＱ1 ，Ｑ2 のエミッタを結合し、その結合点に定電流源Ｉ0 が設けられている。差動増幅回路２０１は、ｎｐｎ型のトランジスタＱ3 ，Ｑ4 のエミッタを結合し、その結合点に定電流源Ｉ1 が設けられている。
ＥＣＬ回路２０２は、相互にエミッタを結合したｎｐｎ型のトランジスタＱ5 ，Ｑ6 によって構成される。ＥＣＬ回路２０３は、相互にエミッタを結合したｎｐｎ型のトランジスタＱ9 ，Ｑ10によって構成される。
ラッチ回路２０４は、相互にコレクタとベースおよびエミッタ相互間を結合したｎｐｎ型のトランジスタＱ7 、Ｑ8 によって構成される。ラッチ回路２０５は、相互にコレクタとベースおよびエミッタ相互間を結合したｎｐｎ型のトランジスタＱ11、Ｑ12によって構成される。
この回路構成では、Ｄ−ＦＦの出力振幅は、約０．３Ｖ以下しか得られず、スルーレートを良くするには、負荷抵抗を小さくする必要がある。
しかしながら、近年の携帯電話では、通話可能時間の長時間化が要望されており、前述したように負荷抵抗を小さくすると、消費電流が増大し、消費電力が増大してしまう。
また、スルーレートが悪いと、バイポーラＥＣＬロジックの出力のジッターが増大し、ＰＬＬ回路のＶＣＯ出力信号のノイズが悪化し、最終的には、デジタル通信信号のビットエラーレートが悪くなる。
【００１１】
例えば、図１４のＤ−ＦＦでは、Ｄ端子からの入力信号によって生成されるＥ入力信号およびＦ入力信号の波形が図１５（Ａ）で示される場合には、出力信号Ｇ，Ｈには、図１５（Ｂ）に示すジッタ量ΔＸが生じる。
ところで、図１３に示す分周器１では、回路モジュール５において、Ｄ−ＦＦ１５，１７，１９が非同期方式で直列に接続されている。
従って、Ｄ−ＦＦ１５において生じたジッタがＤ−ＦＦ１７，１９に伝達され、最終段のＤ−ＦＦ１９から出力される出力信号Ｇ，Ｈには、図１５（Ｃ）に示すように、ジッタ量ΔＸの３倍のジッタ量ΔＹが生じてしまう。
そのため、図１３に示す分周器１では、最終的に得られる出力信号Ｓ１のジッタ量が大きくなり、分周器１をＰＬＬ回路に用いると、ＰＬＬ回路のＶＣＯ出力信号のフェイズノイズが悪化し、最終的には、デジタル通信信号のビットエラーレートが悪くなる。
【００１２】
本発明は上述した従来技術の問題点に鑑みてなされ、出力信号に生じるジッタ量を抑えることができる分周回路を提供することを目的とする。
また、本発明は、フェイズノイズを低減できるＰＬＬ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明分周回路は、直列に接続された複数の第１の記憶回路を、入力信号を基準クロック信号として駆動し、分周比決定信号によって選択された分周比で入力信号を分周して第１の分周信号を生成する第１の分周回路と、直列に接続された複数の第２の記憶回路の基準クロック端子に基準クロック信号として前記第１の分周信号を入力して当該複数の第２の記憶回路を駆動し、当該直列に接続された前記複数の第２の記憶回路の段数に応じた分周比で、前記第１の分周信号を分周して出力信号を生成する第２の分周回路と、前記第２の分周回路の第２の記憶手段の出力と分周比選択信号とに基づいて、前記分周比決定信号を生成する分周比決定手段とを有し、前記第１の分周回路は、１段目の前記第１の記憶回路の反転出力を２段目の前記第１の記憶回路に入力し、前記２段目の第１の記憶回路の出力を後段の前記第２の記憶回路に順次に出力し、前記分周比決定信号に基づいて、第１の分周比で分周を行うときに最終段の前記第１の記憶回路の出力と当該最終段以外の前記第１の記憶回路の出力との論理和に相当する信号を１段目の前記第１の記憶回路の入力にフィードバックし、第２の分周比で分周を行うときに、最終段以外の前記第１の記憶回路の出力を前記１段目の前記第１の記憶回路の入力にフィードバックするように駆動され、前記１段目の第１の記憶回路の反転出力を前記第１の分周信号とし、前記第２の分周回路は、前記第１の分周信号に基づいて駆動される前記複数の第２の記憶回路を、１段目の前記第２の記憶回路の反転出力を２段目の前記第２の記憶回路が入力し、３段目以降は、前段の前記第２の記憶回路の非反転出力を後段の前記第２の記憶回路が入力し、最終段の前記第２の記憶回路の非反転出力を１段目の前記第２の記憶回路が入力するように接続しており、最終段の前記第２の記憶回路の出力を前記第２の分周信号とし、前記分周比決定手段は、前記第２の分周回路の全ての前記第２の記憶回路の非反転出力および分周比選択信号の全てが、第１の論理レベルになったときに、第１の分周比で分周を行うこと示す分周比決定信号を生成する。
【００１４】
本発明のデジタルＰＬＬ回路は、周波数逓倍手段からの出力信号を分周した発振出力を生成する分周器と、基準信号と前記分周器からの発振出力との位相を比較する位相比較手段と、前記位相比較手段の比較結果に基づいて、分周回路を用いてカウントを行うデジタルカウンタと、前記デジタルカウンタのカウント結果に基づいて、発振周波数を決定して出力信号を生成し、最終的に、目標周波数の出力信号を生成する周波数逓倍手段とを有するデジタルＰＬＬ回路であって、前記デジタルカウンタの分周回路は、直列に接続された複数の第１の記憶回路を、入力信号を基準クロック信号として駆動し、分周比決定信号によって選択された分周比で入力信号を分周して第１の分周信号を生成する第１の分周回路と、直列に接続された複数の第２の記憶回路の基準クロック端子に基準クロック信号として前記第１の分周信号を入力して当該複数の第２の記憶回路を駆動し、当該直列に接続された前記複数の第２の記憶回路の段数に応じた分周比で、前記第１の分周信号を分周して出力信号を生成する第２の分周回路と、前記第２の分周回路の第２の記憶手段の出力と分周比選択信号とに基づいて、前記分周比決定信号を生成する分周比決定手段とを有し、前記第１の分周回路は、１段目の前記第１の記憶回路の反転出力を２段目の前記第１の記憶回路に入力し、前記２段目の第１の記憶回路の出力を後段の前記第２の記憶回路に順次に出力し、前記分周比決定信号に基づいて、第１の分周比で分周を行うときに最終段の前記第１の記憶回路の出力と当該最終段以外の前記第１の記憶回路の出力との論理和に相当する信号を１段目の前記第１の記憶回路の入力にフィードバックし、第２の分周比で分周を行うときに、最終段以外の前記第１の記憶回路の出力を前記１段目の前記第１の記憶回路の入力にフィードバックするように駆動され、前記１段目の第１の記憶回路の反転出力を前記第１の分周信号とし、前記第２の分周回路は、前記第１の分周信号に基づいて駆動される前記複数の第２の記憶回路を、１段目の前記第２の記憶回路の反転出力を２段目の前記第２の記憶回路が入力し、３段目以降は、前段の前記第２の記憶回路の非反転出力を後段の前記第２の記憶回路が入力し、最終段の前記第２の記憶回路の非反転出力を１段目の前記第２の記憶回路が入力するように接続しており、最終段の前記第２の記憶回路の出力を前記第２の分周信号とし、前記分周比決定手段は、前記第２の分周回路の全ての前記第２の記憶回路の非反転出力および前記分周比選択信号の全てが、第１の論理レベルになったときに、第１の分周比で分周を行うこと示す分周比決定信号を生成する。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係わるデジタルＰＬＬ回路および分周器について説明する。
第１実施形態
図１は、本実施形態のデジタルＰＬＬ回路の分周器４１の回路図である。
分周器４１は、図１１に示すデジタルＰＬＬ回路のデジタルカウンタ８に組み込まれる。
図２および図３において、（Ｆ），（Ｇ），（Ｈ），（Ｉ）は、それぞれ図１に示す信号Ｓ４９、信号Ｓ５１、信号Ｓ５３、信号Ｓ４７のタイミングチャートである。
ここで、図２は図１に示す４／５選択信号Ｓ２４がハイレベルの場合（回路モジュール３において４分周が選択された場合）のタイミングチャートであり、図３は図１に示す４／５選択信号Ｓ２４がローレベルの場合（回路モジュール３において５分周が選択された場合）のタイミングチャートである。
【００１８】
図１に示すように、分周器４１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール４５によって構成される。
ここで、回路モジュール３は、前述した図１３に示す従来の分周器１の回路モジュール３と同じである。
従って、図１に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャートは、前述した分周器１と同様に、図２および図３の（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）のようになる。
【００１９】
以下、図１に示す回路モジュール４５について詳細に説明する。
回路モジュール４５は、Ｄ−ＦＦ４７，４９，５１，５３、分周比決定手段としての５入力のＮＯＲ回路５５およびバッファ５７から構成される。
Ｄ−ＦＦ４７のＱ￣端子はＤ−ＦＦ４９のＤ端子に接続され、Ｄ−ＦＦ４９のＱ端子はＤ−ＦＦ５１のＤ端子に接続され、Ｄ−ＦＦ５１のＱ端子はＤ−ＦＦ５３のＤ端子に接続され、Ｄ−ＦＦ５３のＱ端子はＤ−ＦＦ４７のＤ端子に接続されている。
すなわち、Ｄ−ＦＦ４７の出力が、Ｄ−ＦＦ４９，５１，５３に順に伝達され、Ｄ−ＦＦ５３の出力がＤ−ＦＦ４７の入力にフィードバックされる構成になっている。
【００２０】
また、Ｄ−ＦＦ４７，４９，５１，５３のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。
ここで、図２（Ｆ）〜（Ｉ）に示すように、例えば、Ｄ−ＦＦ５３のＱ端子のレベル変化の影響は、信号Ｓ７の１周期×４（Ｄ−ＦＦ４７，４９，５１，５３の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ５３のＱ端子にフィードバックされる。従って、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号になる。
【００２１】
ＮＯＲ回路５５には、Ｄ−ＦＦ４７，４９，５１，５３のＱ端子からの信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ２１として回路モジュール３に出力される。
ここで、分周比決定信号Ｓ２１の波形は、図２８（Ｊ）および図３（Ｊ）で示され、前述した分周器１のＮＯＲ回路２１から出力される分周比決定信号Ｓ２１と同じである。
【００２２】
４／５選択信号Ｓ２４は、図４に示すように、スワローカウンタ５９から出力される。
スワローカウンタ５９は、図５（Ａ）に示す４／５選択信号Ｓ２４を回路モジュール４５に出力し、それに応じて、回路モジュール４５から、図５（Ｂ）に示すように、４／５選択信号Ｓ２４がローレベルの間に入力信号Ｓ０を３３分周し、４／５選択信号Ｓ２４がハイレベルの間に入力信号Ｓ０を３２分周した出力信号Ｓ５７を入力する。
図５（Ｂ）に示すように、出力信号Ｓ５７は、入力信号Ｓ０を３３分周した信号を３周期分含み、入力信号Ｓ０を３２分周した信号を３８周期分含む。
スワローカウンタ５９は、出力信号Ｓ５７に含まれるパルスをカウントすることで、カウント値１３１５（３３×３＋３２×３８）をカウントする。
【００２３】
次に、図１に示す分周器４１の動作について説明する。
先ず、分周器４１が３２分周器として機能する場合の動作を図２を参照しながら説明する。
この場合には、図２に示すように、４／５選択信号Ｓ２４はハイレベルを保持していおり、図２（Ｊ）に示すように、分周比決定信号Ｓ２１はローレベルを保持する。従って、信号Ｓ１３もローレベルを保持し、Ｄ−ＦＦ９のＱ端子から出力された図２（Ｃ）に示す信号９は、そのまま図２（Ｅ）に示す信号Ｓ１４としてＤ−ＦＦ７のＤ端子に出力される。
そのため、例えば、Ｄ−ＦＦ７のＤ端子のレベル変化の影響は、入力信号Ｓ０の１周期×２（Ｄ−ＦＦ７，９の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ７のＤ端子にフィードバックされる。従って、図２（Ｂ），（Ｃ），（Ｅ）に示すように、信号Ｓ７，Ｓ９，Ｓ１４は、図２（Ａ）に示す入力信号Ｓ０を４分周した信号になる。
【００２４】
そして、信号Ｓ７は、Ｄ−ＦＦ４７のＣＬＫ端子に入力される。ここで、前述したように、図２（Ｉ），（Ｆ），（Ｇ），（Ｈ）に示すように、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号、すなわち、入力信号Ｓ０を３２（＝４×８）分周した信号になる。
そして、信号Ｓ５３が、バッファ５７を介して、出力信号Ｓ５７として出力される。
ここで、出力信号Ｓ５７も、入力信号Ｓ０を３２分周した信号になっている。
【００２５】
次に、分周器４１が３３分周器として機能する場合の動作を図３を参照しながら説明する。
この場合には、図３に示すように、４／５選択信号Ｓ２４はローレベルを保持しており、図３（Ｊ）に示すように、分周比決定信号Ｓ２１は、信号Ｓ４７，Ｓ４９，Ｓ５１およびＳ５３に応じてローレベルあるいはハイレベルとなる。従って、ＡＮＤ回路１３は、分周比決定信号Ｓ２１がハイレベルのときに、信号Ｓ１１を信号Ｓ１３としてＯＲ回路１４に出力される。
そして、ＯＲ回路１４において、信号Ｓ１３と信号Ｓ９とのＯＲ演算が行われ、その演算結果が信号Ｓ１４としてＤ−ＦＦ７のＤ端子に出力される。
ここで、信号Ｓ１１は、信号Ｓ９をＤ−ＦＦ１１において１クロックサイクル遅延させた信号であるため、分周比決定信号Ｓ２１がハイレベルの期間に対応して、３クロックサイクルだけハイレベルとなるパルスＡ１が信号Ｓ１４に現れる。
また、それに応じて、信号Ｓ７にも、３クロックサイクルだけローレベルとなるパルスＡ２が現れる。
【００２６】
そして、信号Ｓ７がＤ−ＦＦ４７，４９，５１，５３のＣＬＫ端子に入力され、信号Ｓ７をクロック信号として、Ｄ−ＦＦ４７，４９，５１，５３が駆動される。
ここで、例えば、Ｄ−ＦＦ４７では、信号Ｓ４７のレベルの切り換わりが、逆向きのレベル切り換えとして、信号Ｓ７の４周期後に生じることから、図３（Ｉ）に示すように、信号Ｓ４７がタイミングｔ１でハイレベルからローレベルに切り換わると、次に、信号Ｓ４７は、信号Ｓ７の４周期後であるタイミングｔ２でローレベルからハイレベルに切り換わる。このとき、信号Ｓ７には、３クロックサイクルだけローレベルとなるパルスＡ１があるため、信号Ｓ４７には、１７クロックサイクルだけローレベルとなるパルスＡ３が現れる。
【００２７】
その後、信号４７は、１６クロックサイクルだけハイレベルを保持した後に、タイミングｔ３でハイレベルからローレベルに切り換わる。
すなわち、信号４７の周期は３３クロックサイクルであり、信号４７は、入力信号Ｓ０を３３分周したものになる。
また、同様に、信号Ｓ４９，Ｓ５１，Ｓ５３も、入力信号Ｓ０を３３分周したものになる。
そして、信号Ｓ５３が、バッファ５７を介して、出力信号Ｓ５７として出力される。
ここで、出力信号Ｓ５７も、入力信号Ｓ０を３３分周した信号になっている。
【００２８】
また、ＮＯＲ回路５５では、信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３および４／５選択信号Ｓ２４のＮＯＲ演算が行われ、その演算結果である分周比決定信号Ｓ２１が生成される。このとき、４／５選択信号Ｓ２４はローレベルであるため、信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３の全てがローレベルのときに、分周比決定信号Ｓ２１はハイレベルとなる。すなわち、図３（Ｊ）に示す、タイミングｔ１，ｔ３，．．から、５クロックサイクルの間だけ分周比決定信号Ｓ２１はハイレベルとなる。
【００２９】
以上説明したように、分周器４１によれば、３２分周および３３分周を選択的に行うことができる。
また、分周器４１では、回路モジュール４５において、Ｄ−ＦＦ４７，４９，５１，５３が、信号Ｓ７を基準クロックとして同期して駆動される。そのため、前段のＤ−ＦＦにおいて生じたジッタが後段のＤ−ＦＦに伝達されることはなく、出力信号Ｓ５７のジッタ量を大幅に削減できる。
そのため、分周器４１をデジタルカウンタとして組み込んだ本実施形態のデジタルＰＬＬ回路によれば、フェイズノイズの影響を抑制でき、例えばデジタル通信信号のビットエラーレートを改善できる。
【００３０】
第２実施形態
図６は、本実施形態のデジタルＰＬＬ回路の分周器６１の回路図である。
図６に示すように、分周器６１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール６５によって構成される。
ここで、回路モジュール３は、前述した図１３に示す従来の分周器１の回路モジュール３と同じである。
従って、図１に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャートは、分周器１と同様に、図２および図３の（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）のようになる。
【００３１】
以下、図１に示す回路モジュール６５について詳細に説明する。
図６に示すように、回路モジュール６５は、図１に示す回路モジュール４５のＤ−ＦＦ５３の後段にＤ−ＦＦ６２を設けた構成をしている。
すなわち、Ｄ−ＦＦ５３のＱ端子がＤ−ＦＦ６２のＤ端子に接続され、Ｄ−ＦＦ６２のＱ端子がバッファ６３に接続されている。
また、Ｄ−ＦＦ６２のＣＬＫ端子には、入力信号Ｓ０が入力されている。
【００３２】
回路モジュール６５では、図６に示す信号Ｓ４７，信号Ｓ４９，信号Ｓ５１，信号Ｓ５３のタイミングチャートは、図１に示す分周器４１と同様に、図２および図３の（Ｉ），（Ｆ），（Ｇ），（Ｈ）のようになる。
信号Ｓ５３は、Ｄ−ＦＦ６２において、入力信号Ｓ０を基準として波形整形され、図２（Ｋ）および図３（Ｋ）に示すように、入力信号Ｓ０の１クロックサイクル分だけ遅延した信号Ｓ６２となる。信号Ｓ６２は、バッファ６３を介して、出力信号Ｓ６３として出力される。
以上説明したように、分周器６１によれば、３２分周あるいは３３分周された信号Ｓ５３を、入力信号Ｓ０で波形生成し、入力信号Ｓ０と同期した出力信号Ｓ６３を得ることができる。
但し、分周器６１では、Ｄ−ＦＦ６２を追加したことから、図１に示す分周器４１に比べて消費電力は大きくなる。
【００３３】
第３実施形態
図７は、本実施形態のデジタルＰＬＬ回路の分周器７１の回路図である。
図７に示すように、分周器７１は、第１の分周回路としての回路モジュール７３および第２の分周回路としての回路モジュール４５によって構成される。
ここで、回路モジュール４５は、前述した図１に示す分周器４１の回路モジュール４５と同じである。
以下、回路モジュール７３について説明する。
回路モジュール７３は、Ｄ型フリップフロップ（Ｄ−ＦＦ）７４，７６、ＡＮＤ回路７５およびＯＲ回路７２から構成される。
【００３４】
Ｄ−ＦＦ７４，７６は、入力信号Ｓ０を基準クロックとして駆動される。
Ｄ−ＦＦ７４のＱ端子はＤ−ＦＦ７６のＤ端子に接続されている。Ｄ−ＦＦ７４のＱ￣端子は、ＯＲ回路７２の一方の入力端子と、回路モジュール４５のＤ−ＦＦ４７，４９，５１，５３のＣＬＫ端子と接続されている。
回路モジュール７３は、回路モジュール４５から入力した図２（Ｊ）および図３（Ｊ）に示す分周比決定信号Ｓ２１に基づいて、入力信号Ｓ０を２分周あるいは３分周で分周し、この分周した信号Ｓ７４￣を、Ｄ−ＦＦ７４のＱ￣端子から回路モジュール４５に出力する。具体的には、分周比決定信号Ｓ２１がハイレベルのときに、回路モジュール７３において入力信号Ｓ０を３分周した信号Ｓ７４￣を生成し、回路モジュール４５において入力信号Ｓ０を１７分周した出力信号Ｓ５７を生成する。
また、分周比決定信号Ｓ２１がローレベルのときに、回路モジュール７３において入力信号Ｓ０を２分周した信号Ｓ７４￣を生成し、回路モジュール４５において入力信号Ｓ０を１６分周した出力信号Ｓ５７を生成する。
【００３５】
第４実施形態
図８は、本実施形態のデジタルＰＬＬ回路の分周器８１の回路図である。
分周器８１は、２４分周および２５分周の何れか一方を選択して、入力信号Ｓ０を分周する。
図８に示すように、分周器８１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール７５によって構成される。
ここで、回路モジュール３は、前述した図１に示す分周器４１の回路モジュール３と同じである。
すなわち、回路モジュール３は、分周比決定信号Ｓ８２に基づいて、入力信号Ｓ０を４分周あるいは５分周した信号Ｓ７を生成する。
以下、回路モジュール７５について説明する。
回路モジュール７５は、Ｄ−ＦＦ８３，８４，８５、４入力のＮＯＲ回路８６およびバッファ８７から構成される。
Ｄ−ＦＦ８３のＱ￣端子はＤ−ＦＦ８４のＤ端子に接続され、Ｄ−ＦＦ８４のＱ端子はＤ−ＦＦ８５のＤ端子に接続され、Ｄ−ＦＦ８５のＱ端子はＤ−ＦＦ８３のＤ端子に接続されている。
すなわち、Ｄ−ＦＦ８３のＱ￣端子の出力が、Ｄ−ＦＦ８４，８５の順に伝達され、Ｄ−ＦＦ８５の出力がＤ−ＦＦ８３にフィードバックされる構成になっている。
【００３６】
また、Ｄ−ＦＦ８３，８４，８５のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。
ここで、例えば、Ｄ−ＦＦ８３のＱ端子のレベル変化の影響は、信号Ｓ７の１周期×３（Ｄ−ＦＦ８４，８５，８３の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ８３のＱ端子にフィードバックされる。従って、信号Ｓ８３￣，Ｓ８４，Ｓ８５は、信号Ｓ７を６分周した信号になる。
【００３７】
ＮＯＲ回路８６には、Ｄ−ＦＦ８３，８４，８５のＱ端子からの信号Ｓ８３，Ｓ８４，Ｓ８５と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ８２として回路モジュール３に出力される。
【００３８】
分周器８１では、回路モジュール３は、回路モジュール７５から入力した分周比決定信号Ｓ８２に基づいて、入力信号Ｓ０を４分周あるいは５分周で分周し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子から回路モジュール７５に出力する。具体的には、分周比決定信号Ｓ８２がハイレベルのときに、回路モジュール３において入力信号Ｓ０を５分周した信号Ｓ７を生成し、回路モジュール７５において入力信号Ｓ０を２５分周した出力信号Ｓ８７を生成する。
また、分周比決定信号Ｓ８２がローレベルのときに、回路モジュール３において入力信号Ｓ０を４分周した信号Ｓ７を生成し、回路モジュール７５において入力信号Ｓ０を２４分周した出力信号Ｓ８７を生成する。
【００３９】
以上説明したように、分周器８１によれば、入力信号Ｓ０を、２４分周および２５分周の何れか一方を選択して分周することができる。
また、分周器８１では、回路モジュール７５において、Ｄ−ＦＦ８３，８４，８５が、信号Ｓ７を基準クロックとして同期して駆動される。そのため、前段のＤ−ＦＦにおいて生じたジッタが後段のＤ−ＦＦに伝達されることはなく、出力信号Ｓ５７のジッタ量を大幅に削減できる。
【００４０】
第５実施形態
図９は、本実施形態のデジタルＰＬＬ回路の分周器９１の回路図である。
分周器９１は、４０分周および４１分周の何れか一方を選択して、入力信号Ｓ０を分周する。
図９に示すように、分周器９１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール９５によって構成される。
ここで、回路モジュール３は、前述した図１に示す分周器４１の回路モジュール３と同じである。
すなわち、回路モジュール３は、分周比決定信号Ｓ１０６に基づいて、入力信号Ｓ０を４分周あるいは５分周した信号Ｓ７を生成する。
【００４１】
以下、回路モジュール９５について説明する。
回路モジュール９５は、Ｄ−ＦＦ１０１，１０２，１０３，１０４，１０５、６入力のＮＯＲ回路１０６およびバッファ１０７から構成される。
Ｄ−ＦＦ１０１のＱ￣端子はＤ−ＦＦ１０２のＤ端子に接続され、Ｄ−ＦＦ１０２のＱ端子はＤ−ＦＦ１０３のＤ端子に接続され、Ｄ−ＦＦ１０３のＱ端子はＤ−ＦＦ１０４のＤ端子に接続され、Ｄ−ＦＦ１０４のＱ端子はＤ−ＦＦ１０５のＤ端子に接続され、Ｄ−ＦＦ１０５のＱ端子はＤ−ＦＦ１０１のＤ端子に接続されている。
すなわち、Ｄ−ＦＦ１０１のＱ￣端子の出力が、Ｄ−ＦＦ１０２，１０３，１０４，１０５の順に伝達され、Ｄ−ＦＦ１０５の出力がＤ−ＦＦ１０１の入力にフィードバックされる構成になっている。
【００４２】
また、Ｄ−ＦＦ１０１，１０２，１０３，１０４，１０５のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。
ここで、例えば、Ｄ−ＦＦ１０１のＱ￣端子のレベル変化の影響は、信号Ｓ７の１周期×５（Ｄ−ＦＦ１０１〜１０５の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ１０１のＱ￣端子にフィードバックされる。従って、信号Ｓ１０１，Ｓ１０１￣，Ｓ１０２，Ｓ１０３，Ｓ１０４，Ｓ１０５は、信号Ｓ７を１０分周した信号になる。
【００４３】
ＮＯＲ回路１０６には、Ｄ−ＦＦ１０１，１０２，１０３，１０４，１０５のＱ端子からの信号Ｓ１０１，Ｓ１０２，Ｓ１０３，Ｓ１０４，Ｓ１０５と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ１０６として回路モジュール３に出力される。
【００４４】
分周器９１では、回路モジュール３は、回路モジュール９５から入力した分周比決定信号Ｓ１０６に基づいて、入力信号Ｓ０を４分周あるいは５分周で分周し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子から回路モジュール９５に出力する。具体的には、分周比決定信号Ｓ１０６がハイレベルのときに、回路モジュール３において入力信号Ｓ０を５分周した信号Ｓ７を生成し、この信号Ｓ７を基準クロックとして、回路モジュール９５において入力信号Ｓ０を４１分周した出力信号Ｓ１０７を生成する。
また、分周比決定信号Ｓ１０６がローレベルのときに、回路モジュール３において入力信号Ｓ０を４分周した信号Ｓ７を生成し、この信号Ｓ７を基準クロックとして、回路モジュール９５において入力信号Ｓ０を４０分周した出力信号Ｓ１０７を生成する。
【００４５】
以上説明したように、分周器８１によれば、入力信号Ｓ０を、４０分周および４１分周の何れか一方を選択して分周することができると共に、Ｄ−ＦＦ１０１〜１０５を同期式で駆動できる。
【００４６】
第６実施形態
図１０は、本実施形態のデジタルＰＬＬ回路の分周器１１１の回路図である。
分周器１１１は、４０分周および４２分周の何れか一方を選択して、入力信号Ｓ０を分周する。
図１０に示すように、分周器１１１は、第１の分周回路としての回路モジュール１１３および第２の分周回路としての回路モジュール４５によって構成される。
ここで、回路モジュール４５は、前述した図１に示す従来の分周器４１の回路モジュール４５と同じである。
すなわち、回路モジュール４５は、信号Ｓ１１７を８分周した出力信号Ｓ５７を生成する。
【００４７】
以下、回路モジュール１１３について説明する。
図１０に示すように、回路モジュール１１３は、Ｄ−ＦＦ１１７，１１９，１２１、ＡＮＤ回路１２３，１２４、ＯＲ回路１１４、バッファ１２５およびインバータ１２６を有する。
回路モジュール１１３では、Ｄ−ＦＦ１１７のＱ￣端子がＤ−ＦＦ１１９のＤ端子に接続され、Ｄ−ＦＦ１１９のＱ端子がＤ−ＦＦ１２１のＤ端子に接続されている。
Ｄ−ＦＦ１１７，１１９，１２１のＣＬＫ端子には、入力信号Ｓ０が入力される。
【００４８】
バッファ１２５の入力端子はＯＲ回路５５の出力端子に接続され、バッファ１２５の出力端子はＡＮＤ回路１２３の一方の入力端子に接続されている。
ＡＮＤ回路１２３の他方の入力端子は、Ｄ−ＦＦ１２１のＱ端子に接続されている。
インバータ１２６の入力端子はＯＲ回路５５の出力端子に接続され、インバータ１２６の出力端子はＡＮＤ回路１２４の一方の入力端子に接続されている。
ＡＮＤ回路１２４の他方の入力端子は、Ｄ−ＦＦ１１９のＱ端子に接続されている。
ＡＮＤ回路１２３，１２４の出力端子は、それぞれＯＲ回路１１４の入力端子に接続されており、ＯＲ回路１１４の出力端子はＤ−ＦＦ１１７のＤ端子に接続されている。
【００４９】
回路モジュール１１３は、分周比決定信号Ｓ５５がローレベルのときに、Ｄ−ＦＦ１１９のＱ端子からの信号Ｓ１１９が、ＡＮＤ回路１２４およびＯＲ回路１１４を介して、Ｄ−ＦＦ１１７のＤ端子にフィードバックされる。これにより、信号Ｓ１１７は、入力信号Ｓ０を４分周した信号になる。
回路モジュール１１３は、分周比決定信号Ｓ５５がハイレベルのときに、Ｄ−ＦＦ１２１のＱ端子からの信号Ｓ１２１が、ＡＮＤ回路１２３およびＯＲ回路１１４を介して、Ｄ−ＦＦ１１７のＤ端子にフィードバックされる。これにより、信号Ｓ１１７は、入力信号Ｓ０を６分周した信号になる。
そのため、４／６選択信号Ｓ１３４がローレベルのとき、回路モジュール４５において、信号Ｓ１１７を８分周すると、出力信号Ｓ５７は、入力信号Ｓ０を３２分周したものになる。また、４／６選択信号Ｓ１３４がハイレベルのとき、回路モジュール４５において、信号Ｓ１１７を８分周すると、出力信号Ｓ５７は、入力信号Ｓ０を３４分周したものになる。
【００５０】
以上説明したように、分周器１１１によれば、３２分周および３４分周の何れか一方を選択して、入力信号Ｓ０を分周することができると共に、Ｄ−ＦＦ４７，４９，５１，５３を同期式で駆動できる。
【００５１】
本発明は上述した実施形態には限定されない。
本発明の分周回路において、第１の分周回路および第２の分周回路において、直列に接続されるＤ−ＦＦの数は、分周比に応じて任意に設定できる。
また、上述した実施形態では、第１の分周回路において、２種類の分周比を選択できる場合を例示したが、３種類以上の分周比を選択できる構成にしてもよい。この場合には、例えば、分周比決定信号として２ビット以上の信号を用い、３種類以上の信号を１段目のＤ−ＦＦのＤ端子にフィードバックする構成にする。
【００５２】
また、上述した実施形態では、記憶回路としてＤ−ＦＦを例示したが、例えば、その他のＲＳフリップフロップやＪＫフリップフロップなどを用いて構成してもよい。
さらに、上述した実施形態では、分周比決定手段をＮＯＲ回路を用いて構成した場合を例示したが、同様の機能を実現できれば、その他の回路を用いて構成してもよい。
【００５３】
【発明の効果】
以上説明したように、本発明の分周回路によれば、複数の分周比のうち１の分周比を選択的して、入力信号を分周できる。
また、本発明の分周回路では、第２の分周回路の複数の記憶回路は、第１の分周信号を基準クロックとして同期して駆動される。そのため、前段の記憶回路で生じたジッタが後段の記憶回路に伝達されることはなく、最終段の記憶回路の出力信号のジッタ量を大幅に削減できる。
本発明のデジタルＰＬＬ回路によれば、デジタルカウンタに上述した分周回路を組み込むことで、フェイズノイズの影響を抑制でき、例えばデジタル通信信号のビットエラーレートを改善できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図２】図２は、前段の回路モジュールにおいて４分周が選択された場合の図１に示す分周器の各信号のタイミングチャートである。
【図３】図３は、前段の回路モジュールにおいて５分周が選択された場合の図１に示す分周器の各信号のタイミングチャートである。
【図４】図４は、スワローカウンタを説明するための図である。
【図５】図５（Ａ）は図１に示す４／５選択信号の波形図、図５（Ｂ）は図１に示す出力信号の波形図である。
【図６】図６は、本発明の第２実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図７】図７は、本発明の第３実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図８】図８は、本発明の第４実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図９】図９は、本発明の第５実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図１０】図１０は、本発明の第６実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図１１】図１１は、一般的なプログラマブルなデジタルＰＬＬ回路のブロック図である。
【図１２】図１２は、図１１に示すデジタルＰＬＬ回路の動作を説明するための図である。
【図１３】図１３は、図１１に示すデジタルカウンタに組み込まれた従来の分周器の回路図である。
【図１４】図１４は、一般的なＤ−ＦＦの内部構成図である。
【図１５】図１５は、Ｄ−ＦＦに生じるジッタを説明するための図である。
【符号の説明】
４１…分周器、３，４５，６５，７３，７５，９５，１１３…回路モジュール、７，９，１１，４７，４９，５１，５３…Ｄ−ＦＦ、１３…ＡＮＤ回路、１４…ＯＲ回路、５５…ＮＯＲ回路、５７…バッファ、５９…スワローカウンタ
【発明が属する技術分野】
本発明は、分周回路およびデジタルＰＬＬ(Phase Locked Loop) 回路に関する。
【０００２】
【従来の技術】
図１１は、一般的なプログラマブルなデジタルＰＬＬ回路６のブロック図である。
図１１に示すように、デジタルＰＬＬ回路６は、例えば、位相比較器２、デジタルカウンタ８、周波数逓倍器４および分周器５により構成されている。
位相比較器２は、周波数ｆref の基準クロック信号と分周器５からの発信出力ｆ５との位相を比較し、比較結果に応じたアップ／ダウン信号をデジタルカウンタ８に出力する。例えば、基準クロック信号に対して発信出力ｆ５の周波数が低い場合にはアップ信号をデジタルカウンタ８に出力し、その逆の場合にはダウン信号をデジタルカウンタ８に出力する。
デジタルカウンタ８は、位相比較器２からのアップ／ダウン信号に基づき、カウント値を最下位ビットから最上位ビットに向かってアップおよびダウンし、ｎビットのカウント値Ｓ３を周波数逓倍器４に出力する。
【０００３】
周波数逓倍器４は、電圧制御発振器（ＶＣＯ）と同様な機能を有し、入力されたカウント値Ｓ３により発振周波数を決定し、最終的に周波数ｆ0 の目標クロックＳ４を出力する。
分周器５は、周波数逓倍器４からの出力信号Ｓ４を分周した発振出力ｆ５を位相比較器２に出力する。
図１１に示すデジタルＰＬＬ回路６においては、図１２に示すように、ロック状態に達するまで、デジタルカウンタ８をｎビットカウンタとした場合には、最大２n ／ｆref の動作時間を要する。
【０００４】
デジタルＰＬＬ回路６では、デジタルカウンタ８は、３２分周および３３分周を選択して行う３２／３３分周器を組み込んでおり、この３２／３３分周器を用いてカウントダウンおよびカウントアップを行う。
【０００５】
図１３は、図１１に示すデジタルカウンタ８に組み込まれた従来の分周器１の回路図である。
図２および図３において、（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）は、それぞれ図１３に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャートである。
ここで、図２は図１３に示す４／５選択信号Ｓ２４がハイレベルの場合（回路モジュール３において４分周が選択された場合）のタイミングチャートであり、図３は図１３に示す４／５選択信号Ｓ２４がローレベルの場合（回路モジュール３において５分周が選択された場合）のタイミングチャートである。
【０００６】
分周器１は、４／５選択信号Ｓ２４に応じて、３２分周および３３分周のうち何れか一方の分周比で入力信号Ｓ０を分周する。
図１３に示すように、分周器１は、回路モジュール３および５から構成される。
回路モジュール３は、Ｄ型フリップフロップ（Ｄ−ＦＦ）７，９，１１、ＡＮＤ回路１３およびＯＲ回路１４から構成される。
Ｄ−ＦＦ７，９，１１は、入力信号Ｓ０を基準クロックとして駆動される。
回路モジュール３は、回路モジュール５から入力した図２（Ｊ）および図３（Ｊ）に示す分周比決定信号Ｓ２１に基づいて、入力信号Ｓ０を４分周あるいは５分周で分周し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子から回路モジュール５に出力する。具体的には、分周比決定信号Ｓ２１がハイレベルのときに入力信号Ｓ０を５分周した図３（Ｂ）に示す信号Ｓ７を生成し、分周比決定信号Ｓ２１がローレベルのときに入力信号Ｓ０を４分周した図２（Ｂ）に示す信号Ｓ７を生成する。
【０００７】
また、回路モジュール５は、Ｄ−ＦＦ１５，１７，１９、４入力のＮＯＲ回路２１およびバッファ２３から構成される。
回路モジュール５では、Ｄ−ＦＦ１５のＣＬＫ端子が、回路モジュール３のＤ−ＦＦ７のＱ￣端子と接続され、Ｄ−ＦＦ１５のＱ端子とＤ−ＦＦ１７のＣＬＫ端子とが接続され、Ｄ−ＦＦ１７のＱ端子とＤ−ＦＦ１９のＣＬＫ端子とが接続されている。また、Ｄ−ＦＦ１５，１７，１９において、Ｄ端子とＱ￣端子とが接続されている。
ここで、Ｄ−ＦＦ１５，１７，１９が直列に接続されており、１つのＤ−ＦＦで２分周が実現されるので、信号Ｓ７を８（＝２3 ）分周した図２（Ｎ）および図３（Ｎ）に示す信号Ｓ１９がＤ−ＦＦ１９のＱ端子から出力される。
この信号Ｓ１９は、バッファ２３を介して、出力信号Ｓ１として出力される。
また、Ｄ−ＦＦ１５のＱ端子からは信号Ｓ７を２（＝２1 ）分周した図２（Ｌ）および図３（Ｌ）に示す信号Ｓ１５が出力され、Ｄ−ＦＦ１７のＱ端子からは信号Ｓ７を４（＝２2 ）分周した図２（Ｍ）および図３（Ｍ）に示す信号Ｓ１７が出力される。
【０００８】
ＮＯＲ回路２１は、Ｄ−ＦＦ１５，１７，１９のＱ端子からの信号Ｓ１５，Ｓ１７，Ｓ１９と、４／５選択信号Ｓ２４との４つの信号を入力し、それらのＮＯＲ演算結果を分周比決定信号Ｓ２１として回路モジュール３のＡＮＤ回路１３に出力する。 ここで、分周比決定信号Ｓ２１は、図２（Ｊ）および図３（Ｊ）に示すように、信号Ｓ１５，Ｓ１７，Ｓ１９および４／５選択信号Ｓ２４の全てがローレベルのときにハイレベルとなり、それ以外のときにローレベルとなる。
【０００９】
分周器１では、３２分周を行う場合には、４／５選択信号Ｓ２４をハイレベルに保持し、入力信号Ｓ０を４分周した信号Ｓ７を、回路モジュール５において８分周することで、入力信号Ｓ０を３２分周した出力信号Ｓ１を生成する。
一方、分周器１では、３３分周を行う場合には、回路モジュール３を、信号Ｓ７の８周期のうち７周期だけ４分周器として機能させ、８周期のうち１周期だけ５分周器として機能させる。これにより、（４×７／８＋５×１／８）×８であるため、分周器１において、入力信号Ｓ０を３３分周した出力信号Ｓ１が生成される。
【００１０】
【発明が解決しようとする課題】
ところで、携帯電話などの通信分野で用いられるＰＬＬ回路は、ローカル周波数が１ＧＨｚ以上の高周波帯域を持つことから、分周器は、主に、ＭＯＳロジックではなく、バイポーラで構成される。
また、このような通信分野で用いられるＰＬＬ回路の電源電圧は３Ｖが主流であり、１つのＤ−ＦＦの基本型は、図１４に示す回路構成になっている。
すなわち、Ｄ−ＦＦは、差動増幅回路２００，２０１ ，ＥＣＬ回路２０２，２０３およびラッチ回路２０４，２０５によって構成される。
差動増幅回路２００は、ｎｐｎ型のトランジスタＱ1 ，Ｑ2 のエミッタを結合し、その結合点に定電流源Ｉ0 が設けられている。差動増幅回路２０１は、ｎｐｎ型のトランジスタＱ3 ，Ｑ4 のエミッタを結合し、その結合点に定電流源Ｉ1 が設けられている。
ＥＣＬ回路２０２は、相互にエミッタを結合したｎｐｎ型のトランジスタＱ5 ，Ｑ6 によって構成される。ＥＣＬ回路２０３は、相互にエミッタを結合したｎｐｎ型のトランジスタＱ9 ，Ｑ10によって構成される。
ラッチ回路２０４は、相互にコレクタとベースおよびエミッタ相互間を結合したｎｐｎ型のトランジスタＱ7 、Ｑ8 によって構成される。ラッチ回路２０５は、相互にコレクタとベースおよびエミッタ相互間を結合したｎｐｎ型のトランジスタＱ11、Ｑ12によって構成される。
この回路構成では、Ｄ−ＦＦの出力振幅は、約０．３Ｖ以下しか得られず、スルーレートを良くするには、負荷抵抗を小さくする必要がある。
しかしながら、近年の携帯電話では、通話可能時間の長時間化が要望されており、前述したように負荷抵抗を小さくすると、消費電流が増大し、消費電力が増大してしまう。
また、スルーレートが悪いと、バイポーラＥＣＬロジックの出力のジッターが増大し、ＰＬＬ回路のＶＣＯ出力信号のノイズが悪化し、最終的には、デジタル通信信号のビットエラーレートが悪くなる。
【００１１】
例えば、図１４のＤ−ＦＦでは、Ｄ端子からの入力信号によって生成されるＥ入力信号およびＦ入力信号の波形が図１５（Ａ）で示される場合には、出力信号Ｇ，Ｈには、図１５（Ｂ）に示すジッタ量ΔＸが生じる。
ところで、図１３に示す分周器１では、回路モジュール５において、Ｄ−ＦＦ１５，１７，１９が非同期方式で直列に接続されている。
従って、Ｄ−ＦＦ１５において生じたジッタがＤ−ＦＦ１７，１９に伝達され、最終段のＤ−ＦＦ１９から出力される出力信号Ｇ，Ｈには、図１５（Ｃ）に示すように、ジッタ量ΔＸの３倍のジッタ量ΔＹが生じてしまう。
そのため、図１３に示す分周器１では、最終的に得られる出力信号Ｓ１のジッタ量が大きくなり、分周器１をＰＬＬ回路に用いると、ＰＬＬ回路のＶＣＯ出力信号のフェイズノイズが悪化し、最終的には、デジタル通信信号のビットエラーレートが悪くなる。
【００１２】
本発明は上述した従来技術の問題点に鑑みてなされ、出力信号に生じるジッタ量を抑えることができる分周回路を提供することを目的とする。
また、本発明は、フェイズノイズを低減できるＰＬＬ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明分周回路は、直列に接続された複数の第１の記憶回路を、入力信号を基準クロック信号として駆動し、分周比決定信号によって選択された分周比で入力信号を分周して第１の分周信号を生成する第１の分周回路と、直列に接続された複数の第２の記憶回路の基準クロック端子に基準クロック信号として前記第１の分周信号を入力して当該複数の第２の記憶回路を駆動し、当該直列に接続された前記複数の第２の記憶回路の段数に応じた分周比で、前記第１の分周信号を分周して出力信号を生成する第２の分周回路と、前記第２の分周回路の第２の記憶手段の出力と分周比選択信号とに基づいて、前記分周比決定信号を生成する分周比決定手段とを有し、前記第１の分周回路は、１段目の前記第１の記憶回路の反転出力を２段目の前記第１の記憶回路に入力し、前記２段目の第１の記憶回路の出力を後段の前記第２の記憶回路に順次に出力し、前記分周比決定信号に基づいて、第１の分周比で分周を行うときに最終段の前記第１の記憶回路の出力と当該最終段以外の前記第１の記憶回路の出力との論理和に相当する信号を１段目の前記第１の記憶回路の入力にフィードバックし、第２の分周比で分周を行うときに、最終段以外の前記第１の記憶回路の出力を前記１段目の前記第１の記憶回路の入力にフィードバックするように駆動され、前記１段目の第１の記憶回路の反転出力を前記第１の分周信号とし、前記第２の分周回路は、前記第１の分周信号に基づいて駆動される前記複数の第２の記憶回路を、１段目の前記第２の記憶回路の反転出力を２段目の前記第２の記憶回路が入力し、３段目以降は、前段の前記第２の記憶回路の非反転出力を後段の前記第２の記憶回路が入力し、最終段の前記第２の記憶回路の非反転出力を１段目の前記第２の記憶回路が入力するように接続しており、最終段の前記第２の記憶回路の出力を前記第２の分周信号とし、前記分周比決定手段は、前記第２の分周回路の全ての前記第２の記憶回路の非反転出力および分周比選択信号の全てが、第１の論理レベルになったときに、第１の分周比で分周を行うこと示す分周比決定信号を生成する。
【００１４】
本発明のデジタルＰＬＬ回路は、周波数逓倍手段からの出力信号を分周した発振出力を生成する分周器と、基準信号と前記分周器からの発振出力との位相を比較する位相比較手段と、前記位相比較手段の比較結果に基づいて、分周回路を用いてカウントを行うデジタルカウンタと、前記デジタルカウンタのカウント結果に基づいて、発振周波数を決定して出力信号を生成し、最終的に、目標周波数の出力信号を生成する周波数逓倍手段とを有するデジタルＰＬＬ回路であって、前記デジタルカウンタの分周回路は、直列に接続された複数の第１の記憶回路を、入力信号を基準クロック信号として駆動し、分周比決定信号によって選択された分周比で入力信号を分周して第１の分周信号を生成する第１の分周回路と、直列に接続された複数の第２の記憶回路の基準クロック端子に基準クロック信号として前記第１の分周信号を入力して当該複数の第２の記憶回路を駆動し、当該直列に接続された前記複数の第２の記憶回路の段数に応じた分周比で、前記第１の分周信号を分周して出力信号を生成する第２の分周回路と、前記第２の分周回路の第２の記憶手段の出力と分周比選択信号とに基づいて、前記分周比決定信号を生成する分周比決定手段とを有し、前記第１の分周回路は、１段目の前記第１の記憶回路の反転出力を２段目の前記第１の記憶回路に入力し、前記２段目の第１の記憶回路の出力を後段の前記第２の記憶回路に順次に出力し、前記分周比決定信号に基づいて、第１の分周比で分周を行うときに最終段の前記第１の記憶回路の出力と当該最終段以外の前記第１の記憶回路の出力との論理和に相当する信号を１段目の前記第１の記憶回路の入力にフィードバックし、第２の分周比で分周を行うときに、最終段以外の前記第１の記憶回路の出力を前記１段目の前記第１の記憶回路の入力にフィードバックするように駆動され、前記１段目の第１の記憶回路の反転出力を前記第１の分周信号とし、前記第２の分周回路は、前記第１の分周信号に基づいて駆動される前記複数の第２の記憶回路を、１段目の前記第２の記憶回路の反転出力を２段目の前記第２の記憶回路が入力し、３段目以降は、前段の前記第２の記憶回路の非反転出力を後段の前記第２の記憶回路が入力し、最終段の前記第２の記憶回路の非反転出力を１段目の前記第２の記憶回路が入力するように接続しており、最終段の前記第２の記憶回路の出力を前記第２の分周信号とし、前記分周比決定手段は、前記第２の分周回路の全ての前記第２の記憶回路の非反転出力および前記分周比選択信号の全てが、第１の論理レベルになったときに、第１の分周比で分周を行うこと示す分周比決定信号を生成する。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係わるデジタルＰＬＬ回路および分周器について説明する。
第１実施形態
図１は、本実施形態のデジタルＰＬＬ回路の分周器４１の回路図である。
分周器４１は、図１１に示すデジタルＰＬＬ回路のデジタルカウンタ８に組み込まれる。
図２および図３において、（Ｆ），（Ｇ），（Ｈ），（Ｉ）は、それぞれ図１に示す信号Ｓ４９、信号Ｓ５１、信号Ｓ５３、信号Ｓ４７のタイミングチャートである。
ここで、図２は図１に示す４／５選択信号Ｓ２４がハイレベルの場合（回路モジュール３において４分周が選択された場合）のタイミングチャートであり、図３は図１に示す４／５選択信号Ｓ２４がローレベルの場合（回路モジュール３において５分周が選択された場合）のタイミングチャートである。
【００１８】
図１に示すように、分周器４１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール４５によって構成される。
ここで、回路モジュール３は、前述した図１３に示す従来の分周器１の回路モジュール３と同じである。
従って、図１に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャートは、前述した分周器１と同様に、図２および図３の（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）のようになる。
【００１９】
以下、図１に示す回路モジュール４５について詳細に説明する。
回路モジュール４５は、Ｄ−ＦＦ４７，４９，５１，５３、分周比決定手段としての５入力のＮＯＲ回路５５およびバッファ５７から構成される。
Ｄ−ＦＦ４７のＱ￣端子はＤ−ＦＦ４９のＤ端子に接続され、Ｄ−ＦＦ４９のＱ端子はＤ−ＦＦ５１のＤ端子に接続され、Ｄ−ＦＦ５１のＱ端子はＤ−ＦＦ５３のＤ端子に接続され、Ｄ−ＦＦ５３のＱ端子はＤ−ＦＦ４７のＤ端子に接続されている。
すなわち、Ｄ−ＦＦ４７の出力が、Ｄ−ＦＦ４９，５１，５３に順に伝達され、Ｄ−ＦＦ５３の出力がＤ−ＦＦ４７の入力にフィードバックされる構成になっている。
【００２０】
また、Ｄ−ＦＦ４７，４９，５１，５３のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。
ここで、図２（Ｆ）〜（Ｉ）に示すように、例えば、Ｄ−ＦＦ５３のＱ端子のレベル変化の影響は、信号Ｓ７の１周期×４（Ｄ−ＦＦ４７，４９，５１，５３の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ５３のＱ端子にフィードバックされる。従って、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号になる。
【００２１】
ＮＯＲ回路５５には、Ｄ−ＦＦ４７，４９，５１，５３のＱ端子からの信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ２１として回路モジュール３に出力される。
ここで、分周比決定信号Ｓ２１の波形は、図２８（Ｊ）および図３（Ｊ）で示され、前述した分周器１のＮＯＲ回路２１から出力される分周比決定信号Ｓ２１と同じである。
【００２２】
４／５選択信号Ｓ２４は、図４に示すように、スワローカウンタ５９から出力される。
スワローカウンタ５９は、図５（Ａ）に示す４／５選択信号Ｓ２４を回路モジュール４５に出力し、それに応じて、回路モジュール４５から、図５（Ｂ）に示すように、４／５選択信号Ｓ２４がローレベルの間に入力信号Ｓ０を３３分周し、４／５選択信号Ｓ２４がハイレベルの間に入力信号Ｓ０を３２分周した出力信号Ｓ５７を入力する。
図５（Ｂ）に示すように、出力信号Ｓ５７は、入力信号Ｓ０を３３分周した信号を３周期分含み、入力信号Ｓ０を３２分周した信号を３８周期分含む。
スワローカウンタ５９は、出力信号Ｓ５７に含まれるパルスをカウントすることで、カウント値１３１５（３３×３＋３２×３８）をカウントする。
【００２３】
次に、図１に示す分周器４１の動作について説明する。
先ず、分周器４１が３２分周器として機能する場合の動作を図２を参照しながら説明する。
この場合には、図２に示すように、４／５選択信号Ｓ２４はハイレベルを保持していおり、図２（Ｊ）に示すように、分周比決定信号Ｓ２１はローレベルを保持する。従って、信号Ｓ１３もローレベルを保持し、Ｄ−ＦＦ９のＱ端子から出力された図２（Ｃ）に示す信号９は、そのまま図２（Ｅ）に示す信号Ｓ１４としてＤ−ＦＦ７のＤ端子に出力される。
そのため、例えば、Ｄ−ＦＦ７のＤ端子のレベル変化の影響は、入力信号Ｓ０の１周期×２（Ｄ−ＦＦ７，９の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ７のＤ端子にフィードバックされる。従って、図２（Ｂ），（Ｃ），（Ｅ）に示すように、信号Ｓ７，Ｓ９，Ｓ１４は、図２（Ａ）に示す入力信号Ｓ０を４分周した信号になる。
【００２４】
そして、信号Ｓ７は、Ｄ−ＦＦ４７のＣＬＫ端子に入力される。ここで、前述したように、図２（Ｉ），（Ｆ），（Ｇ），（Ｈ）に示すように、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号、すなわち、入力信号Ｓ０を３２（＝４×８）分周した信号になる。
そして、信号Ｓ５３が、バッファ５７を介して、出力信号Ｓ５７として出力される。
ここで、出力信号Ｓ５７も、入力信号Ｓ０を３２分周した信号になっている。
【００２５】
次に、分周器４１が３３分周器として機能する場合の動作を図３を参照しながら説明する。
この場合には、図３に示すように、４／５選択信号Ｓ２４はローレベルを保持しており、図３（Ｊ）に示すように、分周比決定信号Ｓ２１は、信号Ｓ４７，Ｓ４９，Ｓ５１およびＳ５３に応じてローレベルあるいはハイレベルとなる。従って、ＡＮＤ回路１３は、分周比決定信号Ｓ２１がハイレベルのときに、信号Ｓ１１を信号Ｓ１３としてＯＲ回路１４に出力される。
そして、ＯＲ回路１４において、信号Ｓ１３と信号Ｓ９とのＯＲ演算が行われ、その演算結果が信号Ｓ１４としてＤ−ＦＦ７のＤ端子に出力される。
ここで、信号Ｓ１１は、信号Ｓ９をＤ−ＦＦ１１において１クロックサイクル遅延させた信号であるため、分周比決定信号Ｓ２１がハイレベルの期間に対応して、３クロックサイクルだけハイレベルとなるパルスＡ１が信号Ｓ１４に現れる。
また、それに応じて、信号Ｓ７にも、３クロックサイクルだけローレベルとなるパルスＡ２が現れる。
【００２６】
そして、信号Ｓ７がＤ−ＦＦ４７，４９，５１，５３のＣＬＫ端子に入力され、信号Ｓ７をクロック信号として、Ｄ−ＦＦ４７，４９，５１，５３が駆動される。
ここで、例えば、Ｄ−ＦＦ４７では、信号Ｓ４７のレベルの切り換わりが、逆向きのレベル切り換えとして、信号Ｓ７の４周期後に生じることから、図３（Ｉ）に示すように、信号Ｓ４７がタイミングｔ１でハイレベルからローレベルに切り換わると、次に、信号Ｓ４７は、信号Ｓ７の４周期後であるタイミングｔ２でローレベルからハイレベルに切り換わる。このとき、信号Ｓ７には、３クロックサイクルだけローレベルとなるパルスＡ１があるため、信号Ｓ４７には、１７クロックサイクルだけローレベルとなるパルスＡ３が現れる。
【００２７】
その後、信号４７は、１６クロックサイクルだけハイレベルを保持した後に、タイミングｔ３でハイレベルからローレベルに切り換わる。
すなわち、信号４７の周期は３３クロックサイクルであり、信号４７は、入力信号Ｓ０を３３分周したものになる。
また、同様に、信号Ｓ４９，Ｓ５１，Ｓ５３も、入力信号Ｓ０を３３分周したものになる。
そして、信号Ｓ５３が、バッファ５７を介して、出力信号Ｓ５７として出力される。
ここで、出力信号Ｓ５７も、入力信号Ｓ０を３３分周した信号になっている。
【００２８】
また、ＮＯＲ回路５５では、信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３および４／５選択信号Ｓ２４のＮＯＲ演算が行われ、その演算結果である分周比決定信号Ｓ２１が生成される。このとき、４／５選択信号Ｓ２４はローレベルであるため、信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３の全てがローレベルのときに、分周比決定信号Ｓ２１はハイレベルとなる。すなわち、図３（Ｊ）に示す、タイミングｔ１，ｔ３，．．から、５クロックサイクルの間だけ分周比決定信号Ｓ２１はハイレベルとなる。
【００２９】
以上説明したように、分周器４１によれば、３２分周および３３分周を選択的に行うことができる。
また、分周器４１では、回路モジュール４５において、Ｄ−ＦＦ４７，４９，５１，５３が、信号Ｓ７を基準クロックとして同期して駆動される。そのため、前段のＤ−ＦＦにおいて生じたジッタが後段のＤ−ＦＦに伝達されることはなく、出力信号Ｓ５７のジッタ量を大幅に削減できる。
そのため、分周器４１をデジタルカウンタとして組み込んだ本実施形態のデジタルＰＬＬ回路によれば、フェイズノイズの影響を抑制でき、例えばデジタル通信信号のビットエラーレートを改善できる。
【００３０】
第２実施形態
図６は、本実施形態のデジタルＰＬＬ回路の分周器６１の回路図である。
図６に示すように、分周器６１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール６５によって構成される。
ここで、回路モジュール３は、前述した図１３に示す従来の分周器１の回路モジュール３と同じである。
従って、図１に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャートは、分周器１と同様に、図２および図３の（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）のようになる。
【００３１】
以下、図１に示す回路モジュール６５について詳細に説明する。
図６に示すように、回路モジュール６５は、図１に示す回路モジュール４５のＤ−ＦＦ５３の後段にＤ−ＦＦ６２を設けた構成をしている。
すなわち、Ｄ−ＦＦ５３のＱ端子がＤ−ＦＦ６２のＤ端子に接続され、Ｄ−ＦＦ６２のＱ端子がバッファ６３に接続されている。
また、Ｄ−ＦＦ６２のＣＬＫ端子には、入力信号Ｓ０が入力されている。
【００３２】
回路モジュール６５では、図６に示す信号Ｓ４７，信号Ｓ４９，信号Ｓ５１，信号Ｓ５３のタイミングチャートは、図１に示す分周器４１と同様に、図２および図３の（Ｉ），（Ｆ），（Ｇ），（Ｈ）のようになる。
信号Ｓ５３は、Ｄ−ＦＦ６２において、入力信号Ｓ０を基準として波形整形され、図２（Ｋ）および図３（Ｋ）に示すように、入力信号Ｓ０の１クロックサイクル分だけ遅延した信号Ｓ６２となる。信号Ｓ６２は、バッファ６３を介して、出力信号Ｓ６３として出力される。
以上説明したように、分周器６１によれば、３２分周あるいは３３分周された信号Ｓ５３を、入力信号Ｓ０で波形生成し、入力信号Ｓ０と同期した出力信号Ｓ６３を得ることができる。
但し、分周器６１では、Ｄ−ＦＦ６２を追加したことから、図１に示す分周器４１に比べて消費電力は大きくなる。
【００３３】
第３実施形態
図７は、本実施形態のデジタルＰＬＬ回路の分周器７１の回路図である。
図７に示すように、分周器７１は、第１の分周回路としての回路モジュール７３および第２の分周回路としての回路モジュール４５によって構成される。
ここで、回路モジュール４５は、前述した図１に示す分周器４１の回路モジュール４５と同じである。
以下、回路モジュール７３について説明する。
回路モジュール７３は、Ｄ型フリップフロップ（Ｄ−ＦＦ）７４，７６、ＡＮＤ回路７５およびＯＲ回路７２から構成される。
【００３４】
Ｄ−ＦＦ７４，７６は、入力信号Ｓ０を基準クロックとして駆動される。
Ｄ−ＦＦ７４のＱ端子はＤ−ＦＦ７６のＤ端子に接続されている。Ｄ−ＦＦ７４のＱ￣端子は、ＯＲ回路７２の一方の入力端子と、回路モジュール４５のＤ−ＦＦ４７，４９，５１，５３のＣＬＫ端子と接続されている。
回路モジュール７３は、回路モジュール４５から入力した図２（Ｊ）および図３（Ｊ）に示す分周比決定信号Ｓ２１に基づいて、入力信号Ｓ０を２分周あるいは３分周で分周し、この分周した信号Ｓ７４￣を、Ｄ−ＦＦ７４のＱ￣端子から回路モジュール４５に出力する。具体的には、分周比決定信号Ｓ２１がハイレベルのときに、回路モジュール７３において入力信号Ｓ０を３分周した信号Ｓ７４￣を生成し、回路モジュール４５において入力信号Ｓ０を１７分周した出力信号Ｓ５７を生成する。
また、分周比決定信号Ｓ２１がローレベルのときに、回路モジュール７３において入力信号Ｓ０を２分周した信号Ｓ７４￣を生成し、回路モジュール４５において入力信号Ｓ０を１６分周した出力信号Ｓ５７を生成する。
【００３５】
第４実施形態
図８は、本実施形態のデジタルＰＬＬ回路の分周器８１の回路図である。
分周器８１は、２４分周および２５分周の何れか一方を選択して、入力信号Ｓ０を分周する。
図８に示すように、分周器８１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール７５によって構成される。
ここで、回路モジュール３は、前述した図１に示す分周器４１の回路モジュール３と同じである。
すなわち、回路モジュール３は、分周比決定信号Ｓ８２に基づいて、入力信号Ｓ０を４分周あるいは５分周した信号Ｓ７を生成する。
以下、回路モジュール７５について説明する。
回路モジュール７５は、Ｄ−ＦＦ８３，８４，８５、４入力のＮＯＲ回路８６およびバッファ８７から構成される。
Ｄ−ＦＦ８３のＱ￣端子はＤ−ＦＦ８４のＤ端子に接続され、Ｄ−ＦＦ８４のＱ端子はＤ−ＦＦ８５のＤ端子に接続され、Ｄ−ＦＦ８５のＱ端子はＤ−ＦＦ８３のＤ端子に接続されている。
すなわち、Ｄ−ＦＦ８３のＱ￣端子の出力が、Ｄ−ＦＦ８４，８５の順に伝達され、Ｄ−ＦＦ８５の出力がＤ−ＦＦ８３にフィードバックされる構成になっている。
【００３６】
また、Ｄ−ＦＦ８３，８４，８５のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。
ここで、例えば、Ｄ−ＦＦ８３のＱ端子のレベル変化の影響は、信号Ｓ７の１周期×３（Ｄ−ＦＦ８４，８５，８３の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ８３のＱ端子にフィードバックされる。従って、信号Ｓ８３￣，Ｓ８４，Ｓ８５は、信号Ｓ７を６分周した信号になる。
【００３７】
ＮＯＲ回路８６には、Ｄ−ＦＦ８３，８４，８５のＱ端子からの信号Ｓ８３，Ｓ８４，Ｓ８５と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ８２として回路モジュール３に出力される。
【００３８】
分周器８１では、回路モジュール３は、回路モジュール７５から入力した分周比決定信号Ｓ８２に基づいて、入力信号Ｓ０を４分周あるいは５分周で分周し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子から回路モジュール７５に出力する。具体的には、分周比決定信号Ｓ８２がハイレベルのときに、回路モジュール３において入力信号Ｓ０を５分周した信号Ｓ７を生成し、回路モジュール７５において入力信号Ｓ０を２５分周した出力信号Ｓ８７を生成する。
また、分周比決定信号Ｓ８２がローレベルのときに、回路モジュール３において入力信号Ｓ０を４分周した信号Ｓ７を生成し、回路モジュール７５において入力信号Ｓ０を２４分周した出力信号Ｓ８７を生成する。
【００３９】
以上説明したように、分周器８１によれば、入力信号Ｓ０を、２４分周および２５分周の何れか一方を選択して分周することができる。
また、分周器８１では、回路モジュール７５において、Ｄ−ＦＦ８３，８４，８５が、信号Ｓ７を基準クロックとして同期して駆動される。そのため、前段のＤ−ＦＦにおいて生じたジッタが後段のＤ−ＦＦに伝達されることはなく、出力信号Ｓ５７のジッタ量を大幅に削減できる。
【００４０】
第５実施形態
図９は、本実施形態のデジタルＰＬＬ回路の分周器９１の回路図である。
分周器９１は、４０分周および４１分周の何れか一方を選択して、入力信号Ｓ０を分周する。
図９に示すように、分周器９１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール９５によって構成される。
ここで、回路モジュール３は、前述した図１に示す分周器４１の回路モジュール３と同じである。
すなわち、回路モジュール３は、分周比決定信号Ｓ１０６に基づいて、入力信号Ｓ０を４分周あるいは５分周した信号Ｓ７を生成する。
【００４１】
以下、回路モジュール９５について説明する。
回路モジュール９５は、Ｄ−ＦＦ１０１，１０２，１０３，１０４，１０５、６入力のＮＯＲ回路１０６およびバッファ１０７から構成される。
Ｄ−ＦＦ１０１のＱ￣端子はＤ−ＦＦ１０２のＤ端子に接続され、Ｄ−ＦＦ１０２のＱ端子はＤ−ＦＦ１０３のＤ端子に接続され、Ｄ−ＦＦ１０３のＱ端子はＤ−ＦＦ１０４のＤ端子に接続され、Ｄ−ＦＦ１０４のＱ端子はＤ−ＦＦ１０５のＤ端子に接続され、Ｄ−ＦＦ１０５のＱ端子はＤ−ＦＦ１０１のＤ端子に接続されている。
すなわち、Ｄ−ＦＦ１０１のＱ￣端子の出力が、Ｄ−ＦＦ１０２，１０３，１０４，１０５の順に伝達され、Ｄ−ＦＦ１０５の出力がＤ−ＦＦ１０１の入力にフィードバックされる構成になっている。
【００４２】
また、Ｄ−ＦＦ１０１，１０２，１０３，１０４，１０５のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。
ここで、例えば、Ｄ−ＦＦ１０１のＱ￣端子のレベル変化の影響は、信号Ｓ７の１周期×５（Ｄ−ＦＦ１０１〜１０５の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ１０１のＱ￣端子にフィードバックされる。従って、信号Ｓ１０１，Ｓ１０１￣，Ｓ１０２，Ｓ１０３，Ｓ１０４，Ｓ１０５は、信号Ｓ７を１０分周した信号になる。
【００４３】
ＮＯＲ回路１０６には、Ｄ−ＦＦ１０１，１０２，１０３，１０４，１０５のＱ端子からの信号Ｓ１０１，Ｓ１０２，Ｓ１０３，Ｓ１０４，Ｓ１０５と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ１０６として回路モジュール３に出力される。
【００４４】
分周器９１では、回路モジュール３は、回路モジュール９５から入力した分周比決定信号Ｓ１０６に基づいて、入力信号Ｓ０を４分周あるいは５分周で分周し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子から回路モジュール９５に出力する。具体的には、分周比決定信号Ｓ１０６がハイレベルのときに、回路モジュール３において入力信号Ｓ０を５分周した信号Ｓ７を生成し、この信号Ｓ７を基準クロックとして、回路モジュール９５において入力信号Ｓ０を４１分周した出力信号Ｓ１０７を生成する。
また、分周比決定信号Ｓ１０６がローレベルのときに、回路モジュール３において入力信号Ｓ０を４分周した信号Ｓ７を生成し、この信号Ｓ７を基準クロックとして、回路モジュール９５において入力信号Ｓ０を４０分周した出力信号Ｓ１０７を生成する。
【００４５】
以上説明したように、分周器８１によれば、入力信号Ｓ０を、４０分周および４１分周の何れか一方を選択して分周することができると共に、Ｄ−ＦＦ１０１〜１０５を同期式で駆動できる。
【００４６】
第６実施形態
図１０は、本実施形態のデジタルＰＬＬ回路の分周器１１１の回路図である。
分周器１１１は、４０分周および４２分周の何れか一方を選択して、入力信号Ｓ０を分周する。
図１０に示すように、分周器１１１は、第１の分周回路としての回路モジュール１１３および第２の分周回路としての回路モジュール４５によって構成される。
ここで、回路モジュール４５は、前述した図１に示す従来の分周器４１の回路モジュール４５と同じである。
すなわち、回路モジュール４５は、信号Ｓ１１７を８分周した出力信号Ｓ５７を生成する。
【００４７】
以下、回路モジュール１１３について説明する。
図１０に示すように、回路モジュール１１３は、Ｄ−ＦＦ１１７，１１９，１２１、ＡＮＤ回路１２３，１２４、ＯＲ回路１１４、バッファ１２５およびインバータ１２６を有する。
回路モジュール１１３では、Ｄ−ＦＦ１１７のＱ￣端子がＤ−ＦＦ１１９のＤ端子に接続され、Ｄ−ＦＦ１１９のＱ端子がＤ−ＦＦ１２１のＤ端子に接続されている。
Ｄ−ＦＦ１１７，１１９，１２１のＣＬＫ端子には、入力信号Ｓ０が入力される。
【００４８】
バッファ１２５の入力端子はＯＲ回路５５の出力端子に接続され、バッファ１２５の出力端子はＡＮＤ回路１２３の一方の入力端子に接続されている。
ＡＮＤ回路１２３の他方の入力端子は、Ｄ−ＦＦ１２１のＱ端子に接続されている。
インバータ１２６の入力端子はＯＲ回路５５の出力端子に接続され、インバータ１２６の出力端子はＡＮＤ回路１２４の一方の入力端子に接続されている。
ＡＮＤ回路１２４の他方の入力端子は、Ｄ−ＦＦ１１９のＱ端子に接続されている。
ＡＮＤ回路１２３，１２４の出力端子は、それぞれＯＲ回路１１４の入力端子に接続されており、ＯＲ回路１１４の出力端子はＤ−ＦＦ１１７のＤ端子に接続されている。
【００４９】
回路モジュール１１３は、分周比決定信号Ｓ５５がローレベルのときに、Ｄ−ＦＦ１１９のＱ端子からの信号Ｓ１１９が、ＡＮＤ回路１２４およびＯＲ回路１１４を介して、Ｄ−ＦＦ１１７のＤ端子にフィードバックされる。これにより、信号Ｓ１１７は、入力信号Ｓ０を４分周した信号になる。
回路モジュール１１３は、分周比決定信号Ｓ５５がハイレベルのときに、Ｄ−ＦＦ１２１のＱ端子からの信号Ｓ１２１が、ＡＮＤ回路１２３およびＯＲ回路１１４を介して、Ｄ−ＦＦ１１７のＤ端子にフィードバックされる。これにより、信号Ｓ１１７は、入力信号Ｓ０を６分周した信号になる。
そのため、４／６選択信号Ｓ１３４がローレベルのとき、回路モジュール４５において、信号Ｓ１１７を８分周すると、出力信号Ｓ５７は、入力信号Ｓ０を３２分周したものになる。また、４／６選択信号Ｓ１３４がハイレベルのとき、回路モジュール４５において、信号Ｓ１１７を８分周すると、出力信号Ｓ５７は、入力信号Ｓ０を３４分周したものになる。
【００５０】
以上説明したように、分周器１１１によれば、３２分周および３４分周の何れか一方を選択して、入力信号Ｓ０を分周することができると共に、Ｄ−ＦＦ４７，４９，５１，５３を同期式で駆動できる。
【００５１】
本発明は上述した実施形態には限定されない。
本発明の分周回路において、第１の分周回路および第２の分周回路において、直列に接続されるＤ−ＦＦの数は、分周比に応じて任意に設定できる。
また、上述した実施形態では、第１の分周回路において、２種類の分周比を選択できる場合を例示したが、３種類以上の分周比を選択できる構成にしてもよい。この場合には、例えば、分周比決定信号として２ビット以上の信号を用い、３種類以上の信号を１段目のＤ−ＦＦのＤ端子にフィードバックする構成にする。
【００５２】
また、上述した実施形態では、記憶回路としてＤ−ＦＦを例示したが、例えば、その他のＲＳフリップフロップやＪＫフリップフロップなどを用いて構成してもよい。
さらに、上述した実施形態では、分周比決定手段をＮＯＲ回路を用いて構成した場合を例示したが、同様の機能を実現できれば、その他の回路を用いて構成してもよい。
【００５３】
【発明の効果】
以上説明したように、本発明の分周回路によれば、複数の分周比のうち１の分周比を選択的して、入力信号を分周できる。
また、本発明の分周回路では、第２の分周回路の複数の記憶回路は、第１の分周信号を基準クロックとして同期して駆動される。そのため、前段の記憶回路で生じたジッタが後段の記憶回路に伝達されることはなく、最終段の記憶回路の出力信号のジッタ量を大幅に削減できる。
本発明のデジタルＰＬＬ回路によれば、デジタルカウンタに上述した分周回路を組み込むことで、フェイズノイズの影響を抑制でき、例えばデジタル通信信号のビットエラーレートを改善できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図２】図２は、前段の回路モジュールにおいて４分周が選択された場合の図１に示す分周器の各信号のタイミングチャートである。
【図３】図３は、前段の回路モジュールにおいて５分周が選択された場合の図１に示す分周器の各信号のタイミングチャートである。
【図４】図４は、スワローカウンタを説明するための図である。
【図５】図５（Ａ）は図１に示す４／５選択信号の波形図、図５（Ｂ）は図１に示す出力信号の波形図である。
【図６】図６は、本発明の第２実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図７】図７は、本発明の第３実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図８】図８は、本発明の第４実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図９】図９は、本発明の第５実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図１０】図１０は、本発明の第６実施形態のデジタルＰＬＬ回路の分周器の回路図である。
【図１１】図１１は、一般的なプログラマブルなデジタルＰＬＬ回路のブロック図である。
【図１２】図１２は、図１１に示すデジタルＰＬＬ回路の動作を説明するための図である。
【図１３】図１３は、図１１に示すデジタルカウンタに組み込まれた従来の分周器の回路図である。
【図１４】図１４は、一般的なＤ−ＦＦの内部構成図である。
【図１５】図１５は、Ｄ−ＦＦに生じるジッタを説明するための図である。
【符号の説明】
４１…分周器、３，４５，６５，７３，７５，９５，１１３…回路モジュール、７，９，１１，４７，４９，５１，５３…Ｄ−ＦＦ、１３…ＡＮＤ回路、１４…ＯＲ回路、５５…ＮＯＲ回路、５７…バッファ、５９…スワローカウンタ
Claims (4)
- 直列に接続された複数の第１の記憶回路を、入力信号を基準クロック信号として駆動し、分周比決定信号によって選択された分周比で入力信号を分周して第１の分周信号を生成する第１の分周回路と、
直列に接続された複数の第２の記憶回路の基準クロック端子に基準クロック信号として前記第１の分周信号を入力して当該複数の第２の記憶回路を駆動し、当該直列に接続された前記複数の第２の記憶回路の段数に応じた分周比で、前記第１の分周信号を分周して出力信号を生成する第２の分周回路と、
前記第２の分周回路の第２の記憶手段の出力と分周比選択信号とに基づいて、前記分周比決定信号を生成する分周比決定手段とを有し、
前記第１の分周回路は、
１段目の前記第１の記憶回路の反転出力を２段目の前記第１の記憶回路に入力し、前記２段目の第１の記憶回路の出力を後段の前記第２の記憶回路に順次に出力し、
前記分周比決定信号に基づいて、第１の分周比で分周を行うときに最終段の前記第１の記憶回路の出力と当該最終段以外の前記第１の記憶回路の出力との論理和に相当する信号を１段目の前記第１の記憶回路の入力にフィードバックし、
第２の分周比で分周を行うときに、最終段以外の前記第１の記憶回路の出力を前記１段目の前記第１の記憶回路の入力にフィードバックするように駆動され、前記１段目の第１の記憶回路の反転出力を前記第１の分周信号とし、
前記第２の分周回路は、前記第１の分周信号に基づいて駆動される前記複数の第２の記憶回路を、１段目の前記第２の記憶回路の反転出力を２段目の前記第２の記憶回路が入力し、３段目以降は、前段の前記第２の記憶回路の非反転出力を後段の前記第２の記憶回路が入力し、最終段の前記第２の記憶回路の非反転出力を１段目の前記第２の記憶回路が入力するように接続しており、最終段の前記第２の記憶回路の出力を前記第２の分周信号とし、
前記分周比決定手段は、前記第２の分周回路の全ての前記第２の記憶回路の非反転出力および分周比選択信号の全てが、第１の論理レベルになったときに、第１の分周比で分周を行うこと示す分周比決定信号を生成する、
分周回路。 - 前記分周比選択信号を生成し、前記第２の分周回路が生成した前記第２の分周信号に基づいて、カウントを行うスワローカウンタをさらに有する
請求項１に記載の分周回路。 - 周波数逓倍手段からの出力信号を分周した発振出力を生成する分周器と、
基準信号と前記分周器からの発振出力との位相を比較する位相比較手段と、
前記位相比較手段の比較結果に基づいて、分周回路を用いてカウントを行うデジタルカウンタと、
前記デジタルカウンタのカウント結果に基づいて、発振周波数を決定して出力信号を生成し、最終的に、目標周波数の出力信号を生成する周波数逓倍手段と
を有するデジタルＰＬＬ回路において、
前記デジタルカウンタの分周回路は、
直列に接続された複数の第１の記憶回路を、入力信号を基準クロック信号として駆動し、分周比決定信号によって選択された分周比で入力信号を分周して第１の分周信号を生成する第１の分周回路と、
直列に接続された複数の第２の記憶回路の基準クロック端子に基準クロック信号として前記第１の分周信号を入力して当該複数の第２の記憶回路を駆動し、当該直列に接続された前記複数の第２の記憶回路の段数に応じた分周比で、前記第１の分周信号を分周して出力信号を生成する第２の分周回路と、
前記第２の分周回路の第２の記憶手段の出力と分周比選択信号とに基づいて、前記分周比決定信号を生成する分周比決定手段とを有し、
前記第１の分周回路は、
１段目の前記第１の記憶回路の反転出力を２段目の前記第１の記憶回路に入力し、前記２段目の第１の記憶回路の出力を後段の前記第２の記憶回路に順次に出力し、
前記分周比決定信号に基づいて、第１の分周比で分周を行うときに最終段の前記第１の記憶回路の出力と当該最終段以外の前記第１の記憶回路の出力との論理和に相当する信号を１段目の前記第１の記憶回路の入力にフィードバックし、
第２の分周比で分周を行うときに、最終段以外の前記第１の記憶回路の出力を前記１段目の前記第１の記憶回路の入力にフィードバックするように駆動され、前記１段目の第１の記憶回路の反転出力を前記第１の分周信号とし、
前記第２の分周回路は、前記第１の分周信号に基づいて駆動される前記複数の第２の記憶回路を、１段目の前記第２の記憶回路の反転出力を２段目の前記第２の記憶回路が入力し、３段目以降は、前段の前記第２の記憶回路の非反転出力を後段の前記第２の記憶回路が入力し、最終段の前記第２の記憶回路の非反転出力を１段目の前記第２の記憶回路が入力するように接続しており、最終段の前記第２の記憶回路の出力を前記第２の分周信号とし、
前記分周比決定手段は、前記第２の分周回路の全ての前記第２の記憶回路の非反転出力および前記分周比選択信号の全てが、第１の論理レベルになったときに、第１の分周比で分周を行うこと示す分周比決定信号を生成する、
デジタルＰＬＬ回路。 - 前記分周比選択信号を生成し、前記第２の分周回路が生成した第２の分周信号に基づいて、カウントを行うスワローカウンタをさらに有する
請求項３に記載のデジタルＰＬＬ回路。
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