KR100528381B1 - 분주회로 및 디지털pll회로 - Google Patents

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Abstract

본 발명은 출력신호에 생기는 지터(jitter)량을 억제할 수 있는 분주회로(分周回路) 및 이러한 분주회로를 포함하는 디지털 PPL회로를 제공한다.
본 발명의 분주회로는 입력신호를 기준클록신호로 사용하는 직렬로 접속된 D-FF를 구동하고, 분주비 결정신호에 의해 선택된 분주비로 입력신호를 분주하여 제1 분주신호를 생성하는 제1 회로모듈과, 제1 분주신호를 기준클록신호로 사용하는 직렬로 접속된 D-FF를 구동하고, 직렬로 접속된 D-FF의 단수(段數)에 대응하는 분주비로, 제1 분주신호를 분주하여 출력신호를 생성하는 제2 회로모듈과, 제2 회로모듈의 D-FF의 출력 및 분주비선택신호에 따라 분주비 결정신호를 생성하는 OR회로를 포함한다.

Description

분주회로 및 디지털 PLL회로
본 발명은 분주회로 및 디지털 PLL(Phase Locked Loop)회로에 관한 것이다.
도 1은 일반적인 프로그램 가능한 디지털 PLL회로(6)의 블록도이다.
도 1에 나타난 바와 같이, 디지털 PLL회로(6)는, 예를 들면 위상비교기(2), 디지털카운터(8), 주파수 멀티플라이어(multiplier)(4) 및 분주기(5)로 구성되어 있다.
위상비교기(2)는 주파수 fref의 기준클록신호와 분주기(5)로부터의 발신출력 f5의 위상을 비교하고, 비교결과에 따른 업/다운신호를 디지털카운터(8)에 출력한다. 예를 들면, 기준클록신호에 대하여 발신출력 f5의 주파수가 낮은 경우에는 업신호를 디지털카운터(8)에 출력하고, 그 반대의 경우에는 다운신호를 디지털카운터(8)에 출력한다.
디지털카운터(8)는 위상비교기(2)로부터의 업/다운신호에 따라, 카운터값을 최하위 비트로부터 최상위 비트로 향해 업 및 다운하여, n비트의 카운트값을 주파수 멀티플라이어(4)에 출력한다.
주파수 멀티플라이어(4)는 전압제어발진기(VCO)와 동일한 기능을 가지고, 입력된 카운트값 S3에 의해 발진주파수를 결정하고, 최종적으로 주파수 f0의 목표클록 S4를 출력한다.
분주기(5)는 주파수 멀티플라이어(4)로부터의 출력신호 S4를 분주하여 얻어진 발진출력 f5를 위상비교기(2)로 출력한다.
도 1에 나타낸 디지털 PLL회로(6)에서는, 디지털카운터(8)가 n비트카운터인 경우 도 2에 나타낸 바와 같이 동기상태에 도달할 때까지 최대 2n/fref의 동작시간을 요한다.
디지털 PLL회로(6)에서 디지털카운터(8)는 32분주 및 33분주를 선택하여 행하는 32/33분주기를 내장하고 있으며, 이 32/33분주기를 사용하여 카운트다운 및 카운트업을 행한다.
도 3은 도 1에 나타낸 디지털카운터(8)에 내장된 종래 분주기(1)의 회로도이다.
도 7 (A) 내지 도 7 (N) 및 도 8 (A) 내지 도 8 (N)은 입력신호 S0, 신호 S7, 신호 S9, 신호 S11, 신호 S14 및 분주비 결정신호 S21, 신호 S14, 신호 S17, 신호 S19의 타이밍차트이다.
도 7 (A) 내지 도 7 (N)은 도 3에 나타낸 4/5선택신호 S24가 하이레벨인 경우(회로모듈(3)에 있어서 4분주가 선택된 경우)의 타이밍차트이고, 도 8 (A) 내지 도 8 (N)은 도 3에 나타낸 4/5선택신호 S24가 로레벨인 경우(회로모듈(3)에 있어서 5분주가 선택된 경우)의 타이밍차트이다.
분주기(1)는 4/5선택신호 S24에 따라 32분주 및 33분주 중 어느 한쪽의 분주비로 입력신호 S0을 분주한다.
도 3에 나타낸 바와 같이, 분주기(1)는 회로모듈(3) 및 (5)로 구성된다.
회로모듈(3)은 D형 플립플롭(D-FF)(7,9,11), AND회로(13) 및 OR회로(14)로 구성된다.
D-FF(7,9,11)는 입력신호 S0를 기준클록으로 사용하여 구동된다.
회로모듈(3)은 회로모듈(5)로부터 입력된 도 7 (J) 및 도 8 (J)에 나타낸 분주비 결정신호 S21에 따라 입력신호 S0을 4분주 또는 5분주로 분주하고, 이 분주된 신호 S7을 D-FF(7)의 Q-단자로부터 회로모듈(5)로 출력한다. 구체적으로는, 분주비 결정신호 S21이 하이레벨인 경우 입력신호 S0을 분주하여 얻어지며 도 8 (B)에 나타낸 신호 S7을 생성하고, 분주비 결정신호 S21이 로레벨인 경우 입력신호 S0을 4분주하여 얻어지며 도 7 (B)에 나타낸 신호 S7을 생성한다.
또, 회로모듈(5)은 D-FF(15,17,19) 4-입력 NOR회로(21), 및 버퍼(23)로 구성된다.
회로모듈(5)에서는, D-FF(15)의 CLK단자가 회로모듈(3)의 D-FF(7)의 Q-단자와 접속되고, D-FF(15)의 Q단자는 D-FF(17)의 CLK단자와 접속되며, D-FF(17)의 Q단자는 D-FF(19)의 CLK단자와 접속되어 있다. 또, D-FF(15,17,19)에 있어서, D단자와 Q-단자가 접속되어 있다.
본 명세서에서, D-FF(15,17,19)가 직렬로 접속되어 있고, D-FF가 각각 하나의 신호를 2분주 하므로, 신호 S7을 8(=23)분주하여 얻어진 도 7 (N) 및 도 8 (N)에 나타낸 신호 S19가 D-FF(19)의 Q단자로부터 출력된다.
이 신호 S19는 버퍼(23)를 통해 출력신호 S1로서 출력된다.
또, D-FF(15)의 Q단자로부터는 신호 S7을 2(=21)분주하여 얻어진 도 7 (L) 및 도 8 (L)에 나타낸 신호 S15가 출력되고, D-FF(17)의 Q단자로부터는 신호 S7을 4(=22)분주하여 얻어진 도 7 (M) 및 도 8 (M)에 나타낸 신호 S17이 출력된다.
NOR회로(21)는 D-FF(15,17,19)의 Q단자로부터의 신호 S15, S17, S19와, 4/5선택신호 S24로 된 4개의 신호를 수신하고, 그들의 NOR연산 결과를 분주비 결정신호 S21로서 회로모듈(3)의 AND회로(13)로 출력한다. 본 명세서에서, 도 7 (J) 및 도 8 (J)에 나타낸 바와 같이, 신호 S15, S17, S19 및 4/5선택신호 S24가 모두 로레벨일 때 분주비 결정신호 S21은 하이레벨로 되고, 그 이외의 경우에는 로레벨이 된다.
분주기(1)에서 32분주를 행하는 경우에는, 4/5선택신호 S24를 하이레벨로 유지하고, 입력신호 S0을 4분주한 신호 S7을 회로모듈(5)에서 8분주함으로써, 입력신호 S0을 32분주한 출력신호 S1을 생성한다.
한편, 분주기(1)가 33분주를 행하는 경우에는, 회로모듈(3)을 신호 S7의 8주기 중 7주기만 4분주기로서 기능하게 하고, 8주기 중 1주기만 5분주기로서 기능하게 한다. 이로써, (4×7/8+5×1/8)×8이므로, 분주기(1)에서는 입력신호 S0을 33분주한 출력신호 S1이 생성된다.
그런데, 휴대전화 등의 통신분야에서 사용되는 PLL회로는 로컬주파수가 1GHz 이상의 고주파대역을 가지므로, 분주기는 주로 MOS로직이 아니고, 바이폴러로 구성된다.
또, 이와 같은 통신분야에서 사용되는 PLL회로의 전원전압은 3V가 주류이고, D-FF의 기본 형태는 도 4에 나타낸 회로구성으로 되어 있다.
즉, D-FF는 차동(差動)증폭회로(200,201), ECL(emitter-coupled logic)회로(202,203) 및 래치회로(204,205)에 의해 구성된다.
차동증폭회로(200)는 npn형의 트랜지스터 Q1, Q2의 에미터를 결합하고, 그 결합점에 정전류원 I0이 설치되어 있다. 차동증폭회로(201)는 npn형의 트랜지스터 Q3, Q4의 에미터를 결합하고, 그 결합점에 정전류원 I1이 설치되어 있다.
ECL회로(202)는 서로 에미터를 결합한 npn형의 트랜지스터 Q5, Q6에 의해 구성된다. ECL회로(203)는 서로 에미터를 결합한 npn형의 트랜지스터 Q9, Q10에 의해 구성된다.
래치회로(204)는 콜렉터, 베이스 및 에미터 상호간을 결합한 npn형의 트랜지스터 Q7, Q8에 의해 구성된다. 래치회로(205)는 콜렉터, 베이스 및 에미터 상호간을 결합한 npn형의 트랜지스터 Q11, Q12에 의해 구성된다.
이 회로구성에서는, D-FF의 출력진폭은 약 0.3V 이하밖에 얻어지지 않아, 스루레이트(through rate)를 양호하게 하기 위해서는, 부하저항을 작게 할 필요가 있다.
그러나, 최근의 휴대전화에서는 통화가능시간의 장시간화가 요망되고 있으며, 전술한 바와 같이 부하저항을 작게 하면 소비전류가 증가하여, 소비전력도 증가한다.
또, 스루레이트가 불량하면 바이폴러 ECL로직의 출력지터가 증가하고, PLL회로의 VOC출력신호의 노이즈가 악화되어, 결과적으로는 디지털통신신호의 비트에러레이트가 나빠진다.
예를 들면, 도 4의 D-FF에서는 D단자로부터의 입력신호에 의해 생성되는 E입력신호 및 F입력신호의 파형이 도 5 (A)에서 나타낸 바와 같은 경우에는, 출력신호 G, H에, 도 5 (B)에 나타낸 지터량 △X가 생성된다.
그런데, 도 3에 나타낸 분주기(1)에서는 회로모듈(5)에서, D-FF(15,17,19)가 비동기방식으로 직렬로 접속되어 있다.
따라서, D-FF(15)에 있어서 생긴 지터가 D-FF(17,19)에 전달되고, 최종단의 D-FF(19)로부터 출력되는 출력신호 G, H에는 도 5 (C)에 나타낸 바와 같이 지터량 △X의 3배인 지터량 △Y가 생성된다.
그러므로, 도 3에 나타낸 분주기(1)에서는 최종적으로 얻어지는 출력신호 S1의 지터량이 커지고, 분주기(1)를 PLL회로에 사용하면, PLL회로의 VCO출력신호의 위상노이즈(phase noise)가 증가하고, 최종적으로는 디지털통신신호의 비트에러레이트가 나빠진다.
본 발명은 전술한 종래 기술의 문제점을 감안하여 이루어지고, 출력신호에 생기는 지터량을 억제할 수 있는 분주회로 및 이러한 분주회로를 포함하는 디지털PLL회로를 제공하는 것을 목적으로 한다.
본 발명의 제1 특징에 따르면, 본 발명의 분주회로는 직렬로 접속되어 분주회로를 형성하는 복수의 기억회로를 포함하고, 기준클록신호로 사용되는 입력신호에 응답하여 구동하며, 분주비(分周比) 결정신호에 의해 선택된 분주비로 입력신호를 분주하여 제1 분주신호를 생성하는 제1 분주회로와, 직렬로 접속되어 분주회로를 형성하는 복수의 기억회로를 포함하고, 기준클록신호로 사용되는 상기 제1 분주신호에 응답하여 구동하며, 직렬로 접속된 기억회로의 단수(段數)에 대응하는 분주비로 상기 제1 분주신호를 분주하여 제2 분주신호를 생성하는 제2 분주회로와, 상기 제2 분주회로의 기억회로의 출력에 따라 상기 분주비 결정신호를 생성하는 분주비 결정수단을 포함한다.
본 발명의 제2 특징에 따르면, 본 발명의 디지털 PLL회로는 주파수멀티플라이수단으로부터의 출력신호를 분주한 발진(發振)출력을 생성하는 분주기와, 기준신호와 상기 분주기로부터의 발진출력과의 위상을 비교하는 위상비교수단과, 상기 위상비교수단의 비교결과에 따라, 분주회로를 사용하여 카운트를 행하는 디지털카운터와, 상기 디지털카운터의 카운트결과에 따라, 발진주파수를 결정하여 출력신호를 생성하고, 최종적으로 목표주파수의 출력신호를 생성하는 주파수멀티플라이수단을 포함한다.
본 발명의 제1 및 제2 특징에서, 제1 분주회로는 바람직하게는 제1단의 기억회로의 반전출력을 제2단의 기억회로에 입력하고, 후단의 기억회로가 있는 경우에는, 상기 제2단의 기억회로의 출력을 후단의 기억회로에 순차로 출력하며, 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 당해 최종단 이외의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단 이외의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록, 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 상기 제1단의 기억회로의 반전출력을 상기 제1 분주신호로 사용하고, 상기 제2 분주회로는 제1단의 기억회로의 반전출력을 제2단 기억회로에 입력하고, 제3단 이후는 전단의 기억회로의 출력을 후단의 기억회로에 입력하고, 최종단의 기억회로의 출력을 제1단의 기억회로에 입력하도록 제1 분주신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 최종단의 기억회로의 출력을 상기 제2 분주신호로 사용한다.
좀 더 바람직하게는, 제1 분주회로는 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 상기 최종단의 하나 앞의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단의 하나 앞의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속한다.
대안적으로, 제1 분류회로는 바람직하게는 제1단의 기억회로의 반전출력을 제2단의 기억회로에 입력하고, 후단의 기억회로가 있는 경우에는, 상기 제2단 기억회로의 출력을 후단의 기억회로에 순차로 출력하며, 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력을 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단 이외의 기억회로의 출력을 제1단 기억회로의 입력에 피드백하도록, 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 상기 제1단 기억회로의 반전출력을 상기 제1 분주신호로 사용하고,
상기 제2 분주회로는 제1단 기억회로의 반전출력을 제2단 기억회로에 입력하고, 제3단 이후는 전단의 기억회로의 출력을 후단의 기억회로에 입력하고, 최종단의 기억회로의 출력을 제1단의 기억회로에 입력하도록 제1 분주신호에 따라 구동되는 복수의 기억회로를,접속하고 있으며, 최종단의 기억회로의 출력을 상기 제2 분주신호로 사용한다.
좀 더 바람직하게는, 제2 분주회로는 상기 최종단의 기억회로의 후단에서 기준클록신호로 상기 입력신호를 사용하여 구동하고, 상기 제2 분주신호를 입력하는 기억회로를 추가로 포함한다.
좀 더 바람직하게는, 분주비결정수단은 상기 제2 분주회로의 모든 기억회로의 출력 및 분주비 선택신호의 전부가 제1 논리레벨로 되었을 때, 제1 분주비로 분주를 행하는 것을 나타내는 분주비 결정신호를 생성한다.
바람직하게는, 분주회로가 상기 분주비 선택신호를 생성하고, 상기 제2 분주회로가 생성한 제2 분주신호에 따라 카운트를 행하는 스왈로우카운터(swallow counter)를 추가로 포함한다.
바람직하게는, 기억회로가 D형 플립플롭이다.
다음에, 본 발명의 바람직한 실시예를 도면을 참조하여 설명한다.
제1 실시예
도 6은 본 발명의 제1 실시예에 따른 디지털 PLL회로의 분주기(41)의 회로도이다.
분주기(41)는 도 1에 나타낸 디지털 PLL회로의 디지털카운터(8)에 내장된다.
도 7 (F), 7 (G), 7 (H), 7 (I) 및 도 8 (F), 8 (G), 8 (H), 8 (I)는 각각 도 6에 나타낸 신호 S49, 신호 S51, 신호 S53, 신호 S47의 타이밍차트이다.
본 명세서에서, 도 7 (A) 내지 도 7 (N)은 도 6에 나타낸 4/5선택신호 S24가 하이레벨인 경우(회로모듈(3)에 있어서 4분주가 선택된 경우)의 타이밍차트이고, 도 8 (A) 내지 도 8 (N)은 도 6에 나타낸 4/5선택신호 S24가 로레벨인 경우(회로모듈(3)에 있어서 5분주가 선택된 경우)의 타이밍차트이다.
도 6에 나타낸 바와 같이, 분주기(41)는 제1 분주회로로서의 회로모듈(3) 및 제2 분주회로로서의 회로모듈(45)에 의해 구성된다.
본 명세서에서, 회로모듈(3)은 전술한 도 3에 나타낸 종래의 분주기의 회로모듈(3)과 동일하다.
따라서, 도 6에 나타낸 입력신호 S0, S7, S9, S11, S14와 분주비 결정신호 S21, S15, S17, S19의 타이밍차트는 전술한 분주기(1)와 마찬가지로, 도 7 (A), 7 (B), 7 (C), 7 (D), 7 (E), 7 (J), 7 (L), 7 (M), 7 (N) 및 도 8 (A), 8 (B), 8 (C), 8 (D), 8 (E), 8 (J), 8 (L), 8 (M), 8 (N)과 동일하게 된다.
다음에, 도 6에 나타낸 회로모듈(45)에 대하여 상세히 설명한다.
회로모듈(45)은 D-FF(47,49,51,53), 분주비 결정수단으로서의 5-입력 NOR회로(55) 및 버퍼(57)로 구성된다.
D-FF(47)의 Q-단자는 D-FF(49)의 D단자에 접속되고, D-FF(49)의 Q단자는 D-FF(51)의 D단자에 접속되고, D-FF(51)의 Q단자는 D-FF(53)의 D단자에 접속되고, D-FF(53)의 Q단자는 D-FF(47)의 D단자에 접속되어 있다.
즉, D-FF(47)의 출력이 D-FF(49,51,53)에 차례로 전달되고, D-FF(53)의 출력이 D-FF(47)의 입력에 피트백되는 구성으로 되어 있다.
또, D-FF(47,49,51,53)의 CLK단자는 회로모듈(3)의 D-FF(7)의 Q-단자에 접속되고, 신호 S7에 동기하여 구동된다.
본 명세서에서, 도 7 (F)～7 (I)에 나타낸 바와 같이, D-FF(53)의 Q단자의 레벨변화의 영향은 신호 S7의 1주기×4(D-FF(47,49,51,53)의 단수)의 시간경과 후에, 역방향의 레벨변화로서 D-FF(53)의 Q단자에 피드백된다. 따라서, 신호 S47, S47-, S49, S51, S53은 신호 S7을 8분주한 신호가 된다.
NOR회로(55)에는 D-FF(47,49,51,53)의 Q단자로부터의 신호 S47, S49, S51, S53과 4/5선택신호 S24가 입력되고, 이들의 NOR연산결과가 분주비 결정신호 S21로서 회로모듈(3)에 출력된다.
본 명세서에서, 분주비 결정신호 S21의 파형은 도 7 (J) 및 도 8 (J)에 나타나 있고, 전술한 분주기(1)의 NOR회로(21)로부터 출력되는 분주비 결정신호 S21과 동일하다.
4/5선택신호 S24는 도 9에 나타낸 바와 같이, 스왈로우카운터(59)에서 출력된다.
스왈로우카운터(59)는 도 10 (A)에 나타낸 4/5선택신호 S24를 회로모듈(45)에 출력한다. 그에 따라, 회로모듈(45)는 4/5선택신호 S24가 로레벨인 동안에 입력신호 S0을 33분주하고, 4/5선택신호 S24가 하이레벨인 동안에 입력신호 S0을 32분주한 출력신호 S57을 스왈로우 카운터(57)에 입력한다.
도 10 (B)에 나타낸 바와 같이, 출력신호 S57은 입력신호 S0을 33분주한 신호를 3주기분 포함하고, 입력신호 S0을 32분주한 신호를 38주기분 포함한다.
스왈로우카운터(59)는 출력신호 S57에 포함되는 펄스를 카운트함으로써, 카운트값 1315(33×3+32×38)를 카운트한다.
다음에, 도 6에 나타낸 분주기(41)의 동작에 대하여 설명한다.
먼저, 분주기(41)가 32분주기로서 기능하는 경우의 동작을 도 7 (A) 내지 도 7 (N)을 참조하여 설명한다.
이 경우에는, 도 7 (A) 내지 도 7 (N)에 나타낸 바와 같이, 4/5선택신호 S24는 하이레벨을 유지하고 있으며, 도 7 (J)에 나타낸 바와 같이, 분주비 결정신호 S21은 로레벨을 유지한다. 따라서, 신호 S13도 로레벨을 유지하고, D-FF(9)의 Q단자로부터 출력된 도 7 (C)에 나타낸 신호(9)는 그대로 도 7 (E)에 나타낸 신호 S14로서 D-FF(7)의 D단자에 출력된다.
그러므로, 예를 들면, D-FF(7)의 D단자의 레벨변화의 영향은 입력신호 S0의 1주기×2(D-FF(7,9)의 단수)의 시간경과 후에, 역방향의 레벨변화로서 D-FF(7)의 D단자에 피드백된다. 따라서, 도 7 (B), 7 (C), 7 (E)에 나타낸 바와 같이, 신호 S7, S9, S14는 입력신호 S0을 4분주한 신호가 된다.
다음에, 신호 S7은 D-FF(47)의 CLK단자에 입력된다. 전술한 바와 같이, 본 명세서에서는 도 7 (I), 7 (F), 7 (G), 7 (H)에 나타낸 바와 같이, 신호 S47, S47-, S49, S51, S53이 신호 S7을 8분주한 신호, 즉, 입력신호 S0을 32(=4×8)분주한 신호가 된다.
신호 S53은 버퍼(57)를 통해 출력신호 S57로서 출력된다.
본 명세서에서, 출력신호 S57도 입력신호 S0을 32분주한 신호로 되어 있다.
다음에, 분주기(41)가 33분주기로서 기능하는 경우의 동작을 도 8 (A) 내지 도 8 (N)을 참조하여 설명한다.
이 경우에는, 도 8 (A) 내지 도 8 (N)에 나타낸 바와 같이, 4/5선택신호 S24는 로레벨을 유지하고 있으며, 도 8 (J)에 나타낸 바와 같이, 분주비 결정신호 S21은 신호 S47, S49, S51 및 S53에 응답하여 로레벨 또는 하이레벨이 된다. 따라서, AND회로(13)는 분주비 결정신호 S21가 하이레벨인 때, 신호 S11을 신호 S13으로서 0R회로(14)에 출력한다.
0R회로(14)는 신호 S13과 신호 S9에 대한 OR연산을 수행하고, 그 연산결과를 신호 S14로서 D-FF(7)의 D단자에 출력한다.
본 명세서에서, 신호 S11은 D-FF(11)에 있어서 신호 S9를 1클록사이클 지연시킨 신호이므로, 분주비 결정신호 S21이 하이레벨인 기간에 대응하여, 3클록사이클만 하이레벨 상태를 갖는 펄스 A1이 신호 S14로 나타난다.
또, 그에 따라 신호 S7에도 3클록사이클만 로레벨 상태를 갖는 펄스 A2가 나타난다.
신호 S7은 D-FF(47,49,51,53)의 CLK단자에 입력되고, D-FF(47,49,51,53)를 구동하기 위한 클록신호로 사용된다.
본 명세서에서는, 예를 들면, D-FF(47)에서 신호 S47의 역방향 레벨전환이 신호 S7의 4주기 후에 발생하므로, 도 8 (I)에 나타낸 바와 같이, 신호 S47이 타이밍 t1에서 하이레벨에서 로레벨로 전환되면, 다음에 신호 S47은 신호 S7의 4주기 후인 타이밍 t2에서 로레벨에서 하이레벨로 전환된다. 이 때, 신호 S7에는 3클록사이클만 로레벨 상태를 갖는 펄스 A1을 포함하므로, 신호 S47에는 17클록사이클만 로레벨 상태를 갖는 펄스 A3이 나타난다.
그 후, 신호 S47은 16클록사이클만 하이레벨을 유지한 후에, 타이밍 t3에서 하이레벨에서 로레벨로 전환된다.
즉, 신호 S47의 주기는 33클록사이클이고, 신호 S47은 입력신호 S0을 33분주한 것이 된다.
마찬가지로 신호 S49, S51, S53도 입력신호 S0을 33분주한 것이 된다. 신호 S53은 버퍼(57)를 통해 출력신호 S57로서 출력된다.
본 명세서에서, 출력신호 S57도 입력신호 S0을 33분주한 신호로 되어 있다.
또, NOR회로(55)에서는 신호 S47, S49, S51, S53 및 4/5선택신호 S24의 NOR연산이 행해지고, 그 연산결과인 분주비 결정신호 S21이 생성된다. 이 때, 4/5선택신호 S24는 로레벨이므로, 신호 S47, S49, S51, S53이 모두 로레벨일 때 분주비 결정신호 S21은 하이레벨이 된다. 즉, 도 8 (J)에 나타낸 타이밍 t1, t3,… 으로부터 분주비 결정신호 S21은 5클록사이클 동안만 하이레벨이 된다.
이상 설명한 바와 같이, 분주기(41)에 의하면, 32분주 및 33분주를 선택적으로 행할 수 있다.
또, 분주기(41)에서는 회로모듈(45)이 신호 S7을 기준클록으로 사용하여 D-FF(47,49,51,53)를 구동한다. 그러므로, D-FF의 전단(前段)에서 생긴 지터가 D-FF의 후단에 전달되지 않아, 출력신호 S57의 지터량을 대폭 삭감할 수 있다.
그러므로, 분주기(41)를 디지털카운터로서 내장한 본 실시예의 디지털 PLL회로에 의하면, 위상노이즈의 영향을 억제할 수 있어, 예를 들면 디지털통신신호의 비트에러레이트를 개선할 수 있다.
제2 실시예
도 11은 본 발명의 제2 실시예에 따른 디지털 PLL회로의 분주기(61)의 회로도이다.
도 11에 나타낸 바와 같이, 분주기(61)는 제1 분주회로로서의 회로모듈(3) 및 제2 분주회로로서의 회로모듈(65)에 의해 구성된다.
본 명세서에서, 회로모듈(3)은 전술한 도 3에 나타낸 종래의 분주기(1)의 회로모듈(3)과 동일하다.
따라서, 도 1에 나타낸 입력신호 S0, S7, S9, S11, S14 및 분주비 결정신호 S21, S15, S17, S19의 타이밍차트는 도 7 (A), 7 (B), 7 (C), 7 (D), 7 (E), 7 (J), 7 (L), 7 (M), 7 (N) 및 도 8 (A), 8 (B), 8 (C), 8 (D), 8 (E), 8 (J), 8 (L), 8 (M), 8 (N)에 나타낸 분주기(1)와 동일하다.
다음에, 도 16 나타낸 회로모듈(65)에 대하여 상세히 설명한다.
도 11에 나타낸 바와 같이, 회로모듈(65)은 도 6에 나타낸 회로모듈(45)의 D-FF(53)의 후단에 D-FF(62)를 설치한 구성을 하고 있다.
즉, D-FF(53)의 Q단자가 D-FF(62)의 D단자에 접속되고, D-FF(62)의 Q단자가 버퍼(63)에 접속되어 있다.
또, 입력신호 S0은 D-FF(62)의 CLK단자에 입력된다.
회로모듈(65)에서는, 도 11에 나타낸 신호 S47, S49, S51, S53의 타이밍차트는 도 6에 나타낸 분주기(41)와 마찬가지로, 도 7 (I), 7 (F), 7 (H) 및 도 8 (I), 8 (F), 8 (G), 8 (H)가 된다.
신호 S53은 D-FF(62)에서 입력신호 S0를 기준으로 사용하여 파형정형되고, 도 7 (K) 및 도 8 (K)에 나타낸 바와 같이, 입력신호 S0의 1클록사이클분만큼 지연된 신호 S62가 된다. 신호 S62는 버퍼(63)를 통해 출력신호 S63으로서 출력된다.
이상 설명한 바와 같이, 분주기(61)에 의하면 신호 S53을 사용하여 입력신호 S0의 파형을 정형하여, 입력신호 S0과 동기한 출력신호 S63을 얻을 수 있다.
분주기(61)에서는 D-FF(62)를 추가했으므로, 도 6에 나타낸 분주기(41)와 비교해 소비전력이 커진다는 점에 유의해야 한다.
제3 실시예
도 12는 본 발명의 제3 실시예에 따른 디지털 PLL회로의 분주기(71)의 회로도이다.
도 12에 나타낸 바와 같이, 분주기(71)는 제1 분주회로로서의 회로모듈(73) 및 제2 분주회로로서의 회로모듈(45)에 의해 구성된다.
본 명세서에서, 회로모듈(45)은 전술한 도 6에 나타낸 분주기(41)의 회로모듈(45)과 동일하다.
다음에, 회로모듈(73)에 대하여 설명한다.
회로모듈(73)은 D형 플립플롭(D-FF)(74,76), AND회로(75) 및 OR회로(72)로 구성된다.
D-FF(74,76)는 기준클록으로 입력신호 S0을 사용하여 구동된다.
D-FF(74)의 Q단자는 D-FF(76)의 D단자에 접속되어 있다. D-FF(74)의 Q-단자는 OR회로(72)의 한쪽 입력단자 및 회로모듈(45)의 D-FF(47,49,51,53)의 CLK단자와 접속되어 있다.
회로모듈(73)은 회로모듈(45)로부터 입력된 도 7 (J) 및 도 8 (J)에 나타낸 분주비 결정신호 S21에 따라, 입력신호 S0을 2분주 또는 3분주로 분주하고, 이 분주된 신호 S74-를 D-FF(74)의 Q-단자에서 회로모듈(45)로 출력한다. 구체적으로는, 분주비 결정신호 S21이 하이레벨일 때, 회로모듈(73)에서 입력신호 S0을 3분주한 신호 S74-를 생성하고, 회로모듈(45)에서 입력신호 S0을 17분주한 출력신호 S57을 생성한다.
또, 분주비 결정신호 S21이 로레벨일 때, 회로모듈(73)에서 입력신호 S0를 2분주한 신호 S74-를 생성하고, 회로모듈(45)에서 입력신호 S0을 16분주한 출력신호 S57을 생성한다.
제4 실시예
도 13은 본 발명의 제4 실시예에 따른 디지털 PLL회로의 분주기(81)의 회로도이다.
분주기(81)는 24분주 및 25분주 중 어느 한쪽을 선택하여, 입력신호 S0을 분주한다.
도 13에 나타낸 바와 같이, 분주기(81)는 제1 분주회로로서의 회로모듈(3) 및 제2 분주회로로서의 회로모듈(75)에 의해 구성된다.
본 명세서에서, 회로모듈(3)은 전술한 도 6에 나타낸 분주기(41)의 회로모듈(3)과 동일하다.
즉, 회로모듈(3)은 분주비 결정신호 S82에 따라, 입력신호 S0를 4분주 또는 5분주한 신호 S7을 생성한다.
다음에, 회로모듈(75)에 대하여 설명한다.
회로모듈(75)은 D-FF(83, 84,85,), 4-입력의 NOR회로(86) 및 버퍼(87)로 구성된다.
D-FF(83)의 Q-단자는 D-FF(84)의 D단자에 접속되고, D-FF(84)의 Q단자는 D-FF(85)의 D단자에 접속되고, D-FF(85)의 Q단자는 D-FF(83)의 D단자에 접속되어 있다.
즉, D-FF(83)이 Q-단자의 출력이 D-FF(84,85)의 순서로 전달되고, D-FF(85)의 출력이 D-FF(83)에 피드백되는 구성으로 되어 있다.
또, D-FF(83,84,85)의 CLK단자는 회로모듈(3)의 D-FF(7)의 Q-단자에 접속되고, 신호 S7에 동기하여 구동된다.
본 명세서에서, 예를 들면 D-FF(83)의 Q단자의 레벨변화의 영향은 신호 S7의 1주기×3(D-FF(84,85,83)의 단수)의 시간경과 후에, 역방향의 레벨변화로서 D-FF(83)의 Q단자에 피드백된다. 따라서, 신호 S83-, S84, S85는 신호 S7을 6분주한 신호가 된다.
NOR회로(86)에는 D-FF(83,84,85)의 Q단자에서 신호 S83, S84, S85와 4/5선택신호 S24가 입력되고, 이들의 NOR연산결과가 분주비 결정신호 S82로서 회로모듈(3)로 출력된다.
분주기(81)에서는, 회로모듈(3)이 회로모듈(75)에서 입력된 분주비 결정신호 S82에 따라 입력신호 S0을 4분주 또는 5분주로 분주하고, 이 분주된 신호 S7을 D-FF(7)의 Q-단자에서 회로모듈(75)로 출력한다. 구체적으로는, 분주비 결정신호 S82가 하이레벨일 때, 회로모듈(3)에서 입력신호 S0을 5분주한 신호 S7을 생성하고, 회로모듈(75)에서 입력신호 S0을 25분주한 출력신호 S87을 생성한다.
또, 분주비 결정신호 S82가 로레벨일 때, 회로모듈(3)은 입력신호 S0을 4분주한 신호 S7을 생성하고, 회로모듈(75)은 입력신호 S0을 24분주한 출력신호 S87을 생성한다.
이상 설명한 바와 같이, 분주기(81)에 의하면 입력신호 S0을 24분주 및 25분주 중 어느 한쪽을 선택하여 분주할 수 있다.
또, 분주기(81)로부터는 회로모듈(75)이 D-FF(83,84,85)를 기준클록으로 신호 S7을 동기하여 구동하므로, D-FF의 전단에서 생긴 지터가 D-FF의 후단에 전달되지 않아, 출력신호 S57의 지터량을 대폭 삭감할 수 있다
제5 실시예
도 14는 본 발명의 제5 실시예에 따른 디지털 PLL회로의 분주기(91)의 회로도이다.
분주기(91)는 40분주 및 41분주 중 어느 한쪽을 선택하여, 입력신호 S0을 분주한다.
도 14에 나타낸 바와 같이, 분주기(91)는 제1 분주회로로서의 회로모듈(3) 및 제2 분주회로로서의 회로모듈(95)에 의해 구성된다.
본 명세서로부터, 회로모듈(3)은 전술한 도 6에 나타낸 분주기(41)의 회로모듈(3)과 동일하다.
즉, 회로모듈(3)은 분주비 결정신호 S106에 따라, 입력신호 S0을 4분주 또는 5분주한 신호 S7을 생성한다.
다음에, 회로모듈(95)에 대하여 설명한다.
회로모듈(95)은 D-FF(101,102,103,104,105), 6-입력의 NOR회로(106) 및 버퍼(107)로 구성된다.
D-FF(101)의 Q-단자는 D-FF(102)의 D단자에 접속되고, D-FF(102)의 Q단자는 D-FF(103)의 D단자에 접속되고, D-FF(103)의 Q단자는 D-FF(104)의 D단자에 접속되고, D-FF(104)의 Q단자는 D-FF(105)의 D단자에 접속되고, D-FF(105)의 Q단자는 D-FF(101)의 D단자에 접속되어 있다.
즉, D-FF(101)의 Q-단자의 출력이 D-FF(102,103,104,105)의 순서로 전달되고, D-FF(105)의 출력이 D-FF(101)의 입력에 피드백되는 구성으로 되어 있다.
또, D-FF(101,102,103,104,105)의 CLK단자는 회로모듈(3)의 D-FF(7)의 Q-단자에 접속되고, 신호 S7에 동기하여 구동된다.
본 명세서에서, 예를 들면, D-FF(101)의 Q-단자의 레벨변화의 영향은 신호 S7의 1주기×5(D-FF(101～105)의 단수)의 시간경과 후에, 역방향의 레벨변화로서 D-FF(101)의 Q-단자에 피드백된다. 따라서, 신호 S101, S101-, S102, S103, S104, S104, S105는 신호 S7을 10분주한 신호가 된다.
NOR회로(106)에는 D-FF(101,102,103,104,105)의 Q단자에서 신호 S101, S102, S103, S104, S105와 4/5선택신호 S24가 입력되고, 이들의 NOR연산결과가 분주비 결정신호 S106으로서 회로모듈(3)로 출력된다.
분주기(91)로부터는, 회로모듈(3)이 회로모듈(95)에서 입력된 분주비 결정신호 S106에 따라 입력신호 S0을 4분주 또는 5분주로 분주하고, 이 분주된 신호 S7을 D-FF(7)의 Q-단자에서 회로모듈(95)로 출력한다. 구체적으로는, 분주비 결정신호 S106이 하이레벨일 때, 회로모듈(3)은 입력신호 S0을 5분주한 신호 S7을 생성하고, 회로모듈(95)은 기준클록으로 신호 S7을 사용하여 입력신호 S0을 41분주한 출력신호 S107을 생성한다.
또, 분주비 결정신호 S106이 로레벨일 때, 회로모듈(3)은 입력신호 S0을 4분주한 신호 S7을 생성하고, 상기 분주비 선택신호를 생성하고, 회로모듈(95)은 기준클록으로 신호 S7을 사용하여 입력신호 S0을 40분주한 출력신호 S107을 생성한다.
이상 설명한 바와 같이, 분주기(81)에 의하면 입력신호 S0을 40분주 및 41분주 중 어느 한쪽을 선택하여 분주할 수 있는 동시에, D-FF(101～105)를 동기모드로 구동할 수 있다.
제6 실시예
도 15는 본 발명의 제6 실시예에 따른 디지털 PLL회로의 분주기(111)의 회로도이다.
분주기(111)는 40분주 및 42분주 중 어느 한쪽을 선택하여, 입력신호 S0을 분주한다.
도 5에 나타낸 바와 같이, 분주기(111)는 제1 분주회로로서의 회로모듈(113) 및 제2 분주회로로서의 회로모듈(45)에 의해 구성된다.
본 명세서에서, 회로모듈(45)은 전술한 도 1에 나타낸 종래의 분주기(41)의 회로모듈(45)과 동일하다.
즉, 회로모듈(45)은 신호 S117을 8분주한 출력신호 S57을 생성한다.
다음에, 회로모듈(113)에 대하여 설명한다.
도 15에 나타낸 바와 같이, 회로모듈(113)은 D-FF(117,119,121), AND회로(123,124), OR회로(114), 버퍼(125) 및 인버터(126)를 가진다.
회로모듈(113)로부터는, D-FF(117)의 Q-단자가 D-FF(119)의 D단자에 접속되고, D-FF(119)의 Q단자가 D-FF(121)의 D단자에 접속되어 있다.
D-FF(117,119,121)의 CLK단자에는 입력신호 S0이 입력된다.
버퍼(125)의 입력단자는 OR회로(55)의 출력단자에 접속되고, 버퍼(125)의 출력단자는 AND회로(123)의 한쪽 입력단자에 접속되어 있다.
AND회로(123)의 다른 쪽 입력단자는 D-FF(121)의 Q단자에 접속되어 있다.
인버터(126)의 입력단자는 OR회로(55)의 출력단자에 접속되고, 인버터(126)의 출력단자는 AND회로(124)의 한쪽 입력단자에 접속되어 있다.
AND회로(124)의 다른 쪽 입력단자는 D-FF(119)의 Q단자에 접속되어 있다.
AND회로(123,124)의 출력단자는 각각 OR회로(114)의 입력단자에 접속되어 있고, OR회로(114)의 출력단자는 D-FF(117)의 D단자에 접속되어 있다.
회로모듈(113)은 분주비 결정신호 S55가 로레벨일 때, D-FF(119)의 Q단자로부터의 신호 S119가 AND회로(124) 및 OR회로(114)를 통해 D-FF(117)의 D단자에 피드백된다. 이로써, 신호 S117은 입력신호 S0을 4분주한 신호가 된다.
회로모듈(113)은 분주비 결정신호 S55가 하이레벨일 때, D-FF(121)의 Q단자로부터의 신호 S121이 AND회로(123) 및 OR회로(114)를 통해 D-FF(117)의 D단자에 피드백된다. 이로써, 신호 S117은 입력신호 S0을 6분주한 신호가 된다.
그러므로, 4/6선택신호 S134가 로레벨일 때, 회로모듈(45)이 신호 S117을 8분주하면, 출력신호 S57은 입력신호 S0을 32분주한 것이 된다. 또, 4/6선택신호 S134가 하이레벨일 때, 회로모듈(45)이 신호 S117을 분주하면, 출력신호 S57은 입력신호 S0을 34분주한 것이 된다.
이상 설명한 바와 같이, 분주기(111)에 의하면, 32분주 및 34분주 중 어느 한쪽을 선택하여 입력신호 S0을 분주할 수 있는 동시에, D-FF(47,49,51,53)을 동기모드로 구동할 수 있다.
본 발명은 전술한 실시예에 한정되지 않으며, 청구범위 내에 속하는 여러 가지 변형을 포함한다.
본 발명의 분주회로에 있어서, 예를 들어 제1 분주회로 및 제2 분주회로에 서, 직렬로 접속되는 D-FF의 수는 분주비에 따라 임의로 설정될 수 있다.
또, 전술한 실시예로부터는 2종류의 분주비가 제1 분주회로에서 선택될 수 있는 경우를 예시했지만, 3종류 이상의 분주비를 선택할 수 있는 구성으로 해도 된다. 이 경우에는, 예를 들면, 분주비 결정신호로서 2비트 이상의 신호를 사용하고, 3종류 이상의 신호를 제1단의 D-FF의 D단자에 피드백하는 것으로 구성될 수 있다.
또, 전술한 실시예로부터는 기억회로로서 D-FF를 예시했지만, 그밖의 RS플립플롭이나 JK플립플롭 등을 사용하여 구성해도 된다.
또한, 전술한 실시예로부터는 분주비 결정수단을 NOR회로를 사용하여 구성한 경우를 예시했지만, 동일한 기능을 실현할 수 있으면 그밖의 회로를 사용하여 구성해도 된다.
이상 설명한 바와 같이, 본 발명의 분주회로에 의하면, 복수의 분주비 중 하나의 분주비를 선택하여 입력신호를 분주할 수 있다.
또, 본 발명의 분주회로로부터는, 제2 분주회로의 복수의 기억회로는 기준클록으로 제1 분주신호를 사용하여 동기식으로 구동된다. 그러므로, 전단의 기억회로로부터 생긴 지터가 후단의 기억회로에 전달되지 않고, 최종단의 기억회로의 출력신호의 지터량을 대폭 삭감할 수 있다.
본 발명의 디지털 PLL회로에 의하면, 디지털카운터에 전술한 분주회로를 내장함으로써 위상노이즈의 영향을 억제할 수 있어, 예를 들면 디지털통신신호의 비트에러레이트를 개선할 수 있다.
도 1은 본 발명의 일반적인 프로그램가능 디지털 PLL회로의 블록도.
도 2는 도 1에 나타낸 디지털 PPL회로의 조작을 설명하기 위한 도면.
도 3은 도 1에 나타낸 디지털카운터에 제공된 분주기의 회로다이어그램.
도 4는 일반적인 D-FF의 내부구성을 나타낸 도면.
도 5 (A) 내지 도 5 (C)는 D-FF에서 발생하는 지터를 나타낸 도면.
도 6은 본 발명의 제1 실시예에 따른 디지털 PLL회로의 분주기의 회로도.
도 7 (A) 내지 도 7 (N)은 전단(前段)의 회로모듈이 분주비로 4를 선택하는 경우 도 6에 나타난 분주기의 각 신호에 대한 타이밍도.
도 8 (A) 내지 도 8 (N)은 전단의 회로모듈이 분주비로 5를 선택하는 경우 도 6에 나타난 분주기의 각 신호에 대한 타이밍도.
도 9는 스왈로우카운터를 설명하기 위한 도면.
도 10 (A)는 도 6에 나타난 4/5선택신호의 파형도, 도 10 (B)는 도 6에 나타난 출력신호의 파형도.
도 11은 본 발명의 제2 실시예에 따른 디지털 PLL회로의 분주기의 회로도.
도 12는 본 발명의 제3 실시예에 따른 디지털 PLL회로의 분주기의 회로도..
도 13은 본 발명의 제4 실시예에 따른 디지털 PLL회로의 분주기의 회로도..
도 14는 본 발명의 제5 실시예에 따른 디지털 PLL회로의 분주기의 회로도.
도 15는 본 발명의 제5 실시예에 따른 디지털 PLL회로의 분주기의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
41: 분주기, 3,45,65,73,75,95,113: 회로모듈, 7,9,11,47,49,51,53: D-FF, 13: AND회로, 14: OR회로, 55: NOR회로, 57: 버퍼, 59: 스왈로우카운터.

Claims (18)

  1. 직렬로 접속되어 분주회로를 형성하는 복수의 기억회로를 포함하고, 기준클록신호로 사용되는 입력신호에 응답하여 구동하며, 분주비(分周比) 결정신호에 의해 선택된 분주비로 입력신호를 분주하여 제1 분주신호를 생성하는 제1 분주회로와;
    상기 제1 분주신호를 기준클록신호로서 하여 직렬로 접속된 복수의 기억회로를, 구동시키고, 당해 직렬로 접속된 기억회로의 단수(段數)에 따른 분주비로, 상기 제1 분주신호를 분주하여 제2 분주신호를 생성하는 제2 분주회로와;
    상기 제2 분주회로의 기억회로의 출력에 따라, 상기 분주비 결정신호를 생성하는 분주비 결정수단
    을 포함하는 것을 특징으로 하는 분주회로.
  2. 제1항에 있어서,
    상기 제1 분주회로는 제1단의 기억회로의 반전출력을 제2단의 기억회로에 입력하고, 후단의 기억회로가 있는 경우에는, 상기 제2단의 기억회로의 출력을 후단의 기억회로에 순차로 출력하며, 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 당해 최종단 이외의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단 이외의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록, 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 상기 제1단의 기억회로의 반전출력을 상기 제1 분주신호로 사용하고,
    상기 제2 분주회로는 제1단 기억회로의 반전출력을 제2단 기억회로에 입력하고, 제3단 이후는 전단의 기억회로의 출력을 후단의 기억회로가 입력하고, 최종단의 기억회로의 출력을 제1단의 기억회로에 입력하도록 제1 분주신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 최종단의 기억회로의 출력을 상기 제2 분주신호로 사용하는 것을 특징으로 하는 분주회로.
  3. 제2항에 있어서,
    상기 제1 분주회로가 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 상기 최종단의 하나 앞의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단의 하나 앞의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하는 것을 특징으로 하는 분주회로.
  4. 제1항에 있어서,
    상기 제1 분주회로가 제1단의 기억회로의 반전출력을 제2단의 기억회로에 입력하고, 후단의 기억회로가 있는 경우에는, 상기 제2단 기억회로의 출력을 후단의 기억회로에 순차로 출력하며, 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력을 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단 이외의 기억회로의 출력을 제1단 기억회로의 입력에 피드백하도록, 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 상기 제1단 기억회로의 반전출력을 상기 제1 분주신호로 사용하고,
    상기 제2 분주회로는 제1단 기억회로의 반전출력을 제2단 기억회로에 입력하고, 제3단 이후는 전단의 기억회로의 출력을 후단의 기억회로에 입력하고, 최종단의 기억회로의 출력을 제1단의 기억회로에 입력하도록 제1 분주신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 최종단의 기억회로의 출력을 상기 제2 분주신호로 사용하는 것을 특징으로 하는 분주회로.
  5. 제4항에 있어서,
    상기 제1 분주회로가 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 상기 최종단의 하나 앞의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단의 하나 앞의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하는 것을 특징으로 하는 분주회로.
  6. 제2항에 있어서,
    상기 제2 분주회로가 상기 최종단의 기억회로의 후단에서 기준클록신호로 상기 입력신호를 사용하여 구동하고, 상기 제2 분주신호를 입력하는 기억회로를 추가로 포함하는 것을 특징으로 하는 분주회로.
  7. 제2항에 있어서,
    상기 분주비 결정수단은 상기 제2 분주회로의 모든 기억회로의 출력 및 분주비 선택신호의 전부가 제1 논리레벨로 되었을 때, 제1 분주비로 분주를 행하는 것을 나타내는 분주비 결정신호를 생성하는 것을 특징으로 하는 분주회로.
  8. 제7항에 있어서,
    상기 분주비 선택신호를 생성하고, 상기 제2 분주회로가 생성한 제2 분주신호에 따라 카운트를 행하는 스왈로우카운터(swallow counter)를 추가로 포함하는 것을 특징으로 하는 분주회로.
  9. 제1항에 있어서,
    상기 기억회로가 D형 플립플롭인 것을 특징으로 하는 분주회로.
  10. 디지털 PLL회로에 있어서, 주파수멀티플라이수단으로부터의 출력신호를 분주하여 얻어진 발진(發振)출력을 생성하는 분주기와,
    기준신호와 상기 분주기로부터의 발진출력과의 위상을 비교하는 위상비교수단과,
    상기 위상비교수단의 비교결과에 따라 분주회로를 사용하여 카운트를 행하는 디지털카운터와,
    상기 디지털카운터의 카운트결과에 따라 발진주파수를 결정하여 출력신호를 생성하고, 최종적으로 목표주파수의 출력신호를 생성하는 주파수수단
    을 포함하고,
    상기 디지털카운터의 분주회로는,
    직렬로 접속되어 분주회로를 형성하는 복수의 기억회로를 포함하고, 기준클록신호로 사용되는 입력신호에 응답하여 구동하며, 분주비(分周比) 결정신호에 의해 선택된 분주비로 입력신호를 분주하여 제1 분주신호를 생성하는 제1 분주회로와,
    직렬로 접속된 복수의 기억회로를, 상기 제1 분주신호를 기준클록신호로서 구동하고, 당해 직렬로 접속된 기억회로의 단수(段數)에 따른 분주비로, 상기 제1 분주신호를 분주하여 제2 분주신호를 생성하는 제2 분주회로와,
    상기 제2 분주회로의 기억회로의 출력에 따라, 상기 분주비 결정신호를 생성하는 분주비 결정수단
    을 포함하는 것을 특징으로 하는 디지털 PLL회로.
  11. 제10항에 있어서,
    상기 제1 분주회로는 제1단의 기억회로의 반전출력을 제2단의 기억회로에 입력하고, 후단의 기억회로가 있는 경우에는, 상기 제2단의 기억회로의 출력을 후단의 기억회로에 순차로 출력하며, 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 당해 최종단 이외의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단 이외의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록, 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 상기 제1단의 기억회로의 반전출력을 상기 제1 분주신호로 사용하고,
    상기 제2 분주회로는 제1단 기억회로의 반전출력을 제2단 기억회로에 입력하고, 제3단 이후는 전단의 기억회로의 출력을 후단의 기억회로가 입력하고, 최종단의 기억회로의 출력을 제1단의 기억회로에 입력하도록 제1 분주신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 최종단의 기억회로의 출력을 상기 제2 분주신호로 사용하는 것을 특징으로 하는 디지털 PLL회로.
  12. 제11항에 있어서,
    상기 제1 분주회로가 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 상기 최종단의 하나 앞의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단의 하나 앞의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하는 것을 특징으로 하는 디지털 PLL회로.
  13. 제10항에 있어서,
    상기 제1 분주회로가 제1단의 기억회로의 반전출력을 제2단의 기억회로에 입력하고, 후단의 기억회로가 있는 경우에는, 상기 제2단 기억회로의 출력을 후단의 기억회로에 순차로 출력하며, 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력을 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단 이외의 기억회로의 출력을 제1단 기억회로의 입력에 피드백하도록, 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하고 있으며, 상기 제1단 기억회로의 반전출력을 상기 제1 분주신호로 사용하고,
    상기 제2 분주회로는 제1단 기억회로의 반전출력을 제2단 기억회로에 입력하고, 제3단 이후는 전단의 기억회로의 출력을 후단의 기억회로에 입력하고, 최종단의 기억회로의 출력을 제1단의 기억회로에 입력하도록 제1 분주신호에 따라 구동되는 복수의 기억회로를,접속하고 있으며, 최종단의 기억회로의 출력을 상기 제2 분주신호로 사용하는 것을 특징으로 하는 디지털 PLL회로.
  14. 제13항에 있어서,
    상기 제1 분주회로가 상기 분주비 결정신호에 따라 제1 분주비로 분주를 행할 때는 최종단의 기억회로의 출력과 상기 최종단의 하나 앞의 기억회로의 출력과의 논리합에 해당하는 신호를 제1단의 기억회로의 입력에 피드백하고, 제2 분주비로 분주를 행할 때는, 최종단의 하나 앞의 기억회로의 출력을 상기 제1단의 기억회로의 입력에 피드백하도록 상기 입력신호에 따라 구동되는 복수의 기억회로를 접속하는 것을 특징으로 하는 디지털 PLL회로.
  15. 제11항에 있어서,
    상기 제2 분주회로가 상기 최종단의 기억회로의 후단에서 기준클록신호로 상기 입력신호를 사용하여 구동하고, 상기 제2 분주신호를 입력하는 기억회로를 추가로 포함하는 것을 특징으로 하는 디지털 PLL회로.
  16. 제11항에 있어서,
    상기 분주비 결정수단은 상기 제2 분주회로의 모든 기억회로의 출력 및 분주비 선택신호의 전부가 제1 논리레벨로 되었을 때, 제1 분주비로 분주를 행하는 것을 나타내는 분주비 결정신호를 생성하는 것을 특징으로 하는 디지털 PLL회로.
  17. 제16항에 있어서,
    상기 디지털카운터가, 상기 분주비 선택신호를 생성하고, 상기 제2 분주회로가 생성한 제2 분주신호에 따라 카운트를 행하는 스왈로우카운터를 추가로 포함하는 것을 특징으로 하는 디지털 PLL회로.
  18. 제10항에 있어서,
    상기 기억회로가 D형 플립플롭인 것을 특징으로 하는 디지털 PLL회로.
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