KR100671749B1 - 클럭 분주기 - Google Patents

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    • H03K23/425—Out-of-phase gating or clocking signals applied to counter stages using bistables

Abstract

다양한 클럭 분주비를 갖는 클럭 분주기를 제공한다.
클럭 분주기는 상태 값을 갖는 스테이트 머신을 포함하며, 제어 신호에 따라 상태 천이 경로를 결정하여 다양한 클럭 분주비를 가지면서 50% 듀티비를 갖는 출력 신호를 제공한다.
클럭 분주기, 분주비, 듀티비, 스테이트 머신, 경로 제어 신호

Description

클럭 분주기{Clock divider}
도 1a는 본 발명의 일 실시예에 따른 클럭 분주기 동작을 보여주는 스테이트 다이어그램이다.
도 1b는 도 1a의 상태 값의 천이를 보여주는 표이다.
도 2a는 본 발명의 일 실시예에 따른 클럭 분주기를 보여주는 회로도이다.
도 2b는 제어 신호에 따른 도 2a의 클럭 분주기의 분주비 변화를 보여주는 표이다.
도 2c는 제어 신호에 따른 도 2a의 클럭 분주기의 출력 신호를 보여주는 파형도이다.
도 3a는 본 발명의 다른 실시예에 따른 클럭 분주기의 동작을 보여주는 스테이트 다이어그램이다.
도 3b는 2 비트 크기의 상태 값으로 표현한 클럭 분주기의 동작을 보여주는 스테이트 다이어그램이다.
도 3c는 도 3b의 상태 값의 천이를 보여주는 표이다.
도 4a는 본 발명의 다른 실시예에 따른 클럭 분주기를 보여주는 회로도이다.
도 4b는 제어 신호에 따른 도 4a의 클럭 분주기의 클럭 분주비 변화를 보여주는 표이다.
도 5는 본 발명의 일 실시예에 따른 카운터를 보여주는 회로도이다.
도 6a는 본 발명의 또 다른 실시예에 따른 클럭 분주기 동작을 보여주는 스테이트 다이어그램이다.
도 6b는 도 6a의 상태 값의 천이를 보여주는 표이다.
도 7은 본 발명의 또 다른 실시예에 따른 클럭 분주기를 보여주는 회로도이다.
도 8은 제어 신호에 따른 도 7의 클럭 분주기의 출력 신호를 보여주는 파형도이다.
도 9는 본 발명의 일 실시예에 따른 PLL을 보여주는 블럭도이다.
본 발명은 클럭 분주기에 관한 것으로, 보다 상세하게는 다양한 분주비의 출력 신호(클럭)을 생성하는 클럭 분주기에 관한 것이다.
클럭 분주기는 PLL(Phase Lock Loop)와 칩 내부의 클럭 생성 회로에 사용된다. 특히 PLL에 사용되는 분주기는 제어 신호에 따라 다양한 분주비의 클럭을 생성해야 한다. 종전에는 다양한 분주비의 클럭을 생성하기 위하여 각각 특정한 분주비를 갖는 복수의 클럭 분주기들과 하나의 분주된 클럭을 선택하여 출력하는 멀티플렉서를 필요로 했다.
이와 같은 종전의 방식으로 다양한 분주비를 갖는 클럭 분주기를 구현하려면 분주비의 개수에 비례하여 큰 칩 사이즈가 필요하고, 전력 소모량 또한 커지게 된다. 또한 종전의 방식에서 분주비를 변경할 때 글리치 현상이 발생할 수 있다. 이와 같은 글리치 현상을 방지하기 위해서는 추가적인 회로(글리치 필터)가 필요하며, 따라서 종전의 방식으로 클럭 분주기를 구현할 때 칩 사이즈는 글리치 필터만큼 사이즈가 더 커지게 되고, 전력 소모 또한 증가하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 다양한 분주비의 클럭을 제공하면서 간단한 구조를 갖는 클럭 분주기를 제공하는 것을 그 목적으로 한다.
또한 본 발명은 다양한 분주비의 50% 듀티비를 갖는 클럭을 제공하면서 간단한 구조를 갖는 클럭 분주기를 제공하는 것을 다른 목적으로 한다.
그렇지만 이상의 목적은 예시적인 것으로서 본 발명은 목적은 이에 한정되지는 않는다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 클럭 분주기는 업데이트 신호를 입력받고, 클럭 신호에 동기되어 제1 상태 값을 천이시키는 제1 상태 저장부와, 상기 제1 상태 값에 의해 결정되는 제1 상태 신호에 동기되어 제2 상태 값을 천이시키는 제2 상태 저장부와, 제1 제어 신호에 기초하여 상태 천이 경로를 결정하는 제1 경로 제어 신호를 생성하는 제1 경로 제어 신호 생성부;
상기 제1 경로 제어 신호와 상기 제1 상태 신호에 기초하여 상기 제1 상태 값을 천이시키는 상기 업데이트 신호를 생성하는 상태 업데이트부, 및 상기 제1 상태 신호에 대응되는 제1 출력 신호 또는 상기 제2 상태 값에 의해 결정되는 제2 상태 신호에 대응되는 제2 출력 신호를 선택하여 출력하는 출력부를 포함한다.
상기 제1 상태 저장부는 2개의 D 플립플롭을 포함하고, 상기 제2 상태 저장부는 하나의 D 플립플롭을 포함할 수 있다. 상기 제2 상태 저장부의 D 플립플롭은 반전 출력 단자가 입력 단자와 연결된다.
상기 클럭 분주기는 제2 제어 신호에 기초하여 상기 상태 천이 경로를 결정하는 제2 경로 제어 신호를 생성하는 제2 경로 제어 신호 생성부를 더 포함할 수 있다.
상기 상태 업데이트부는 상기 제1 경로 제어 신호와 상기 제1 상태 신호 및 상기 제2 경로 제어 신호에 기초하여 상기 제1 상태 값을 천이시키는 상기 업데이트 신호를 생성한다.
상기 상태 업데이트부는 상기 제1 상태 신호에 기초하여 카운팅 인에이블 신호를 생성하고, 상기 제2 경로 제어 신호 생성부는 상기 카운팅 인에이블 신호가 인에이블 상태일 때 상기 클럭 신호에 동기되어 카운팅하는 카운터와, 상기 카운터의 출력 신호와 상기 제2 제어 신호를 이용하여 상기 제2 경로 제어 신호를 생성하는 제2 경로 제어 신호 생성 회로를 포함할 수 있다. 상기 카운터는 그레이 카운터일 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 클럭 분주기는 클럭 제어 신호에 기초하여 클럭 신호의 위상을 결정하는 클럭 위상 결정 부와, 업데이트 신호를 입력받고, 상기 클럭 신호에 동기되어 제1 상태 값을 천이시키는 제1 상태 저장부와, 상기 제1 상태 값에 의해 결정되는 제1 상태 신호에 동기되어 제2 상태 값을 천이시키는 제2 상태 저장부와, 제어 신호에 기초하여 상태 천이 경로를 결정하는 경로 제어 신호를 생성하는 경로 제어 신호 생성부와, 상기 경로 제어 신호와 상기 제1 상태 신호 및 상기 클럭 제어 신호에 기초하여 상기 제1 상태 값을 천이시키는 상기 업데이트 신호를 생성하는 상태 업데이트부, 및 상기 제1 상태 신호에 대응되는 제1 출력 신호 또는 상기 제2 상태 값에 의해 결정되는 제2 상태 신호에 대응되는 제2 출력 신호를 선택하여 출력하는 출력부를 포함하며, 상기 출력부의 출력 신호는 50%의 듀티비를 갖는다.
상기 제1 상태 저장부는 2개의 D 플립플롭을 포함하고, 상기 제2 상태 저장부는 하나의 D 플립플롭을 포함할 수 있다. 상기 제2 상태 저장부의 상기 D 플립플롭은 반전 출력 단자가 입력 단자와 연결된다.
상기 상태 업데이트부는 상기 제1 상태 신호에 기초하여 카운팅 인에이블 신호를 생성하고, 상기 경로 제어 신호 생성부는 상기 카운팅 인에이블 신호가 인에이블 상태일 때 상기 클럭 신호에 동기되어 카운팅하는 카운터와, 상기 카운터의 출력 신호와 상기 제어 신호를 이용하여 상기 경로 제어 신호를 생성하는 경로 제어 신호 생성 로직을 포함할 수 있다. 상기 카운터는 그레이 카운터일 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 클럭 분주기는 클럭 제어 신호에 기초하여 클럭 신호의 위상을 결정하는 클럭 위상 결정부와, 각각 클럭 단자를 통해 상기 클럭 신호를 입력받는 제1 및 제2 D플립플 롭들과, 클럭 단자를 통해 상기 제2 D 플립플롭의 출력 신호를 입력받고, 입력 단자와 반전 출력 단자가 연결된 제3 D 플립플롭과, 제어 신호에 기초하여 상태 천이 경로를 결정하는 경로 제어 신호를 생성하는 경로 제어 신호 생성부와, 상기 경로 제어 신호 및 상기 제1 및 제2 D 플립플롭들의 출력 신호들에 기초하여 제1 및 제2 업데이트 신호들 생성하고, 상기 제1 업데이트 신호를 상기 제1 D 플립플롭의 입력 단자에 제공하고, 상기 제2 업데이트 신호를 상기 제2 D 플립플롭의 입력 단자에 제공하는 상태 업데이트부, 및 상기 제2 D 플립플롭의 출력 신호 또는 상기 제3 D 플립플롭의 출력 신호를 선택하여 출력하는 출력부를 포함하며, 상기 출력부의 출력 신호는 50%의 듀티비를 갖는다.
상기 클럭 위상 결정부는 상기 클럭 제어 신호 및 상기 제1 D 플립플롭의 출력 신호를 이용하여 상기 클럭 신호의 위상을 결정할 수 있다.
상기 상태 업데이트부는 상기 제1 및 제2 D 플립플롭의 출력 신호를 이용하여 카운팅 인에이블 신호를 생성하고, 상기 경로 제어 신호 생성부는 상기 카운팅 인에이블 신호가 인에이블 상태일 때 상기 클럭 신호에 동기되어 카운팅하는 카운터와, 상기 카운터의 출력 신호와 상기 제어 신호를 이용하여 상기 경로 제어 신호를 생성하는 경로 제어 신호 생성 로직을 포함할 수 있다. 상기 카운터는 그레이 카운터일 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 클럭 분주기는 클럭 제어 신호에 기초하여 클럭 신호의 위상을 결정하는 클럭 위상 결정부와, 상기 클럭 신호에 동기되어 천이되는 상태 값을 갖고, 상기 상태 값에 의해 결정되는 제1 출력 신호를 제공하는 스테이트머신과, 상기 상태 값의 천이 경로를 제어하는 제1 경로 제어 신호 및 제2 경로 제어 신호를 제공하는 경로 제어 신호 생성부와, 상기 제1 출력 신호의 액티브 에지에 동기되어 상승과 하강을 반복하는 제2 출력 신호를 생성하는 제2 출력 신호 생성부, 및 출력 제어 신호에 따라 상기 제1 출력 신호 또는 상기 제2 출력 신호를 선택적으로 출력하는 출력부를 포함한다.
예를 들어, 상기 상태 값이 00일 때, 상기 경로 제2 제어 신호가 비활성이면 상기 상태 값은 00이 유지되고, 상기 제2 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 01로 천이되고, 상기 상태 값이 01일 때, 상기 제1 경로 제어 신호가 비활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 00으로 천이되고, 상기 제1 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 11로 천이되고, 상기 상태 값이 11 또는 10일 때, 상기 상태 값은 비반전 클럭 신호에 동기되어 00으로 천이되며, 상기 출력부는 제1 출력 신호를 출력할 수 있다.
상기 경로 제어 신호 생성부는 상기 제2 제어 신호의 비활성 상태를 유지하는 구간의 클럭수를 카운팅하는 카운터를 포함할 수 있다.
예를 들어, 상기 상태 값이 00일 때, 상기 경로 제2 제어 신호가 비활성이면 상기 상태 값은 00이 유지되고, 상기 제2 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 01로 천이되고, 상기 상태 값이 01일 때, 상기 제1 경로 제어 신호가 비활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 00으 로 천이되고, 상기 제1 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 11로 천이되고, 상기 상태 값이 11일 때, 상기 상태 값은 반전 클럭 신호에 동기되어 10으로 천이되고, 상기 상태 값이 10일 때, 상기 상태 값은 비반전 클럭 신호에 동기되어 00으로 천이되며, 상기 출력부는 제2 출력 신호를 출력할 수 있다.
상기 경로 제어 신호 생성부는 상기 상태 값이 00일 때 상기 제2 제어 신호의 비활성 상태를 유지하는 구간의 클럭수를 카운팅하는 카운터를 포함할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 이하의 실시예들은 본 발명의 이해를 돕기 위한 예시적인 것으로서, 한정적인 것이 아니다.
도 1a는 본 발명의 일 실시예에 따른 클럭 분주기 동작을 보여주는 스테이트 다이어그램이다.
스테이트 다이어그램은 5분주의 클럭을 만드는 클럭 분주기의 스테이트 천이 동작을 보여주고 있다.
상태 값은 2 비트(Q1Q2)로 표현되며, 00, 01, 11, 10 중 어느 하나를 갖는다.
상태 값은 클럭에 동기되어 천이된다. 상태 값의 천이가 클럭에 동기된다는 말의 의미는 클럭의 상승 에지 또는 하강 때 한 클럭을 주기로 하여 이루어진다는 것을 의미한다.
상태 값이 00일 때, 상태 값은 클럭에 동기되어 01로 천이된다.
상태 값이 01일 때, 상태 값은 경로 제어 신호 값에 따라 00 또는 11로 천이된다. 경로 제어 신호가 비활성일 때(a=0) 상태 값은 클럭에 동기되어 00으로 천이되고, 경로 제어 신호가 활성일 때(a=1) 상태 값은 클럭에 동기되어 11로 천이된다. 그렇지만 이는 예시적인 것으로서 경로 제어 신호(a)는 "1"의 값을 가질 때 비활성인 상태가 되고 "0"의 값을 가질 때 활성화인 것으로 스테이트 다이어그램을 구현할 수도 있다.
상태 값이 11 또는 10일 때, 상태 값은 클럭에 동기되어 00으로 천이된다.
이와 같은 상태 값의 천이는 도 1b로 정리할 수 있다.
도 1b는 도 1a의 상태 값의 천이를 보여주는 표이다.
현재 상태 값(Q1Q2)이 00일 때는 경로 제어 신호(a)에 무관하게 다음 상태는 01이 된다.
현재 상태 값(Q1Q2)이 01일 때는 경로 제어 신호(a)가 0일 때 다음 상태는 00이 되고, 경로 제어 신호(a)가 1일 때 다음 상태는 11이 된다.
현재 상태 값(Q1Q2)이 11일 때는 경로 제어 신호(a)에 무관하게 다음 상태는 00이 된다.
현재 상태 값(Q1Q2)이 10일 때는 경로 제어 신호(a)에 무관하게 다음 상태는 00이 된다.
a=0일 때, 상태 값 중 Q2 값은 "0"과 "1"이 반복된다. Q2 값을 출력 신호로 할 때 2분주된 클럭이 된다.
a=1일 때, 상태 값 중 Q2 값은 3클럭을 주기로 "011"이 반복된다. 따라서 a=1일 때, Q2 값을 이용하여 3분주된 클럭을 생성할 수 있다.
a가 0과 1이 교대로 바뀔 때, 상태 값 중 Q2 값은 5클럭을 주기로 "01011"이 반복된다. 따라서, a가 0과 1이 교대로 바뀔 때, Q2 값을 이용하여 5분주된 클럭을 생성할 수 있다.
도 1a의 상태 값 천이를 구현한 스테이트 머신을 포함한 클럭 분주기는 도 2a를 참조하여 설명한다.
도 2a는 본 발명의 일 실시예에 따른 클럭 분주기를 보여주는 회로도이다. 설명의 편의상 제1 및 제2 D 플립플롭들(231, 232)의 입력 단자 신호를 각각 D1 및 D2라 하고, 비반전 출력 단자 신호를 각각 Q1 및 Q2라 하며, 반전 출력 단자 신호를 각각 Q1B 및 Q2B라 한다. 또한 제3 플립(241)의 비반전 출력 단자 신호와 반전 출력 단자 신호를 각각 Q3 및 Q3B라 한다.
클럭 분주기는 클럭에 동기되어 제1 상태 저장부(230)와 제2 상태 저장부(240)와 경로 제어 신호 생성부(210)와 상태 업데이트부(220) 및 출력부(250)를 포함한다. 제1 상태 저장부(230)와 상태 업데이트부(220)는 도 1a의 스테이트 다이어그램을 구현한 스테이트 머신이 된다.
경로 제어 신호 생성부(210)는 제어 신호(C0C1)에 기초하여 상태 천이 경로를 결정하는 경로 제어 신호(a)를 생성한다.
제1 상태 저장부(230)는 2비트로 표현되는 상태 값(Q1Q2)을 저장하며, 이를 위하여 2개의 D 플립플롭들(231, 232)을 포함한다. 제1 D 플립플롭(231)은 상태 값 중 Q1을 저장하며, 제2 D 플립플롭(232)은 상태 값 중 Q2를 저장한다. 제1 및 제2 D 플립플롭들(231, 232)의 클럭 단자에는 클럭(CLK)이 입력된다.
상태 업데이트부(220)는 제1 상태 저장부(230)의 상태 값에 따라 결정되는 제1 상태 신호에 기초하여 업데이트 신호를 생성한다. 업데이트 신호는 제1 업데이트 신호와 제2 업데이트 신호를 포함하며, 제1 업데이트 신호는 제1 D 플립플롭(231)의 입력 단자에 입력되고, 제2 업데이트 신호는 제2 D 플립플롭(232)의 입력 단자에 입력 단자에 입력된다.
제1 업데이트 신호와 제2 업데이트 신호는 각각 논리식 1에 의해 구해진다.
[논리식 1]
D1(NEXT)=Q1B·Q2·a
D2(NEXT)=(Q1B·Q2B)+(Q1B·Q2·a)
여기서 D1(NEXT)은 제1 업데이트 신호이고, D2(NEXT)는 제2 업데이트 신호이다.
제1 및 제2 D 플립플롭들(231, 232)에 업데이트 신호가 입력되면, 제1 상태 값(Q1Q2)은 클럭에 동기되어 다음 상태(next state)로 천이된다.
업데이트된 제1 D 플립플롭(231)의 출력 신호(Q1B)와 제2 D 플립플롭(232)의 출력 신호(Q2, Q2B)를 포함하는 제1 상태 신호는 상태 업데이트부(220)에 제공되며, 다음 업데이트 신호 생성에 사용된다. 제1 상태 신호는 제1 상태 값에 의해 결정되는 신호로서 제1 및 제2 D 플립플롭들(231, 232)의 출력 단자들의 신호들(Q1, Q1B, Q2, Q2B)을 모두 포함하는 개념이다. 마찬가지로 제2 상태 신호는 제2 상태 값에 의해 결정되는 신호로서 제3 D 플립플롭(241)의 출력 단자들의 신호들(Q3, Q3B)을 모두 포함하는 개념이다.
제2 상태 저장부(240)는 제2 상태 값을 저장하며, 이를 위하여 제3 D 플립플롭(241)을 포함한다. 제3 D 플립플롭(241)의 클럭 단자에는 제1 상태 신호가 입력된다. 일 실시예에 있어서, 제3 D 플립플롭(241)의 클럭 단자에는 제2 D 플립플롭(232)의 반전 출력 단자의 출력 신호(Q2B)가 입력된다. 그렇지만 이는 예시적인 것으로서 제3 D 플립플롭(241)의 클럭 단자에 제2 D 플립플롭(232)의 비반전 출력 단자의 출력 신호(Q2)가 입력되도록 클럭 분주기를 구현할 수도 있다.
제3 D 플립플롭(241)의 반전 출력 단자는 입력 단자와 연결된다. 따라서 제3 D 플립플롭(241)의 출력 신호는 제2 D 플립플롭(232)의 반전 출력 단자의 출력 신호의 상승(또는 하강) 에지에 맞추어 "0"과 "1"이 바뀐다.
출력부(250)는 출력 제어 신호(S0)에 따라 제1 상태 신호에 포함된 제2 D 플립플롭(232)의 비반전 출력 단자의 출력 신호(Q2)와 제2 상태 신호에 포함된 제3 D 플립플롭의 비반전 출력 단자의 출력 신호(Q3) 중에서 어느 하나를 선택하여 출력한다. 그렇지만 이는 예시적인 것으로서 출력부(250)는 제1 상태 신호에 포함된 제2 D 플립플롭(232)의 반전 출력 단자의 출력 신호(Q2B)와 제2 상태 신호에 포함된 제3 D 플립플롭(241)의 반전 출력 단자의 출력 신호(Q3B) 중에서 어느 하나를 선택하여 출력할 수도 있다.
도 2b는 제어 신호에 따른 도 2a의 클럭 분주기의 분주비 변화를 보여주며, 도 2c는 제어 신호에 따른 도 2a의 클럭 분주기의 출력 신호를 보여주는 파형도이 다.
제어 신호는 두 개의 비트(C1, C0) 값을 갖는다. C1와 C0이 모두 0일 때 경로 제어 신호는 0이 된다. C1이 0이고 C0가 1일 때 경로 제어 신호는 0과 1이 반복된다. C1이 1일 때 경로 제어 신호는 1이 된다. 클럭 분주기는 출력 제어 신호(S0)의 값이 0일 때는 Q2를 출력하고, 1일 때는 Q3를 출력한다.
도 2b의 표에 도시된 바와 같이 C1와 C0이 모두 0이고 S0가 0일 때 출력 신호(201)는 Q2가 되고, 분주비는 1/2이 된다. C1와 C0이 모두 0이고 S0가 1일 때 출력 신호(202)는 Q3가 되고 분주비는 1/4이 된다.
C1이 0이고 C0가 1이고 S0가 1일 때 출력 신호(204)는 Q3가 되고 분주비는 1/5이 된다. C1이 0이고 C0가 1이며 S0가 모두 0일 때 출력 신호(203)는 Q2가 되는데 이 때 분주비는 1/2.5이 되기 때문에 사용하지 않는다.
C1이 1이고 S0가 0일 때 출력 신호(205)는 Q2가 되고 분주비는 1/3이 된다. C1이 1이고 S0가 1일 때 출력 신호(206)는 Q3가 되고 분주비는 1/6이 된다.
보다 다양한 분주비를 얻기 위한 클럭 분주기는 도 3a 내지 도 5를 참조하여 설명한다.
도 3a는 본 발명의 다른 실시예에 따른 클럭 분주기의 동작을 보여주는 스테이트 다이어그램이다.
스테이트 다이어그램은 7분주, 9분주 및 11분주의 클럭을 만드는 클럭 분주기의 스테이트 천이 동작을 보여준다. 경로 제어 신호(a)는 0과 1이 반복된다.
7분주일 때 스테이트 천이 과정은 클럭에 동기되어 "1, 2, 3, 1, 2, 3, 4"을 반복한다. 즉, 7개의 클럭 구간 동안 하나의 사이클이 완성된다.
9분주일 때 스테이트 천이 과정은 클럭에 동기되어 "1, 2, 3, 4, 1, 2, 3, 4, 5"를 반복한다. 즉, 9개의 클럭 구간 동안 하나의 사이클이 완성된다.
11분주일 때 스테이트 천이 과정은 클럭에 동기되어 "1, 2, 3, 4, 5, 1, 2, 3, 4, 5, 6"을 반복한다. 즉, 11개의 클럭 구간 동안 하나의 사이클이 완성된다.
이러한 스테이트 천이 과정을 2 비트 크기의 상태 값으로 표현한 클럭 분주기에 대해서는 도 3b를 참조하여 설명한다.
도 3b는 2 비트 크기의 상태 값으로 표현한 클럭 분주기의 동작을 보여주는 스테이트 다이어그램이다.
상태 값은 2 비트(Q1Q2)로 표현되며, 00, 01, 11, 10 중 어느 하나를 갖는다.
상태 값은 클럭에 동기되어 천이된다. 상태 값의 천이가 클럭에 동기된다는 말의 의미는 클럭의 상승 에지 또는 하강 때 한 클럭을 주기로 하여 이루어진다는 것을 의미한다.
상태 값의 천이 경로를 제어하는 경로 제어 신호는 제1 경로 제어 신호(a)와 제2 경로 제어 신호(b)를 포함한다.
상태 값이 00일 때, 상태 값은 제2 경로 제어 신호 값에 따라 00을 유지하거 나 01로 천이된다. 제2 경로 제어 신호가 비활성일 때(b=0) 상태 값은 00으로 유지되고, 제2 경로 제어 신호가 활성일 때(b=1) 상태 값은 클럭에 동기되어 01로 천이된다. 그렇지만 이는 예시적인 것으로서 제1 경로 제어 신호(b)는 "1"의 값을 가질 때 비활성인 상태가 되고 "0"의 값을 가질 때 활성화인 것으로 스테이트 다이어그램(300)을 구현할 수도 있다.
상태 값이 01일 때, 상태 값은 제1 경로 제어 신호 값에 따라 00 또는 11로 천이된다. 제1 경로 제어 신호가 비활성일 때(a=0) 상태 값은 클럭에 동기되어 00으로 천이되고, 제1 경로 제어 신호가 활성일 때(a=1) 상태 값은 클럭에 동기되어 11로 천이된다. 그렇지만 이는 예시적인 것으로서 제1 경로 제어 신호(a)는 "1"의 값을 가질 때 비활성인 상태가 되고 "0"의 값을 가질 때 활성화인 것으로 스테이트 다이어그램을 구현할 수도 있다.
상태 값이 11 또는 10일 때, 상태 값은 클럭에 동기되어 00으로 천이된다.
즉, 상태 값이 00일 때 제2 경로 제어 신호(b)가 비활성인 클럭 구간의 개수에 따라 분주비가 달라진다. 제2 경로 제어 신호(b)가 비활성인 클럭 구간의 개수가 0이면 도 3b의 스테이트 다이어그램은 도 1a와 동일하게 된다.
상태 값이 00일 때 제2 경로 제어 신호(b)의 비활성인 클럭 구간의 개수가 1이면 7분주 클럭이 생성될 수 있다.
상태 값이 00일 때 제2 경로 제어 신호(b)의 비활성인 클럭 구간의 개수가 2이면 9분주 클럭이 생성될 수 있다.
상태 값이 00일 때 제2 경로 제어 신호(b)의 비활성인 클럭 구간의 개수가 3 이면 11분주 클럭이 생성될 수 있다.
마찬가지 방식으로 상태 값이 00일 때 제2 경로 제어 신호(b)의 비활성인 클럭 구간의 개수가 n(n은 자연수)이면 (2n+5)분주 클럭이 생성될 수 있다.
이와 같은 상태 값의 천이는 도 3c로 정리할 수 있다.
도 3c는 도 3b의 상태 값의 천이를 보여주는 표이다.
현재 상태 값(Q1Q2)이 00일 때는 제2 경로 제어 신호(b)가 0일 때 다음 상태는 00이 되고, 제2 경로 제어 신호(b)가 1일 때 다음 상태는 01이 된다.
현재 상태 값(Q1Q2)이 01일 때는 제1 경로 제어 신호(a)가 0일 때 다음 상태는 00이 되고, 제1 경로 제어 신호(a)가 1일 때 다음 상태는 11이 된다.
현재 상태 값(Q1Q2)이 11일 때는 제1 및 제2 경로 제어 신호(a, b)에 무관하게 다음 상태는 00이 된다.
현재 상태 값(Q1Q2)이 10일 때는 제1 및 제2 경로 제어 신호(a, b)에 무관하게 다음 상태는 00이 된다.
도 3b의 상태 값 천이를 구현한 스테이트 머신을 포함한 클럭 분주기는 도 4a를 참조하여 설명한다.
도 4a는 본 발명의 다른 실시예에 따른 클럭 분주기를 보여주는 회로도이다.
설명의 편의상 제1 및 제2 D 플립플롭들(431, 432)의 입력 단자 신호를 각각 D1 및 D2라 하고, 비반전 출력 단자 신호를 각각 Q1 및 Q2라 하며, 반전 출력 단자 신호를 각각 Q1B 및 Q2B라 한다. 또한 제3 D 플립플롭(440)의 비반전 출력 단자 신호와 반전 출력 단자 신호를 각각 Q3 및 Q3B라 한다.
클럭 분주기는 클럭에 동기되어 제1 상태 저장부(430)와 제2 상태 저장부(440)와 제1 경로 제어 신호 생성부(410)와 제2 경로 제어 생성부(460)와 상태 업데이트부(420) 및 출력부(450)를 포함한다.
제1 경로 제어 신호 생성부(410)는 제1 제어 신호(C0C1)에 기초하여 상태 천이 경로를 결정하는 제1 경로 제어 신호(a)를 생성한다.
제2 경로 제어 신호 생성부(460)는 제2 제어 신호(D0D1)에 기초하여 상태 천이 경로를 결정하는 제2 경로 제어 신호(b)를 생성한다. 제2 경로 제어 신호 생성부(460)는 상태 업데이트부(420)가 생성한 카운팅 인에이블 신호가 액티브 상태일 때 클럭에 동기되어 카운팅하는 카운터(462)와 카운터의 출력 신호와 제2 제어 신호(D0D1)를 이용하여 제2 경로 제어 신호(b)를 생성하는 제2 경로 제어 신호 생성 회로(461)를 포함한다. 일 실시예에 있어서, 카운터(462)는 그레이 카운터로 구현된다. 그레이 카운터는 클럭 분주기가 고속으로 동작할 때 발생될 수 있는 오류를 줄이는데 유용하다.
제1 상태 저장부(430)는 2비트로 표현되는 상태 값(Q1Q2)을 저장하며, 이를 위하여 2개의 D 플립플롭들(431, 432)을 포함한다. 제1 D 플립플롭(431)은 상태 값 중 Q1을 저장하며, 제2 D 플립플롭(432)은 상태 값 중 Q2를 저장한다. 제1 및 제2 D 플립플롭들(431, 432)의 클럭 단자에는 클럭(CLK)이 입력된다.
상태 업데이트부(420)는 제1 상태 저장부(430)의 상태 값에 따라 결정되는 제1 상태 신호에 기초하여 업데이트 신호를 생성한다. 업데이트 신호는 제1 업데 이트 신호와 제2 업데이트 신호를 포함하며, 제1 업데이트 신호는 제1 D 플립플롭(431)의 입력 단자에 입력되고, 제2 업데이트 신호는 제2 D 플립플롭(432)의 입력 단자에 입력 단자에 입력된다.
제1 업데이트 신호와 제2 업데이트 신호는 각각 논리식 2에 의해 구해진다.
[논리식 2]
D1(NEXT)=Q1B·Q2·a
D2(NEXT)=(Q1B·Q2B)b+(Q1B·Q2·a)
여기서 D1(NEXT)은 제1 업데이트 신호이고, D2(NEXT)는 제2 업데이트 신호이다.
제1 및 제2 D 플립플롭들(431, 432)에 업데이트 신호가 입력되면, 제1 상태 값(Q1Q2)은 클럭에 동기되어 다음 상태(next state)로 천이된다.
업데이트된 제1 D 플립플롭(431)의 출력 신호(Q1B)와 제2 D 플립플롭(432)의 출력 신호(Q2, Q2B)를 포함하는 제1 상태 신호는 상태 업데이트부(420)에 제공되며, 다음 업데이트 신호 생성에 사용된다. 제1 상태 신호는 제1 상태 값에 의해 결정되는 신호로서 제1 및 제2 D 플립플롭들(431, 432)의 출력 단자들의 신호들(Q1, Q1B, Q2, Q2B)을 모두 포함하는 개념이다. 마찬가지로 제2 상태 신호는 제2 상태 값에 의해 결정되는 신호로서 제3 D 플립플롭(441)의 출력 단자들의 신호들(Q3, Q3B)을 모두 포함하는 개념이다.
제2 상태 저장부(440)는 제2 상태 값을 저장하며, 이를 위하여 제3 D 플립플롭(441)을 포함한다. 제3 D 플립플롭(441)의 클럭 단자에는 제1 상태 신호가 입력 된다. 일 실시예에 있어서, 제3 D 플립플롭(441)의 클럭 단자에는 제2 D 플립플롭(432)의 반전 출력 단자의 출력 신호(Q2B)가 입력된다. 그렇지만 이는 예시적인 것으로서 제3 D 플립플롭(441)의 클럭 단자에 제2 D 플립플롭(432)의 비반전 출력 단자의 출력 신호(Q2)가 입력되도록 클럭 분주기를 구현할 수도 있다. 제2 D 플립플롭(432)의 반전 출력 단자의 출력 신호(Q2B)가 상승하는 에지에 맞추어 제2 상태 저장부(440)의 출력 신호(Q3)가 상승 또는 하강한다. 다시 말하면 제2 D 플립플롭(432)의 비반전 출력 단자의 출력 신호(Q2)가 하강하는 에지에 맞추어 제2 상태 저장부(440)의 출력 신호(Q3)가 상승 또는 하강한다. 그렇지만 이는 예시적인 것으로서 제2 D 플립플롭(432)의 비반전 출력 단자의 출력 신호(Q2)가 상승하는 에지에 맞추어 제2 상태 저장부(440)의 출력 신호(Q3)가 상승 또는 하강하도록 클럭 분주기를 구현할 수도 있다. 이와 같이 제2 상태 저장부(440)의 출력 신호(Q3)가 상승 또는 하강하는 시점을 제공하는 제2 D 플립플롭(432)의 비반전 출력 단자의 출력 신호(Q2)의 에지를 액티브 에지라고 할 수 있다.
제3 D 플립플롭(441)의 반전 출력 단자는 입력 단자와 연결된다. 따라서 제3 D 플립플롭(441)의 출력 신호는 제2 D 플립플롭(432)의 반전 출력 단자의 출력 신호의 상승(또는 하강) 에지에 맞추어 "0"과 "1"이 바뀐다.
출력부(450)는 출력 제어 신호(S0)에 따라 제1 상태 신호에 포함된 제2 D 플립플롭(432)의 비반전 출력 단자의 출력 신호(Q2)와 제2 상태 신호에 포함된 제3 D 플립플롭의 비반전 출력 단자의 출력 신호(Q3) 중에서 어느 하나를 선택하여 출력한다. 그렇지만 이는 예시적인 것으로서 출력부(450)는 제1 상태 신호에 포함된 제2 D 플립플롭(432)의 반전 출력 단자의 출력 신호(Q2B)와 제2 상태 신호에 포함된 제3 D 플립플롭(441)의 반전 출력 단자의 출력 신호(Q3B) 중에서 어느 하나를 선택하여 출력할 수도 있다.
도 4b는 제어 신호에 따른 도 4a의 클럭 분주기의 클럭 분주비 변화를 보여주는 표이다.
제1 제어 신호는 두 개의 비트(C0, C1) 값을 갖고, 제2 제어 신호도 두 개의 비트(D0, D1) 값을 갖는다.
C1와 C0이 모두 0이고 S0가 0일 때 분주비는 1/2이 된다. C1이 0이고 C0가 1이고 S0가 0일 때 분주비는 1/2.5이 되기 때문에 사용하지 않는다. C1와 C0이 모두 1이고 S0가 0일 때 분주비는 1/4이 된다.
S0가 1일 때 분주비는 제2 제어 신호에 의해 결정된다.
C1와 C0이 모두 0이고 S0가 1일 때 분주비는 제2 제어 신호 값에 따라 1/4, 1/6, 1/8, 또는 1/10 중 어느 하나가 된다.
C1이 0이고 C0가 1이고 S0가 1일 때 분주비는 제2 제어 신호 값에 따라 1/5, 1/7, 1/9, 또는 1/17 중 어느 하나가 된다.
C1와 C0이 모두 1이고 S0가 1일 때 분주비는 제2 제어 신호 값에 따라 1/6, 1/8, 1/10 또는 1/12 중 어느 하나가 된다.
도 5는 본 발명의 일 실시예에 따른 카운터를 보여주는 회로도이다.
카운터는 그레이 카운터를 예시적으로 보여준다.
카운팅 인에이블 신호(EN)는 상태 값이 00일 때 액티브 상태(EN=1)가 되고, 상태 값이 00이 아닐 때는 넌액티브 상태(EN=0)가 된다.
카운팅 인에이블 신호(EN)가 넌액티브 상태(EN=0)인 경우에 제1 앤드 게이트(510)와 제2 앤드 게이트(511)의 출력은 항상 0이 된다. 따라서 제1 D 플립플롭(520) 및 제2 D 플립플롭(521)의 비반전 출력 단자 값들(C1, C0)은 모두 0인 상태를 유지한다.
카운팅 인에이블 신호(EN)가 액티브 상태(EN=1)인 경우를 살펴본다.
먼저 제1 앤드 게이트(510)에는 1과 0이 입력되므로 제1 앤드 게이트(510)의 출력 신호는 0이 된다. 제2 앤드 게이트(511)에는 1과 1이 입력되므로 제2 앤드 게이트(511)의 출력 신호는 1이 된다. 따라서 클럭의 라이징 에지에서 C1은 0이고 C0는 1이 된다.
C1은 0이고 C0는 1이기 때문에, 제1 앤드 게이트(510)의 출력 신호는 0을 유지하고, 제2 앤드 게이트(511)의 출력 신호는 0이 된다. 따라서 다음 클럭의 라이징 에지가 C1은 1이고 C0는 1이 된다.
C1은 1이고 C0는 1이기 때문에, 제1 앤드 게이트(510)의 출력 신호는 1이 되고, 제2 앤드 게이트(511)의 출력 신호는 0을 유지한다. 따라서 그 다음 클럭의 라이징 에지가 C1은 1이고 C0는 0이 된다.
C1은 1이고 C0는 0이기 때문에, 제1 앤드 게이트(510)의 출력 신호는 1을 유지하고, 제2 앤드 게이트(511)의 출력 신호는 1이 된다. 따라서 그 다음 클럭의 라이징 에지가 C1은 0이고 C0는 0이 된다.
따라서 C1C0는 00, 01, 11, 10을 반복한다.
앞서 살펴본 본 발명의 실시예에 따른 클럭 분주기들은 홀수비의 분주비를 가질 때 50%의 듀티비를 만족시키지 못한다. 따라서, 상승 에지와 하강 에지가 모두 필요한 시스템이나 PLL과 같은 어플리케이션에 이러한 클럭 분주기들을 사용하기 곤란할 수 있다. 홀수비의 분주비를 가질 때도 50%의 듀티비를 만족시키는 클럭 분주기에 대해서는 도 6a 내지 도 7을 참조하여 설명한다.
도 6a는 본 발명의 또 다른 실시예에 따른 클럭 분주기 동작을 보여주는 스테이트 다이어그램이고, 도 6b는 제어 신호에 따른 도 6a의 스테이트 다이어 그램의 상태 값의 천이를 보여주는 표이다.
50%의 듀티비를 만족시키기 기본적인 아이디어는 다음과 같다. 예를 들어 앞서 살펴본 클럭 분주기는 분주비가 1/5인 경우에 듀티비는 2/5 또는 3/5가 된다. 즉, 듀티비가 2/5일 때, 클럭 분주기에서 분주된 클럭은 두 클럭 구간동안 "1"이 되고 세 클럭 구간동안 분주된 클럭은 "0"이 된다. 마찬가지로 듀티비가 3/5일 때, 클럭 분주기에서 분주된 클럭은 두 클럭 구간동안 "0"이 되고 세 클럭 구간동안 분주된 클럭은 "1"이 된다. 2/5 듀티비일 때, "0"인 구간을 반 클럭 구간 줄이고 "1"인 구간을 반 클럭 구간만큼 늘이면 듀티비는 50%가 된다. 이를 위하여 클럭의 위상을 180도 바꾸는 방식을 사용할 수 있다.
도 6a 및 도 6b를 참조하면, 클럭 제어 신호(DC)가 0일 경우의 스테이트 다이어그램에서 상태 천이 과정은 도 3b의 스테이트 다이어그램(300)과 동일하다.
클럭 제어 신호(DC)가 1일 경우에 스테이트 다이어그램의 상태 천이 과정에 대해 설명한다.
상태 값은 2 비트(Q1Q2)로 표현되며, 00, 01, 11, 10 중 어느 하나를 갖는다.
상태 값은 클럭에 동기되어 천이된다. 상태 값의 천이가 클럭에 동기된다는 말의 의미는 클럭의 상승 에지 또는 하강 때 한 클럭을 주기로 하여 이루어진다는 것을 의미한다.
상태 값의 천이 경로를 제어하는 경로 제어 신호는 제1 경로 제어 신호(a)와 제2 경로 제어 신호(b)를 포함한다. 또한 클럭 제어 신호(DC)에 의해 클럭의 위상이 바뀐다. 클럭 제어 신호(DC)의 값이 1이고, 상태 값이 11이거나 10일 때 클럭의 위상은 180도 바뀌게 된다.
상태 값이 00일 때, 상태 값은 제2 경로 제어 신호 값에 따라 00을 유지하거나 01로 천이된다. 제2 경로 제어 신호가 비활성일 때(b=0) 상태 값은 00으로 유지되고, 제2 경로 제어 신호가 활성일 때(b=1) 상태 값은 클럭에 동기되어 01로 천이된다.
상태 값이 01일 때, 상태 값은 제1 경로 제어 신호 값에 따라 00 또는 11로 천이된다. 제1 경로 제어 신호가 비활성일 때(a=0) 상태 값은 클럭에 동기되어 00 으로 천이되고, 제1 경로 제어 신호가 활성일 때(a=1) 상태 값은 클럭에 동기되어 11로 천이된다. 그렇지만 이는 예시적인 것으로서 제1 경로 제어 신호(a)는 "1"의 값을 가질 때 비활성인 상태가 되고 "0"의 값을 가질 때 활성화인 것으로 스테이트 다이어그램을 구현할 수도 있다.
상태 값이 11일 때, 상태 값은 반전된 클럭에 동기되어 10으로 전이된다.
상태 값이 10일 때, 상태 값은 반전된 클럭에 동기되어 00으로 전이된다.
상태 값이 00이 되면 클럭은 다시 원래의 위상을 갖는다.
도 6b는 도 6a의 상태 값의 천이를 보여주는 표이다.
현재 상태 값(Q1Q2)이 00일 때는 제2 경로 제어 신호(b)가 0일 때 다음 상태는 00이 되고, 제2 경로 제어 신호(b)가 1일 때 다음 상태는 01이 된다.
현재 상태 값(Q1Q2)이 01일 때는 제1 경로 제어 신호(a)가 0일 때 다음 상태는 00이 되고, 제1 경로 제어 신호(a)가 1일 때 다음 상태는 11이 된다.
현재 상태 값(Q1Q2)이 11일 때는 제1 및 제2 경로 제어 신호(a, b)에 무관하게 다음 상태는 DC0이 된다. 즉, 클럭 제어 신호(DC)가 1일 때 상태 값은 10이 되고, 클럭 제어 신호(DC)가 0일 때 상태 값은 00이 된다.
현재 상태 값(Q1Q2)이 10일 때는 제1 및 제2 경로 제어 신호(a, b)에 무관하게 다음 상태는 00이 된다.
도 7은 50%의 듀티비를 가지는 클럭 분주기를 보여준다.
설명의 편의상 제1 및 제2 D 플립플롭들(731, 732)의 입력 단자 신호를 각각 D1 및 D2라 하고, 비반전 출력 단자 신호를 각각 Q1 및 Q2라 하며, 반전 출력 단자 신호를 각각 Q1B 및 Q2B라 한다. 또한 제3 D 플립플롭(740)의 비반전 출력 단자 신호와 반전 출력 단자 신호를 각각 Q3 및 Q3B라 한다.
클럭 분주기는 클럭에 동기되어 제1 상태 저장부(730)와 제2 상태 저장부(740)와 제1 경로 제어 신호 생성부(710)와 제2 경로 제어 생성부(760)와 상태 업데이트부(720) 및 출력부(750)를 포함한다. 또한 클럭 분주기는 클럭의 위상을 결정하는 클럭 위상 결정부(870)를 더 포함한다.
제1 경로 제어 신호 생성부(710)는 제1 제어 신호(C0C1)에 기초하여 상태 천이 경로를 결정하는 제1 경로 제어 신호(a)를 생성한다.
제2 경로 제어 신호 생성부(760)는 제2 제어 신호(D0D1)에 기초하여 상태 천이 경로를 결정하는 제2 경로 제어 신호(b)를 생성한다. 제2 경로 제어 신호 생성부(760)는 상태 업데이트부(720)가 생성한 카운팅 인에이블 신호가 액티브 상태일 때 클럭에 동기되어 카운팅하는 카운터(762)와 카운터의 출력 신호와 제2 제어 신호(D0D1)를 이용하여 제2 경로 제어 신호(b)를 생성하는 제2 경로 제어 신호 생성 회로(761)를 포함한다. 일 실시예에 있어서, 카운터(762)는 그레이 카운터로 구현된다. 그레이 카운터는 클럭 분주기가 고속으로 동작할 때 발생될 수 있는 오류를 줄이는데 유용하다.
제1 상태 저장부(730)는 2비트로 표현되는 상태 값(Q1Q2)을 저장하며, 이를 위하여 2개의 D 플립플롭들(731, 732)을 포함한다. 제1 D 플립플롭(731)은 상태 값 중 Q1을 저장하며, 제2 D 플립플롭(732)은 상태 값 중 Q2를 저장한다. 제1 및 제2 D 플립플롭들(731, 732)의 클럭 단자에는 클럭 위상 결정부(770)에서 출력된 클럭(CLK2)이 입력된다.
클럭 위상 결정부(770)는 클럭 제어 신호(DC)에 기초하여 클럭 분주기에 공급되는 클럭의 위상을 결정한다. 클럭 제어 신호(DC)가 0일 때 클럭 위상 결정부(770)가 출력하는 클럭(CLK2)의 위상은 입력 클럭(CLK)과 동일하다.
클럭 제어 신호(DC)가 1일 때 클럭 위상 결정부(770)가 출력하는 클럭(CLK2)의 위상은 상태 값에 따라 결정된다. 상태 값이 11 또는 10일 때 클럭(CLK2)의 위상은 클럭(CLK)과 180도 차이난다. 즉, 클럭 위상 결정부(770)는 제1 플립플롭(731)의 비반전 단자의 출력 신호(Q1)가 1일 때 입력된 클럭(CLK)에 대해 반전된 클럭(CLK2)을 출력한다. 이와 같이 클럭 위상 결정부(770)가 출력하는 클럭(CLK2)의 위상은 논리식 3에 의해 결정된다.
[논리식 3]
CLK2=(DC·Q1) XOR CLK
상태 업데이트부(720)는 제1 상태 저장부(730)의 상태 값에 따라 결정되는 제1 상태 신호에 기초하여 업데이트 신호를 생성한다. 업데이트 신호는 제1 업데이트 신호와 제2 업데이트 신호를 포함하며, 제1 업데이트 신호는 제1 D 플립플롭(731)의 입력 단자에 입력되고, 제2 업데이트 신호는 제2 D 플립플롭(732)의 입력 단자에 입력 단자에 입력된다.
제1 업데이트 신호와 제2 업데이트 신호는 앞서 살펴본 논리식 2에 의해 구해진다.
제1 및 제2 D 플립플롭들(731, 732)에 업데이트 신호가 입력되면, 제1 상태 값(Q1Q2)은 클럭에 동기되어 다음 상태(next state)로 천이된다.
업데이트된 제1 D 플립플롭(731)의 출력 신호(Q1B)와 제2 D 플립플롭(732)의 출력 신호(Q2, Q2B)를 포함하는 제1 상태 신호는 상태 업데이트부(720)에 제공되며, 다음 업데이트 신호 생성에 사용된다. 제1 상태 신호는 제1 상태 값에 의해 결정되는 신호로서 제1 및 제2 D 플립플롭들(731, 732)의 출력 단자들의 신호들(Q1, Q1B, Q2, Q2B)을 모두 포함하는 개념이다. 마찬가지로 제2 상태 신호는 제2 상태 값에 의해 결정되는 신호로서 제3 D 플립플롭(741)의 출력 단자들의 신호들(Q3, Q3B)을 모두 포함하는 개념이다.
제2 상태 저장부(740)는 제2 상태 값을 저장하며, 이를 위하여 제3 D 플립플롭(741)을 포함한다. 제3 D 플립플롭(741)의 클럭 단자에는 제1 상태 신호가 입력된다. 일 실시예에 있어서, 제3 D 플립플롭(741)의 클럭 단자에는 제2 D 플립플롭(732)의 반전 출력 단자의 출력 신호(Q2B)가 입력된다. 제2 D 플립플롭(732)의 반전 출력 단자의 출력 신호(Q2B)가 상승하는 에지에 맞추어 제2 상태 저장부(740)의 출력 신호(Q3)가 상승 또는 하강한다. 다시 말하면 제2 D 플립플롭(732)의 비반전 출력 단자의 출력 신호(Q2)가 하강하는 에지에 맞추어 제2 상태 저장부(740)의 출력 신호(Q3)가 상승 또는 하강한다. 그렇지만 이는 예시적인 것으로서 제2 D 플립플롭(732)의 비반전 출력 단자의 출력 신호(Q2)가 상승하는 에지에 맞추어 제2 상태 저장부(740)의 출력 신호(Q3)가 상승 또는 하강하도록 클럭 분주기를 구현할 수도 있다. 이와 같이 제2 상태 저장부(740)의 출력 신호(Q3)가 상승 또는 하강하는 시점을 제공하는 제2 D 플립플롭(732)의 비반전 출력 단자의 출력 신호(Q2)의 에지를 액티브 에지라고 할 수 있다.
제3 D 플립플롭(741)의 반전 출력 단자는 입력 단자와 연결된다. 따라서 제3 D 플립플롭(741)의 출력 신호는 제2 D 플립플롭(732)의 반전 출력 단자의 출력 신호의 상승(또는 하강) 에지에 맞추어 "0"과 "1"이 바뀐다.
출력부(750)는 출력 제어 신호(S0)에 따라 제1 상태 신호에 포함된 제2 D 플립플롭(732)의 비반전 출력 단자의 출력 신호(Q2)와 제2 상태 신호에 포함된 제3 D 플립플롭의 비반전 출력 단자의 출력 신호(Q3) 중에서 어느 하나를 선택하여 출력한다. 그렇지만 이는 예시적인 것으로서 출력부(750)는 제1 상태 신호에 포함된 제2 D 플립플롭(732)의 반전 출력 단자의 출력 신호(Q2B)와 제2 상태 신호에 포함된 제3 D 플립플롭(741)의 반전 출력 단자의 출력 신호(Q3B) 중에서 어느 하나를 선택하여 출력할 수도 있다.
도 8은 제어 신호에 따른 도 7의 클럭 분주기의 출력 신호를 보여주는 파형도이다. 설명의 편의상 1/5 분주된 클럭의 듀티비를 50%로 바꾸는 과정을 설명한다.
Q2(810)와 Q3(830)은 클럭 제어 신호(DC)가 0일 때의 클럭 분주기의 제1 및 제2 출력 신호이고, Q2(820)와 Q3(840)은 클럭 제어 신호(DC)가 1일 때의 클럭 분주기의 제1 및 제2 출력 신호이다.
도 8에 도시된 바와 같이 Q2(820)는 스테이트가 11일 때 Q2(810)보다 반 클럭 먼저 하강한다. Q3(840)은 Q2(820)에 의해 생성되므로, Q3(830)에 비해 스테이 트가 11일 때 반클럭 먼저 하강한다.
따라서 최종적으로 생성된 Q3(840)은 원래 클럭에 비해 1/5의 주파수를 갖고 50%의 듀티비를 갖게 된다.
마찬가지 방식으로 1/7, 1/9, 1/11 등의 홀수비의 분주비를 갖는 경우에도 듀티비를 50%로 맞출 수 있다.
도 9는 본 발명의 일 실시예에 따른 PLL을 보여주는 블럭도이다.
PLL은 기준 주파수 발생기(910), 전압 제어 오실레이터(920), 분주기(960), 위상/주파수 검출기(phase-frequency detector)(930), 전하 펌프(charge pump)(940), 및 루프 필터(950)를 포함한다.
기준 주파수 발생기(910)는 온도 변화에 대해 흔들림 없는 매우 안정적인 기준 주파수(f1)를 제공한다. 일 실시예에 있어서, 기준 주파수 발생기(910)는 주로 온도 보상 수정 진동자(Temperature Compensated Crystal Oscillator; TCXO)로 구현된다.
전압 제어 오실레이터(920)는 루프 필터(950)가 출력하는 제어 전압에 따라 출력 주파수(fv)를 발생시킨다. 일반적으로 전압 제어 오실레이터(920)는 제어 전압에 비례하여 출력 주파수(fv)를 발생시킨다.
분주기(960)는 출력 주파수(fv)를 소정의 분주비(=N)로 분주하고, 분주된 주파수(f2)를 위상/주파수 검출기(930)로 제공한다. 분주기는 본 발명의 실시예에 따른 간단한 구조의 50% 듀티비를 갖는 클럭 분주기로 구현할 수 있다.
위상/주파수 검출기(930)는 기준 주파수(f1)와 분주된 주파수(f2)의 위상차( 및 주파수 차)를 비교한다. 위상/주파수 검출기(930)는 기준 주파수(f1)와 분주된 주파수(f2)의 위상차를 기초로 업 신호 또는 다운 신호를 발생시키고, 발생된 업 신호 또는 다운 신호는 전하 펌프(940)에 제공된다.
전하 펌프(940)는 위상/주파수 검출기(930)로부터 업 신호 또는 다운 신호를 받아 서로 다른 레벨로 전하를 루프 필터(950)에 공급한다. 루프 필터(950)는 전하 펌프(940)로부터 전하를 공급받아 전압 제어 오실레이터(960)에게 제공할 제어 전압을 출력한다.
이상에서의 실시예들은 모두 예시적인 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예에 따른 클럭 분주기는 다양한 분주비의 클럭을 제공하며, 소수의 D 플립플롭들과 카운터를 포함하는 간단한 구조를 갖는다. 따라서, 본 발명의 실시예에 따른 클럭 분주기는 적은 칩 사이즈로 구현될 수 있다. 또한 본 발명의 실시예에 따른 클럭 분주기는 하나의 클럭 분주기가 다양한 분주비의 클럭을 생성하기 때문에 글리치 현상이 발생되지 않고, 따라서 글리치 현상을 방지하기 위한 필터가 불필요하다.
또한 본 발명의 다른 실시예에 따른 클럭 분주기는 소수의 D 플립플롭들과 카운터를 포함하는 간단한 구조를 가지면서, 분주비에 무관하게 50%의 듀티비를 갖 는 클럭을 제공한다. 따라서, 본 발명의 다른 실시예에 따른 클럭 분주기는 상승 에지와 하강 에지가 모두 사용되는 시스템에도 사용될 수 있다.

Claims (23)

  1. 업데이트 신호를 입력받고, 클럭 신호에 동기되어 제1 상태 값을 천이시키는 제1 상태 저장부;
    상기 제1 상태 값에 의해 결정되는 제1 상태 신호에 동기되어 제2 상태 값을 천이시키는 제2 상태 저장부;
    제1 제어 신호에 기초하여 상태 천이 경로를 결정하는 제1 경로 제어 신호를 생성하는 제1 경로 제어 신호 생성부;
    상기 제1 경로 제어 신호와 상기 제1 상태 신호에 기초하여 상기 제1 상태 값을 천이시키는 상기 업데이트 신호를 생성하는 상태 업데이트부; 및
    상기 제1 상태 신호에 대응되는 제1 출력 신호 또는 상기 제2 상태 값에 의해 결정되는 제2 상태 신호에 대응되는 제2 출력 신호를 선택하여 출력하는 출력부를 포함하는 클럭 분주기.
  2. 제1항에 있어서,
    상기 제1 상태 저장부는 2개의 D 플립플롭을 포함하는 것을 특징으로 하는 클럭 분주기.
  3. 제1항에 있어서,
    상기 제2 상태 저장부는 하나의 D 플립플롭을 포함하는 것을 특징으로 하는 클럭 분주기.
  4. 제3항에 있어서,
    상기 제2 상태 저장부의 D 플립플롭은 반전 출력 단자가 입력 단자와 연결된 것을 특징으로 하는 클럭 분주기.
  5. 제1항에 있어서,
    제2 제어 신호에 기초하여 상기 상태 천이 경로를 결정하는 제2 경로 제어 신호를 생성하는 제2 경로 제어 신호 생성부를 더 포함하는 것을 특징으로 하는 클럭 분주기.
  6. 제5항에 있어서,
    상기 상태 업데이트부는 상기 제1 경로 제어 신호와 상기 제1 상태 신호 및 상기 제2 경로 제어 신호에 기초하여 상기 제1 상태 값을 천이시키는 상기 업데이트 신호를 생성하는 것을 특징으로 하는 클럭 분주기.
  7. 제5항에 있어서,
    상기 상태 업데이트부는 상기 제1 상태 신호에 기초하여 카운팅 인에이블 신호를 생성하고,
    상기 제2 경로 제어 신호 생성부는 상기 카운팅 인에이블 신호가 인에이블 상태일 때 상기 클럭 신호에 동기되어 카운팅하는 카운터와, 상기 카운터의 출력 신호와 상기 제2 제어 신호를 이용하여 상기 제2 경로 제어 신호를 생성하는 제2 경로 제어 신호 생성 회로를 포함하는 것을 특징으로 하는 클럭 분주기.
  8. 제7항에 있어서,
    상기 카운터는 그레이 카운터인 것을 특징으로 하는 클럭 분주기.
  9. 클럭 제어 신호에 기초하여 클럭 신호의 위상을 결정하는 클럭 위상 결정부;
    업데이트 신호를 입력받고, 상기 클럭 신호에 동기되어 제1 상태 값을 천이시키는 제1 상태 저장부;
    상기 제1 상태 값에 의해 결정되는 제1 상태 신호에 동기되어 제2 상태 값을 천이시키는 제2 상태 저장부;
    제어 신호에 기초하여 상태 천이 경로를 결정하는 경로 제어 신호를 생성하는 경로 제어 신호 생성부;
    상기 경로 제어 신호와 상기 제1 상태 신호 및 상기 클럭 제어 신호에 기초하여 상기 제1 상태 값을 천이시키는 상기 업데이트 신호를 생성하는 상태 업데이트부; 및
    상기 제1 상태 신호에 대응되는 제1 출력 신호 또는 상기 제2 상태 값에 의해 결정되는 제2 상태 신호에 대응되는 제2 출력 신호를 선택하여 출력하는 출력부를 포함하며,
    상기 출력부의 출력 신호는 50%의 듀티비를 갖는 것을 특징으로 하는 클럭 분주기.
  10. 제9항에 있어서,
    상기 제1 상태 저장부는 2개의 D 플립플롭을 포함하는 것을 특징으로 하는 클럭 분주기.
  11. 제9항에 있어서,
    상기 제2 상태 저장부는 하나의 D 플립플롭을 포함하는 것을 특징으로 하는 클럭 분주기.
  12. 제11항에 있어서,
    상기 제2 상태 저장부의 상기 D 플립플롭은 반전 출력 단자가 입력 단자와 연결된 것을 특징으로 하는 클럭 분주기.
  13. 제9항에 있어서,
    상기 상태 업데이트부는 상기 제1 상태 신호에 기초하여 카운팅 인에이블 신호를 생성하고,
    상기 경로 제어 신호 생성부는 상기 카운팅 인에이블 신호가 인에이블 상태일 때 상기 클럭 신호에 동기되어 카운팅하는 카운터와, 상기 카운터의 출력 신호 와 상기 제어 신호를 이용하여 상기 경로 제어 신호를 생성하는 경로 제어 신호 생성 로직을 포함하는 것을 특징으로 하는 클럭 분주기.
  14. 제13항에 있어서,
    상기 카운터는 그레이 카운터인 것을 특징으로 하는 클럭 분주기.
  15. 클럭 제어 신호에 기초하여 클럭 신호의 위상을 결정하는 클럭 위상 결정부;
    각각 클럭 단자를 통해 상기 클럭 신호를 입력받는 제1 및 제2 D플립플롭들;
    클럭 단자를 통해 상기 제2 D 플립플롭의 출력 신호를 입력받고, 입력 단자와 반전 출력 단자가 연결된 제3 D 플립플롭;
    제어 신호에 기초하여 상태 천이 경로를 결정하는 경로 제어 신호를 생성하는 경로 제어 신호 생성부; 및
    상기 경로 제어 신호 및 상기 제1 및 제2 D 플립플롭들의 출력 신호들에 기초하여 제1 및 제2 업데이트 신호들 생성하고, 상기 제1 업데이트 신호를 상기 제1 D 플립플롭의 입력 단자에 제공하고, 상기 제2 업데이트 신호를 상기 제2 D 플립플롭의 입력 단자에 제공하는 상태 업데이트부;
    상기 제2 D 플립플롭의 출력 신호 또는 상기 제3 D 플립플롭의 출력 신호를 선택하여 출력하는 출력부를 포함하며,
    상기 출력부의 출력 신호는 50%의 듀티비를 갖는 것을 특징으로 하는 클럭 분주기.
  16. 제15항에 있어서,
    상기 클럭 위상 결정부는 상기 클럭 제어 신호 및 상기 제1 D 플립플롭의 출력 신호를 이용하여 상기 클럭 신호의 위상을 결정하는 것을 특징으로 하는 클럭 분주기.
  17. 제15항에 있어서,
    상기 상태 업데이트부는 상기 제1 및 제2 D 플립플롭의 출력 신호를 이용하여 카운팅 인에이블 신호를 생성하고,
    상기 경로 제어 신호 생성부는 상기 카운팅 인에이블 신호가 인에이블 상태일 때 상기 클럭 신호에 동기되어 카운팅하는 카운터와, 상기 카운터의 출력 신호와 상기 제어 신호를 이용하여 상기 경로 제어 신호를 생성하는 경로 제어 신호 생성 로직을 포함하는 것을 특징으로 하는 클럭 분주기.
  18. 제17항에 있어서,
    상기 카운터는 그레이 카운터인 것을 특징으로 하는 클럭 분주기.
  19. 클럭 제어 신호에 기초하여 클럭 신호의 위상을 결정하는 클럭 위상 결정부;
    상기 클럭 신호에 동기되어 천이되는 상태 값을 갖고, 상기 상태 값에 의해 결정되는 제1 출력 신호를 제공하는 스테이트머신;
    상기 상태 값의 천이 경로를 제어하는 제1 경로 제어 신호 및 제2 경로 제어 신호를 제공하는 경로 제어 신호 생성부;
    상기 제1 출력 신호의 액티브 에지에 동기되어 상승과 하강을 반복하는 제2 출력 신호를 생성하는 제2 출력 신호 생성부; 및
    출력 제어 신호에 따라 상기 제1 출력 신호 또는 상기 제2 출력 신호를 선택적으로 출력하는 출력부를 포함하는 것을 특징으로 하는 클럭 분주기.
  20. 제19항에 있어서,
    상기 상태 값이 00일 때,
    상기 경로 제2 제어 신호가 비활성이면 상기 상태 값은 00이 유지되고, 상기 제2 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 01로 천이되고,
    상기 상태 값이 01일 때,
    상기 제1 경로 제어 신호가 비활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 00으로 천이되고, 상기 제1 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 11로 천이되고,
    상기 상태 값이 11 또는 10일 때,
    상기 상태 값은 비반전 클럭 신호에 동기되어 00으로 천이되며,
    상기 출력부는 제1 출력 신호를 출력하는 것을 특징으로 하는 클럭 분주기.
  21. 제20항에 있어서,
    상기 경로 제어 신호 생성부는 상기 제2 제어 신호의 비활성 상태를 유지하는 구간의 클럭수를 카운팅하는 카운터를 포함하는 것을 특징으로 하는 클럭 분주기.
  22. 제19항에 있어서,
    상기 상태 값이 00일 때,
    상기 경로 제2 제어 신호가 비활성이면 상기 상태 값은 00이 유지되고, 상기 제2 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 01로 천이되고,
    상기 상태 값이 01일 때,
    상기 제1 경로 제어 신호가 비활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 00으로 천이되고, 상기 제1 경로 제어 신호가 활성이면 상기 상태 값은 비반전 클럭 신호에 동기되어 11로 천이되고,
    상기 상태 값이 11일 때,
    상기 상태 값은 반전 클럭 신호에 동기되어 10으로 천이되고,
    상기 상태 값이 10일 때,
    상기 상태 값은 비반전 클럭 신호에 동기되어 00으로 천이되며,
    상기 출력부는 제2 출력 신호를 출력하는 것을 특징으로 하는 클럭 분주기.
  23. 제22항에 있어서,
    상기 경로 제어 신호 생성부는 상기 상태 값이 00일 때 상기 제2 제어 신호가 비활성 상태를 유지하는 구간의 클럭수를 카운팅하는 카운터를 포함하는 것을 특징으로 하는 클럭 분주기.
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