KR200164990Y1

KR200164990Y1 - 50% 듀티의 홀수분주기

Info

Publication number: KR200164990Y1
Application number: KR2019940034103U
Authority: KR
Inventors: 김만천
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1994-12-14
Filing date: 1994-12-14
Publication date: 2000-01-15
Also published as: KR960025898U

Abstract

본 고안은 어떤 임의의 주파수를 홀수로 분주시킴과 동시에 듀티 50%의 클럭펄스를 구하기 위한 홀수분주기에 관한 것으로서,

기초 파형을 제공하여 주는 카운터와, 그 기초 파형들을 80% 듀티의 두 파형으로 변환시켜 주는 게이트회로부와, 그 두 파형들을 서로 1/2 주기만큼 위상차를 갖게 해주는 D 플립플롭과, 위상차를 갖는 두 파형들을 합성 시키는 NAND 게이트와, NAND 게이트의 출력파형을 1/2분주시키는 플립플롭을 포함하여,

크리스털 오실레이터를 쓰지 않고서도 50% 듀티의 홀수분주를 할 수 있다.

Description

[고안의 명칭]

50% 듀티의 홀수분주기

[도면의 간단한 설명]

제1도는 본 고안의 실시예인 50% 듀티의 1/5 분주기에 대한 회로도이다.

제2도는 제1도의 이해를 돕기 위한 각 부의 타이밍도이다.

* 도면의 각 부분에 대한 부호의 설명

1 : 74163 5진 카운터 2,8 : 인버터

3 : NOR 게이트 4, 6 : AND 게이트

5, 7 : 7474 D플립플롭

[타이밍도의 각 펄스에 대한 부호의 설명]

-홀수 M으로 1/M 분주하는 경우-

A : 입력클럭펄스

B : M진카운터의 최대자리비트(MSB)의 출력을 반전시킨 파형

C : M진키운터의 출력 중에서, 십진수로 M/2-1.5에 해당되는 순서의 클럭주기에만 출력 "0"(Low))을 나타내도록 디코딩(decoding)된 파형

D : 파형 C를 입력파형 A의 1/2 주기만큼 이동시켜서, 파형 B의 정중앙의 위치에서 "0"(Low)이 나타나게 된 파형

E : 파형 B와 D를 NAND로 합성시킨 파형 (입력파형 A를 2/M 분주시킨 파형)

F : 파형 E를 1/2 분주시킨 50% 듀티의 파형 (입력파형 A를 1/M 분주시킨 파형)

[고안의 상세한 설명]

본 고안은 클럭의 주파수 분주기에 관한 것으로, 특히 어던 임의의 주파수를 홀수로 분주시킴과 동시에 듀티(duty. 위상변화율) 50%의 클럭펄스를 구하기 위한 홀수분주기에 관한 것이다.

실제적인 디지탈시스템에서는 50% 듀티를 갖고 주파수가 홀수로 분주되는 클럭펄스를 필요로 하는 경웅가 많다. 종래의 홀수분주기는 일반적인 1/2ⁿ분주기에 크리스털오실레이터를 별도로 이용하여 회로를 구성하게 되어 있으므로, 일반적인 1/2ⁿ분주기에 비해 제작비용이 커지게 된다. 따라서 본 고안은 종래의 문제점을 감안하여 크리스털오실레이터를 사용하지 않고 몇 갱의 칩(1C)만을 이용하여 50% 듀티의 홀수분주기르 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 고안은 기초 파형을 제공하여 주는 카운터와, 그 기초 파형들을 80% 듀티의 두 파형으로 변환시켜 주는 게이트회로부와, 그 두 파형들을 서로 1/2 주기만큼 위상차를 갖게 해주는 D 플립플롭과, 위상차를 갖는 파형들을 합성시키는 NAND게이트와, NAND 게이트의 출력파형을 1/2 분주 시키는 D플립플롭을 포함하는 것을 그 특징으로 한다.

제1도는 본 고안의 구성과 작용을 설명하기위한 기본 실시예로서, 50% 듀티의 1/5 분주기에 대한 회로도이다. 이 경우에는 74163 5진카운터 1개, 7474 D플립플롭 2개, NAND게이트 2개, 인버터 2개 그리고 NOR게이트 1개로 구성되어진다. 제2도는 제1도의 이해를 돕기 위한 각부의 타이밍도이다. 본 고안의 기본 원리는 다음고 같다. 먼저 홀수 M으로 분주시키고자 하는 경우, M을 셀 수 있는 카운터를 이용하여 M에 상당하는 최대자리비트(MSB)의 출력을 반전시키면 80% 듀티의 펄스(본 실시예의 경우에는 제2도의 파형 B)을 구할 수 있다. 여기에 다시 반주기만큼 이동된 같은 파형(본 실시예의 경우에는 제2도의 파형 D)을 NAND로 합성시키면, 2/M 분주된 파형(본 실시예의 경우에는 제2도의 파형 E)을 구할 수 있다. 결과적으로 파형 E를 다시 1/2 분주시키면 입력클럭펄스를 1/M 분주시킨 50% 듀티의 파형을 구할 수 있다.

따라서 본 고안의 특성은 파형 B와 D를 NAND로 합성시켜서 2/M 분주된 파형을 먼저 구하는 데에 있다. 여기서 파형 D는, M진카운터의 출력 중에서 십진수로 M/2-1.5에 해당되는 순서의 클럭 주기에만 출력"0"(Low)을 나타내도록 디코딩(decoding)된 파형(본 실시예의 경우에는 제2도의 파형 C)을 먼저 구한 후, 다시 입력클럭펄스의 1/2 주기만큼 이동시킨 결과이다.

그러면 본 고안에 따른 실시예의 동작 원리에 대하여 보다 상세히 설명하기로 한다. 74163 5진카운터의 C출력(5진수의 단위 MSB)을 인버터(2)에 통과시키면 파형 B를 출력시키고, 또한 A, B, C 세 출력을 조합하여 NOR(3), NAND(4) 게이트를 통과시키면 파형 C를 구할 수 있다.

결국 파형 C는 1/5 주기 에만 "0"(Low)준위를 갖는 듀티 80%의 특성을 갖는다. 7474 D 플립플롭(5)을 기준클럭펄스의 하강부(falling edge)에서 작동하는 소자로 선택하여 파형 C를 입력시키면 입력클럭펄스의 1/2 주기만큼 이동된 파형 D를 얻을 수 있다. 여기서 파형 B와 D를 NAND게이트에 통과시키면 파형 E를 얻게 되는 데, 이것은 입력클럭펄스 A에 대하여 1/2.5 분주된 파형이 된다. 여기서 다시 파형 E를 7474 D플립플롭(7)으로 1/2 분주시키면 되는데, 기존클럭펄스의 상승부(rising edge)에서 작동하는 소자를 선택한다. 그러면 결과적으로 원신호에 대하여 1/5로 분주된 50% 듀티의 출력신호를 구할 수 있게 된다.

본 고안은 상기 실시예에 한정되지 않는다. 상기 실시예에서 카운터와 파형 C를 구할 수 있는 디코딩회로만 적절히 변화시킨다면, 1/7, 1/9 등의 홀수분주기로 작동되어진다. 아울러 위와 같은 홀수분주기를 직렬로 조합한다면 높은 비율로 홀수분주를 할 수 있게 된다. 예를 들어 1/9 분주기 두 개를 직렬로 연결하면 1/81 분주기가 되고, 1/9 분주기와 1/7 분주기를 직렬로 연결하면 1/63 분주기가 된다.

상술한 바와 같이 디지탈 시스템에서, 종래에는 주파수를 홀수로 분주하기 위해서 일반적인 1/2ⁿ의 분주기에 별도의 크리스탈 오실레이터를 사용하여 구성하였지만, 본 고안에서는 크리스탈 오실레이터를 사용하지 않고서도 홀수분주기를 제작할 수 있다는 효과를 갖는다.

Claims

디지탈 시스템에 있어서, 기초 파형을 제공하여 주는 카운터와, 그 기초 파형들을 80% 듀티의 두 파형으로 변환시켜 주는 게이트 회로부와, 그 두 파형들을 서로 1/2 주기만큼 위상차를 갖게 해주는 D 플립플롭과, 위상차를 갖는 두 파형들을 합성시키는 NAND 게이트와, NAND 게이트의 출력파형을 1/2 분주 시키는 D 플립플롭을 포함하는 것을 특징으로 하는 50% 듀티의 홀수분주기.
제1항에 있어서, 상기 게이트회로부가 임의의 홀수 M으로 1/M 분주시키는 경우 M진 카운터의 출력 중에서 십진수로 M/2-1.5에 해당되는 순서의 클럭 주기에만 출력 "0"(Low)을 나타내도록 디코딩하는 것을 특징으로 하는 50% 듀티의 홀수분주기.