JP2577134B2 - プログラム可能な高速分割器 - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明はプログラム可能な分割器あるいは計算回路
に関する。さらに詳細には、位相ロックループ周波数シ
ンセサイザあるいは精密タイマ等に用いられる高速周波
数分割器に関する。

プログラム可能な分割器の２つの望ましい利点は、高
いクロック速度で動作し、また最小の可能な段階でその
分割係数をプログラムすることが可能であり（一般的に
整数段階が望ましい）ということである。従来のプログ
ラム可能な分割器では、分割器をプログラム可能にする
ために必要な論理ゲートを備えた回路の内、少なくとも
いくつかはプログラム可能な分割器の入力周波数でクロ
ックするため、用いられる最大クロック周波数が限定さ
れている。これは使用されている論理ゲートに固有の遅
延があるために、使用できる最大外部クロック周波数が
限定されてしまうことによる。プログラム可能な分割器
に先行するある段階で、Ｐで分割する固定係数プレスケ
ーラ（Ｐは通常２あるいは４）を用いることによって、
より高い入力周波数に適応される。固定係数プレスケー
ラはラッチを具備することだけが必要でラッチ間に論理
ゲートは必要でないため、より高速で動作することがで
きる。プレスケーラは通常プレスケーラ入力にＮ個のク
ロックパルスが与えられる度にプログラム可能な分割器
に１つのクロックパルスを供給する。

このように従来はプレスケーラとプログラム可能な分
割器を組み合わせることによって、プレスケーラ係数Ｎ
の整数倍である係数まで可能な分割係数を減少させる。
このような従来の構成では、プレスケーラがその内部サ
イクルを通してＮ個の入力クロックパルスによって駆動
される度に、プレスケーラ波形のただ１つの内部転移だ
けを用いて、連続的に動作しているプログラム可能な分
割器をクロックするという基本的な制限がある。残りの
Ｎ−１個の入力パルスに存在するタイミング情報は従来
の方法では用いられることは決してなく、無視され、失
われる。

高速データマルチプレクサでタイミング信号を生成す
るための２による分割回路の内部転移のすべてを感知す
るという考え方は、すでにライマン・アール及びライン
・エイチによる“バイポーラ4:1時間分割マルチプレク
サの5.5Gb/sまでのIC動作”（IEEE固体状態回路会議ダ
イジェスト、第186乃至187頁、1986年２月）に記載され
ている。

しかしこの考え方が分割器やカウンタのようなさらに
一般的なクロック論理回路にも拡大されたことは従来存
在しないと信じられている。

また、非整数による分割が所望される場合に分割器の
出力パルスの間隔を均等におく構成を提供するプログラ
ム可能な高速非整数分割器は知られていない。

例えば、Ｎが整数である場合、ＮとＮ＋１で交互に分
割することによってＮ＋1/2による分割を実行する先行
技術がある。しかしこの既知の方法では出力パルスが均
等な間隔でないため、分割器の出力には望ましくない低
調波が生成されてしまう。

一般的には、ＮとＮ＋１の間の値を有する所望の分数
である平均カウントを供給する方法で、ＮとＮ＋１の間
を交互で実行することによって非整数分割を行うことが
できる。これまでは“a"回はＮで、また（ｂ−ａ）回は
Ｎ＋１で分割することによってＮ＋a/bの分割器を構成
し、出力周波数の低調波が1/bにまで下降した出力を生
成していた。

従って非整数除数値の出力パルスを均等な間隔で発生
することが可能なプログラム可能な分割器を提供する必
要性がある。

発明の概要 本発明の目的は従来の既知の構成よりも高速で動作が
可能なプログラム可能な周波数分割器を提供することに
ある。

さらに本発明の目的は除数が整数でない場合に均等な
間隔の出力パルスを生成することができるプログラム可
能な高速分割器を提供することにある。

従って本発明は、予め選択された数によって入力パル
ス列のパルス反復速度を分割するためのプログラム可能
な分割器に関するものであり、入力が入力パルス列を受
け取るように結合されまた予め決められた係数によって
パルス反復速度を分割するように動作するプレスケーリ
ング手段、すなわち分割されたプレスケーラ出力パルス
の少なくとも２相を伝送するための少なくとも１つの出
力を有するプレスケーリング手段を備えたプログラム可
能な分割器を意図したものである。少なくとも１つの入
力がプレスケーリング手段の少なくとも１つの出力に結
合しているプログラム可能なカウント手段には、可変除
数データを受け取るためのデータ入力手段が具備されて
いる。このプログラム可能なカウント手段はプレスケー
ラ出力パルスの少なくとも２相を用いて、プレスケーラ
出力反復速度の分数1/N（Ｎは必ずしも整数ではなく、
除数データの関数として決定される）に等しいパルス反
復速度を保持する出力パルス列を生成する。

本発明はさらに、予め選択された数により入力パルス
列のパルス反復速度を分割するプログラム可能な分割器
を意図しており、このプログラム可能な分割器は入力パ
ルス列を受け取るように結合された入力手段と、可変除
数データを受け取るためのデータ入力手段とを有するプ
ログラム可能なカウント手段を具備している。プログラ
ム可能なカウント手段は、パルス反復速度が入力パルス
反復速度の分数、すなわち1/N（Ｎが除数データの関数
として決定される場合）に等しい出力パルス列を生成す
る。プログラム可能なカウント手段はさらに、Ｎの非整
数値のためのプログラム可能なカウント手段における出
力パルスを時間的に均等な間隔にするための手段を具備
している。

図面の簡単な説明 本発明の上記の、およびその他の目的及び特徴は、図
面に示された実施例の以下の詳細な説明によって明らか
となるであろう。

第１図は本発明の原理に従ったプログラム可能な分割
器の機能ブロック図である。

第２図は第１図に示されたプレスケーラの論理ダイヤ
グラムを表わす機能ブロック図である。

第３図は本発明の原理に従って構成されたプログラム
可能な分割器のいろいろな機能ブロックで用いられるの
に適切な、差動Ｄラッチの入力に融合された２レベル直
列ゲートの１例を示す回路図である。

第４図は第１図に示された構成で用いられるのに適切
なプリセット可能なカウントダウンカウンタの機能ブロ
ック図である。

第5A図は第１図に示された構成で用いられるのに適切
な遅延カウンタの機能ブロック図である。

第5B図は第5A図に示された機能に関連する部分のタイ
ミング波形である。

第６図は第１図に示された構成で用いられるのに適切
な加算アキュムレータのブロック図である。

第７図は第１図に示された分割器の別の実施例の機能
ブロック図である。

第８図は第７図に示された加算アキュムレータ750の
機能ブロック図である。

第９図は第７図に示されたクロックマルチプレクサ74
0の機能ブロック図である。

詳細な説明 第１図には本発明の原理に従って構成されたプログラ
ム可能な分割器100の機能ブロック図が示されている。
機能ブロック間に示された信号パス相互接続は、特定の
信号とその補数信号の両方を伝送する２線差動相互接続
であることがわかる。第１図に示されているように、入
力パルス源はパス115を介して実施例では２による分割
回路であるプレスケーラ110に結合している。パス111に
おけるプレスケーラ出力はパス111aを介してプリセット
可能なカウントダウンカウンタ120のCLK入力に、またパ
ス111bを介して遅延カウンタ130のCLK入力に結合してい
る。

プリセット可能なカウントダウンカウンタ120は多重
ライン並列入力データバス170を具備し、このデータバ
ス170上にはカウンタにプリセットされるデジタル表示
の数値が表われる。バス170はカウンタ120のDATA入力に
導かれている。カウンタ120の出力はEOC（カウント終
了）と符号が付けられ、パス112を通して遅延カウンタ1
30のスタート入力に結合している。

遅延スウンタ130は分割エネーブル（DIV−EN）入力を
備え、パス116上の分割エネーブル信号を受信するよう
に結合されている。遅延カウンタ130はパス113を介して
カウントダウンカウンタ120のプリセット入力に結合す
るプリセット制御出力と、パス114を介してカウントダ
ウンカウンタ120のエネーブル入力に結合するRC−EN制
御出力を具備している。

遅延カウンタ130はさらに、パス117を通してマルチプ
レクサ140の入力Ａに結合する第１の出力と、パス118及
び118aを通してマルチプレクサ140の入力Ｂに結合する
第２の出力HD出力を具備している。

遅延カウンタ130のHD出力はさらに、パス118bを介し
て加算アキュムレータ150のCLK入力に結合している。分
割エネーブル信号はさらに、パス116aを介して加算アキ
ュムレータ150のDIV−EN−Ｌ入力に結合している。バス
170上の最下位ビットであるP0は、パス171を介して加算
アキュムレータ150の入力INに結合している。加算アキ
ュムレータ150は、パス151を介して遅延カウンタ130の
ロングカウント入力に結合するキャリ出力を具備してい
る。さらに、加算アキュムレータ150はパス152を介して
マルチプレクサ140の選択入力に結合する合計出力を具
備している。

マルチプレクサ140はバス119を介して出力バッファ16
0に結合する出力を具備し、このバッファ160は本発明の
分割器を用いる装置によって使用される分割器出力161
とその補数162を供給する。

プレスケーラ110は対称的で完全な差動の回路を構成
し、ブロック120、130、140、150及び160から成る半整
数分割器を駆動するための差動出力を供給する。プレス
ケーラ110の出力111は、出力信号が２つの対称的な活性
ノード間の電圧差であり、信号の補数は出力ノードへの
接続を反転することによってゼロ遅延で得られ、正方向
及び負方向出力変化は時間的に均等な間隔である特性を
有する。従ってプレスケーラの通常の差動出力信号と補
数差動出力信号の両者は、第１図に示された回路の残り
の部分に対するクロック位相として用いることができ
る。この補数クロック位相により、通常のクロック位相
の負方向縁部のときにデータ転移をクロックすることが
できる。

ブロック120、130、140、150及び160は、データバス1
70の幅及び遅延カウンタ130（以下さらに詳細に説明す
る）に導入された遅延によって決定される範囲を超えて
整数あるいは半整数によって分割することが可能な真の
プログラム可能な半整数分割器を形成する。第１図に示
された分割器が半整数によって分割される場合は、プレ
スケーラ出力信号の上昇あるいは下降縁部によって交互
にクロックされる均等な間隔の出力パルスが供給され
る。

第１図に示された回路の半整数部分の動作は、プリセ
ット可能なカウントダウンカウンタ120と論理“ゼロ”
レベルにおける制御入力151を備えた遅延カウンタ130の
みを初めに考慮することによって容易に理解することが
できる。カウンタ120は所定の数Ｐ＝（P1、P2、…、P
9）にプリセットすることができる。パス114上の適切な
信号によってエネーブルされる時、カウンタ120はバス1
70を通してデータ入力に与えられたプリセット数からゼ
ロにカウントダウンする。ゼロ状態がデコードされ、パ
ス112にはカウント終了（EOC）パルスが出力される。遅
延カウンタ130はカウンタ120からのパス112上のEOCパル
スによってスタートし、実施例ではEOCパルスに続く第
４のクロック縁部で、遅延カウンタ130がパス114を通し
てRC−EN出力をカウンタ120のエネーブル入力に供給
し、カウンタ120をエネーブルする。遅延カウンタ130が
アクテイブである４つのクロックパルス期間中、カウン
タ130はプリセット可能なカウンタ120をディスエーブル
し、パス113を通してカウントダウンカウンタ120のプリ
セット入力においてプリセットパルスを生成し、出力及
びHD出力でそれぞれ遅延されない形また半クロック遅延
形での分割器出力パルスを生成する。従って、カウント
ダウンカウンタ120及び遅延カウンタ130はともに係数Ｎ
＝（Ｐ＋４）のプログラム可能な分割器として機能す
る。

遅延カウンタ130の付加的な２つの特徴は、HD出力に
おいて出力パルスの半クロック遅延バージョンを（正移
行縁部よりもプレスケーラ出力の負移行縁部によってク
ロックされる）出力すること、およびパス151における
ロングカウント入力が高レベルの場合に、遅延カウンタ
130によって４ではなく５クロックパルス後にカウント
ダウンカウンタ120がエネーブルされることである。加
算アキュムレータ150を伴ったこのような２つの特徴が
機能を制御し、マルチプレクサ140の機能は半整数分割
に用いられる。Ｎ＋1/2による分割はＮとＮ＋１によっ
て交互に分割することによって近似することができる
が、生成されるのは不均等な間隔の出力パルスである。
本発明によると、除数をＮとＮ＋１に交互にし、また遅
延カウンタ130の117の出力及び118のHD出力のそれぞれ
において、正常及び半クロック遅延出力から交互に出力
される分割器出力パルスを選択するためにマルチプレク
サ140を同時に用いることによって、161及び162におい
て均等な間隔の出力パルスが得られる。除数がＮの場
合、プログラム可能な分割器の出力は半クロック間隔遅
延され、次の周期では除数がＮ＋１の場合、プレスケー
ラ出力111における信号移行と同相で正常時間に生成さ
れる。このような構成では、プレスケーラ出力の均等な
間隔のＮ＋1/2クロック間隔の出力パルス列が生成され
る。

加算アキュムレータ150は分割器の動作の各サイクル
ごとに、１ビット幅の合計に最下位ビットP0を加算す
る。出力“合計”における合計ビットはパス152を介し
てマルチプレクサ140を制御して、パス117及び118a上に
それぞれ存在する正常かあるいは半ビット遅延出力をマ
ルチプレクサ140の入力Ａ及びＢに選択する。加算アキ
ュムレータ150のキャリ出力は、パス151により適切な制
御信号を遅延カウンタ130のロングカウントに結合する
ことにより遅延カウンタ130の長い（５クロック間隔）
カウントをエネーブルするのに用いられる。このように
して加算アキュムレータを用いることにより、たとえ係
数が整数から半整数に変化するか、あるいはその反対と
なった後の、第１の分割器サイクルであっても、分割器
の出力パルス間のカウント数が訂正される。第１図に示
された実施例の半整数分割器では、プログラムされた除
数が変化した後の第１のサイクルにおいて分割器が正し
く動作する必要がなければ、加算アキュムレータ150に
代えて、P0＝１である時は２によって分割し、P0＝０で
ある時はゼロに設定される、より簡単な回路を用いて、
第１図に示された加算アキュムレータ150の合計及びキ
ャリ出力の両方を駆動することができる。

出力バッファ160は、パス119で結合された低レベル差
動論理信号を通常のECL電圧レベルに変換して、分割器
出力161に結合された装置で用いられるようにする。

図示された構成では、プログラム可能な分割器は、分
割器の係数とプレスケーラ係数を組合わせた場合に、プ
レスケーラ係数よりも増分の少ないプログラム可能な係
数を有し、またプレスケーラの最大動作周波数に等しい
最大動作周波数を有している。

第１図に示されたプレスケーラ110の論理装置は第２
図に示されている。入力クロックパルスはパス115を通
してＤ型ラッチ210の▲▼入力及びＤラッチ220の
CLK入力に結合し、一方入力クロックパルス列の反転あ
るいは補数パス215を通してラッチ210のCLK入力及びラ
ッチ220の▲▼入力に結合する。ラッチ210のＱ出
力はパス211を通してラッチ220のＤ入力に結合し、一方
ラッチ210の出力はパス212を通してラッチ220のに
結合する。ラッチ220のＱ出力はパス221を通して出力バ
ッファ230の第１の入力及びラッチ210のＤ入力に結合
し、一方ラッチ220の出力はパス222を通して差動出力
バッファ230の第２の入力及びラッチ210の入力に結合
する。

第２図に示されているように、プレスケーラ110はＤ
ラッチのみから構成され、重要な信号パスの段階間では
論理ゲートは必要ではない。ラッチ間では中間論理ゲー
トは必要でないため、図示されている構成は一般的に所
定の処理技術で構成できる最も高速の論理回路である。
さらにこの構成では、速度を上げるためのラッチ回路の
変形が、論理ゲート機能をラッチ自体に集積する難しさ
を考慮することなく行うことができる。

第１図に示された全体的な構成中の半整数分割器の部
分は、プリセット可能なカウンタ120、遅延カウンタ13
0、加算アキュムレータ150及びマルチプレクサ140によ
り構成されている。プリセット可能なカウントダウンカ
ウンタ120の詳細は第４図に示されている。カウントダ
ウンカウンタ120のパス111a上の入力CLKはＤラッチ401a
のクロック入力に結合され、クロック入力がローの時は
ラッチ出力ＱはＤにしたがい、クロック入力がハイの時
はラッチするように構成されている。パス111aはＤラッ
チ401bのクロック入力にも結合され、クロックがハイの
時はＱがＤ入力にしたがい、クロック入力がローの時は
ラッチする。パス114におけるエネーブル入力はANDゲー
ト442の第１の入力及びANDゲート441の第１の入力に結
合される。ANDゲート442の出力はORゲート443の第１の
入力に結合され、一方ANDゲート441の出力はORゲート44
3の第２の入力に結合されている。プログラミングデー
タビットP1はパス431を通してANDゲート441の第２の入
力に結合されている。ORゲート443の出力はラッチ401a
のＤ入力に結合され、一方ラッチ401aのＱ出力はラッチ
401bのＤ入力に結合されている。ラッチ401bのＱ出力は
パス450−１を通してANDゲート442の第２の入力に結合
され、またラッチ402a及び402bのクロック入力に結合さ
れている。

第４図に示されたカウントダウンカウンタのデコーデ
ィグ論理回路は一連の論理ブロック410−９乃至410−２
によって表わされるが、第４図のブロック図ではその内
の２つだけが示されている。各論理ブロック410−２乃
至410−９はＡで示され、論理ブロック410−９に記載さ
れている論理の詳細が論理ブロック410−２乃至410−８
のそれぞれに使用されていることを示している。従って
機能に関する相互接続の詳細は、第４図に示されたカウ
ンタの最後の段、すなわち第９番目の論理ブロック410
−９に関してのみ記載することにする。

さらに第４図に示されるように、カウンタ120の各段
は１対のＤ型ラッチを具備し、所定の段の各対のクロッ
ク入力は先行段の第２のラッチのＱ出力と、先行段の対
の第１のラッチのＤ入力に結合している。また各段の対
の第１のラッチのＱ出力はその対の第２のラッチのＤ入
力に結合されている。

各論理ブロックを具備するデコーディング論理回路は
すでに述べたように第１番目を除いて各論理ブロックで
反復されている。各論理ブロック410−２乃至410−９は
論理ブロック410−９に関して説明することができる。P
9に置ける最上位入力データビットはORゲート420の第１
の入力に結合され、またパス439を介してＤ型ラッチ409
a及び409bのＰ入力に結合されている。最も高い論理ブ
ロック410−９におけるORゲート420の第２の入力は静止
論理ゼロまたは低状態V_L0に結合され、先行段の反復さ
れたORゲートへの対応する第２の入力はパス411−9bに
結合されていることが理解されるであろう。

ラッチ409bのＱ出力はパス450−９を介してORゲート4
21の第１の入力に結合し、一方第２の入力412−9aは最
上位の論理ブロック410−９では静止論理ゼロまたは低
状態V_L0に結合され、先行段の反復されたゲート421に対
応する第２の入力はパス412−9bに結合されていること
が理解されるであろう。

ORゲート420の出力はパス411−9bに結合し、またAND
ゲート422の第１の入力に結合する。ORゲート421の出力
はANDゲート423の第１の入力に結合する。パス113上の
プリセット入力信号はカウンタ120の段２乃至９におけ
るすべてのＤ型ラッチのPS入力に結合し、さらにパス45
2−９を介してANDゲート423の第２の入力とANDゲート42
2の第２の入力に結合する。ANDゲート422及び423の出力
はそれぞれORゲート424の第１及び第２の入力に結合さ
れ、このORゲートの出力412−9bは先行する論理ブロッ
クＡ内のゲート421に対応するORゲートの第２の入力に
結合される。

デコーディング論理回路には、論理ブロック410−２
乃至410−９とは異なる最終論理ブロックがあり、この
最終論理ブロックは基本的にはNORゲート410−１から成
る。NORゲート410−１の第１の入力はパス412−１を介
して第２番目の論理ブロック410−２の出力412−2bに結
合されている。NORゲート410−１の第２の入力はラッチ
401bのＱ出力に結合される。

従って第４図に示されたように構成されている論理要
素はリップルカウンタを構成する。第１の段（ラッチ40
1a及び401b）のみがパス111aを介して搬送される入力ク
ロック速度で動作することを必要とされる。続く段２乃
至９の動作速度はそれより小さいため、消費電力はより
小さくすることができる。図示されているデコーディン
グ論理回路により、電力を計測する抵抗の値の変化以外
は、第１より上の段階はすべて同じとすることが可能と
なっている。パス113上で制御されるプリセット機能
は、プリセットデータがリップルカウンタの段を通って
リップルすることを許容するのではなく、デコーディン
グ論理回路の各ノードをプリセットする。このような構
成により従来の構成におけるよりも短時間でプリセット
が行われる。カウンタ内の各ノードがプリセットされる
べき論理状態は、例えば第４図の論理ブロック410−９
に関連して示されているように、プログラムデータ（P1
−P9）によって直接的に制御される論理ブロックによっ
て与えられる。

第４図から明かなように、ラッチ410a及び410bから成
る第１のカウンタ段はエネーブル入力が論理ハイすなわ
ち１である時にプリセットされ、次にエネーブル入力が
論理ローすなわち０である時にCLK入力によってプレス
ケーラ出力から入って来るパルスを計算できる状態にあ
る。第２の及び後続の段におけるラッチはプリセット制
御入力PSを具備し、この入力PSはクロック入力を無視し
て、ラッチを段の対応するデータ（Ｐ−）入力に与えた
状態に設定する。

第４図に示されたデコーディング論理回路の現在の型
の差動論理装置における実際の構成では、カウンタの重
要なパスを介してのデータの遅延にはほとんど影響はな
い。

本発明は他のデコーディング論理回路の構成も可能で
あって、デコーディング論理回路の各ノードがそれぞれ
単一のカウンタ段に接続されている場合のみに限定され
るべきではないことを注目されたい。２入力ではなく３
入力ゲートを用いるデコーディング論理回路も使用可能
であり、この場合２つのリップルカウンタ段に接続され
たノードを有する。多重ノードを備えた他のデコーディ
ング回路も、カウントダウンカウンタがか並列デコーデ
ィング論理回路によって決定される値にプリセットされ
るという本願発明の考え方からすると有効であろう。

分割器回路の全体のスピード特性をさらに改善するた
めに、ゲート441、442、443における第４図に示されて
いるような論理要素をラッチ要素401a自体のＤ入力に合
体させることが望ましいことが認められた。第３図に
は、差動Ｄラッチの入力に合体されている２レベル直列
ゲートの１例が示されている。ここに示されている相互
接続では、ゲート機能が２入力マルチプレクサとなって
いる。CLKが論理ハイ、すなわち１の時は、回路のＱ出
力は（Ａ＊Ｃ）＋（Ｂ＊Ｃ）に等しく、これは第４図に
示されたゲート441、442、443によって実行される機能
である。このような合体方法は、第１図に示された回路
についていつでも可能であり、開示されているプログラ
ム可能な分割器の動作速度性を向上するために用いられ
る。

第１図に示された遅延カウンタ130は第5A図にブロッ
ク図の詳細が示されており、その動作は第5B図に示され
たタイミング図を参照して同時にまた最も容易に説明す
ることができる。パス112におけるスタート入力（カウ
ントダウンカウンタ120のEOC出力に対応する）はラッチ
501のＤ入力に結合される。パス111bにおけるCLK入力は
Ｄ型ラッチ501、502、503、504、505、506、507、508の
クロック入力に結合される。

ラッチ501のＱ出力はパス520を介してORゲート510の
第１の入力に結合される。ラッチ502のＱ出力はパス521
を介してANDゲート512の第１の入力に、またパス117に
おける“出力”に、さらにまたラッチ506のＤ入力に結
合される。ラッチ503のＱ出力はパス522を介してORゲー
ト510の第２の入力に、またANDゲート514の第１の入力
に結合される。さらにラッチ503のＱ出力はラッチ504の
Ｄ入力に結合される。ラッチ504のＱ出力はパス523を介
してラッチ505のＤ入力に結合される。ラッチ505のＱ出
力はANDゲート515の第１の入力に、またNORゲート513の
第１の入力に結合される。パス116における分割エネー
ブル入力（DIV−EN）はNORゲート513の第２の非反転入
力に結合される。NORゲート513の出力はラッチ507のＤ
入力に結合され、ラッチ507のＱ出力はパス525を介して
ANDゲート512の第２の反転入力及びNORゲート511の第２
の入力に結合される。

ANDゲート512の出力はパス113における遅延カウンタ1
30のプリセット出力を構成する。パス118における遅延
カウンタのHD出力はラッチ506のＱ出力から取り出さ
れ、一方パス114におけるカウンタ130のRC−EN出力はラ
ッチ508のＱ出力から取り出される。

パス151におけるロングカウント入力はANDゲート514
の反転入力及びANDゲート515の入力に結合される。AND
ゲート514及び515の出力はそれぞれORゲート516の第１
及び第２の入力に結合され、ORゲート516の出力はラッ
チ508のＤ入力に結合される。

第5A図に示された構成では、第１図に示された遅延カ
ウンタ130は任意の２つのラッチ間に単一２レベル電流
操作ゲート以外のものは必要とならないように論理装置
を所々に配置したマスター及びスレーブラッチ構成から
成る。図示されている論理ゲートはすべて対応するラッ
チの入力に合体している。スタート信号は第４図に示さ
れたリップルカウンタのデコーダ内の最後のゲートによ
って生成されたカウント終了信号と同一である。この第
４図に示された最後のデコードゲート410−１はラッチ5
01の入力に合体されている。

第5B図に示された遅延カウンタタイミング図から明ら
かなように、パス151のロングカウントが論理ローであ
る時はリップルカウンタエネーブル（パス114におけるR
C−EN）は、スタート信号が論理ハイ状態になった後に
第４のクロック縁部上で論理ロー状態になる。ロングカ
ウントが論理ハイであるならば、ラッチ508は、第４の
縁部の後よりもスタート信号が現われた後にRC−ENが第
５の縁部上の論理ロー状態になるように、ラッチ503か
らではなくラッチ505から駆動される。マルチプレクサ
に与えるための分割器の通常の出力信号はラッチ502よ
り取り出され、半クロック間隔遅延出力パルスはラッチ
506から取り出される。従って遅延カウンタはパス151に
おけるロングカウント入力に現われる信号の論理状態に
従って、４と５の遅延カウントの間において変化する。

第６図には本発明で用いるのに適当な加算アキュムレ
ータのブロック図が示されている。パス116aにおける分
割エネーブル入力は、論理状態の目的からは同等な２つ
の出力L1及びL3を有する信号レベルシフタ610の入力に
結合される。シフタ610の出力L1はＤラッチ601のリセッ
ト入力に、またＤラッチ604のリセット入力に結合し、
一方で出力L3はラッチ602のプリセット入力PSに結合す
る。

最下位プログラミングデータビットP0はパス171を介
して合体ANDゲート621の第１の入力、合体排他的ORゲー
ト622の第１の入力、及びラッチ602のＰ入力に結合され
る。遅延カウンタ130のHD出力はパス118bを介してラッ
チ601、602、603及び604のクロック入力に結合される。
合体ANDゲート621の出力はラッチ601のＢ入力に結合さ
れ、一方で合体排他的ORゲート622の出力はラッチ602の
Ｄ入力に結合される。パス151における加算アキュムレ
ータのキャリ出力はラッチ601のＱ出力から取り出さ
れ、一方パス152における加算アキュムレータの合計出
力はラッチ604のＱ出力から取り出される。

ラッチ602のＱ出力はラッチ603のＤ入力に結合され
る。ラッチ603のＱ出力はラッチ604のＤ入力、及びAND
ゲート621ならびに排他的ORゲート622の両方の第２の入
力に結合される。

第６図に示されたような構成のラッチ要素を備えた加
算アキュムレータは合計出力よりも１分割周期早くハイ
になるキャリ出力を有している。第１図に示された分割
器が半整数係数にプログラムされる場合は、除数データ
ビットP0は１に等しく、P0が連続して生じる状態に維持
された１ビット動作合計の合計及びキャリ出力は交互で
あり、ある周期では合計は論理１に、キャリ論理０にな
り、また次の周期ではそれぞれの論理状態が反転する。
合計出力が１周期遅延するならば、キャリ及び遅延合計
出力が両方の論理１及び両方の論理０の間をともに交互
に循環する。これはプログラム可能な分割器が半整数に
よって正確に分割するために必要である。従って、第６
図に示された１ビット加算アキュムレータはアキュムレ
ータの以前の状態に入力ビットを加算し、１つの合計ビ
ット及び１つのキャリビットを提供する。クロックはク
ロック転移の下降縁において各出力が変化するような位
相である。前記のように、合計出力により第１図に示さ
れた遅延カウンタ130からの通常と半ビット遅延との出
力パルス間のいずれか一方が選択され、一方キャリビッ
トは遅延カウンタ周期がいつ１カウント増加するかを決
定する。

第１図に示されたマルチプレクサ140及び出力バッフ
ァ160は当該分野で良く知られた通常の差動回路であ
る。従ってその詳細は本明細書ではこれ以上説明しな
い。

これまでの実施例の説明は、プレスケーラ入力におけ
るクロック縁部からプログラム可能な分割器の出力への
遅延が、遅延カウンタ130の通常のあるいは半ビット遅
延の出力が加算アキュムレータ150と関連してマルチプ
レクサ140によって選択されるかどうかに関係しないと
いう意味で理想的な動作状態を想定してのものである。
実際には正確にそうではなく、半整数カウンタが半整数
モードで動作する場合、プログラム可能な分割器全体の
交互出力パルス上の理想的なタイミングから多少の偏移
が存在し、分割器の出力に望ましくない低調波周波数成
分が生じる可能性がある。これは分割器出力周波数のス
ペクトルアナライダディスプレイで最も容易に観察され
る。観察される低調波ラインは通常は、Ｎによる分割と
Ｎ＋１による分割との間の簡単な交替が（Ｎ＋1/2）動
作を近似するのに用いられるならば得られるレベルより
も下で30dB以上である。低調波抑制の正確な程度は、ク
ロック対データ遅延が通常と半ビット遅延との出力間で
どれほど正確に適合するかによる。回路を注意深く構成
することにより、クロック対データ遅延をうまく適合さ
せて、実際の位相ロックループ回路の動作上に有害な影
響を与えないようにすることができる。

第１図乃至第６図に開示されている半整数分割器は低
最小係数の良好な速度／パワー性能を具備しており、LS
I回路として構成するのは容易であるが、ここに記載さ
れているものが本発明の原理に従って動作する半整数分
割器の唯一の実際の構成ではない。例えば二重係数プレ
スケーラを用いたパルス呑込みカウンタ及び２つの制御
カウンタを備えたカウンタを、本発明に従って半整数分
割器に変形することもおそらく可能である。ただしこの
場合には、第１図に示された構成で実現される程度に最
小係数を小さくすることは困難であろう。

第１図に示された回路はプレスケーラからの２つの出
力信号（クロック及びその補数）を用いて半整数分割器
をクロックし、プレスケーラ入力において全体的な整数
プログラムを可能としている。２による分割のプレスケ
ーラもまた、入力クロックの上昇及び下降縁部の両方よ
り有効なタイミング情報のすべてが得られるように、直
角位相出力を提供するように構成されることができる。
このような直角位相出力を得る１つの方法では、第２図
に示されたプレスケーラ110の両方のラッチ210及び220
からの出力を用いる。このような方法では、CLK入力の
上昇及び下降両縁部からの有効タイミング情報のすべて
が、プログラム可能な分割器回路によって利用可能であ
る。直角位相出力を用いて本発明に従って構成された半
整数分割器は、プレスケーラからのすべてのクロック転
移が遅延を生成するために利用されるならばより緻密な
遅延の増分で出力を選択するために、より広範囲の加算
アキュムレータマルチプレクサを具備するように拡大す
ることが容易にできる。例えば２による分割プレスケー
ラの直角出力も与えられるならば、プレスケーラ入力に
おいて全体的な半整数プログラミング能力を与えるため
に４分の１整数分割器を用いることができる。この場
合、分割器出力における低調波の抑制は、入力クロック
の正及び負のゼロ交差点が均等な間隔になる程度によっ
て定まる。分数整数分割器はプレスケーラなしで直接入
力信号からクロックされ、適切なクロック位相がハイブ
リッド結合回路及び合計回路により生成される。この分
割回路は、多重化された基準雑音が制限となっている位
相ロックループシンセイサイザでの基準周波数多重化を
最小にするのに使用できる。このような方法ではまた、
所定の出力周波数間隔に対して他の方法で得られるより
もより速い時間設定が可能である。

第７図には本発明の原理に従って構成されたプログラ
ム可能な分割器の第２の実施例が示されている。第７図
の分割器は、出力マルチプレクサ740が基本的にクロッ
クラッチから構成されている以外は、第１図に示された
構成と基本的に類似している。

第７図からわかるように、入力パルス源はパス715を
介してプレスケーラ710に結合し、このプレスケーラ710
は例えば２による分割回路から成る。パス711における
プレスケーラ出力はパス711aを介してカウントダウンカ
ウンタ720のCLK入力に、またパス711bを介して遅延カウ
ンタ730のCLK入力に、さらにパス711cを介して出力マル
チプレクサ740のCLK入力に結合している。

プリセット可能なカウントダウンカウンタ720は、カ
ウンタがプリセットされるべき数値の可変プログラム決
定表示をプリセットする多重ライン並列入力データバス
770を備えている。バス770はカウンタ720のデータ入力
に導かれる。カウンタ720はバス712を介して遅延カウン
タ730のスタート入力に結合されたEOC（カウント終了）
と付けられた出力を有している。

遅延カウンタ730は分割エネーブル信号をパス716で受
信するように結合された分割エネーブル（DIV−EN）入
力がある。遅延カウンタ730は、パス713を介してカウン
トダウンカウンタ720のプリセット入力に結合したプリ
セット制御出力と、パス714を介してカウントダウンカ
ウンタ720のエネーブル入力に結合したRC−EN制御出力
とを有している。

遅延カウンタ730はさらにパス717を介してマルチプレ
クサ740の入力Ａに結合した第１の出力と、パス718を介
してマルチプレクサ740の入力Ｂに結合した第２のHD出
力とを具備している。

マルチプレクサ740の出力719はパス719aを介して加算
アキュムレータ750のCLK入力に結合している。分割エネ
ーブル信号はさらにパス716aを介して加算アキュムレー
タ750のDIV−EN−Ｌ入力に結合している。パス770上の
情報の最下位ビットP0はパス771を介して加算アキュム
レータ750の入力INに結合されている。加算アキュムレ
ータ750はパス751を介して遅延カウンタ730のロングカ
ウント入力に結合したキャリ出力を有している。さらに
加算アキュムレータ750はパス752を介してマルチプレク
サ740の選択入力に結合した合計出力を有している。

マルチプレクサ740はパス719を介して出力バッファ76
0の入力に結合した出力を有しており、この出力バッフ
ァ760は本発明の分割器を利用する装置が使用する分割
器出力761及びその補数762を供給する。

第１図に示されたプレスケーラ110と同様、プレスケ
ーラ710は対称的かつ完全に差動的な回路を構成し、要
素720、730、740、750及び760から成る半整数分割器を
駆動するための差動出力を提供する。プレスケーラ710
の出力711は、信号の補数が出力ノードへの接続を反転
させることによってゼロ遅延で得られ、また正方向及び
負方向の出力変化が時間的に等間隔になるように、出力
信号が２つの対称的な活性ノード間の電圧差である特性
を持つ。従って、プレスケーラ出力の正方向縁部及び負
方向縁部は、第１図に示された実施例のように、第７図
に示された回路の残りの部分によってクロック位相とし
て用いることができる。

第７図に示された構成及び動作は第１図に示されたも
のと実質的に同様であるが、重要な相違点が２つある。
第１の相違は、前記のように出力マルチプレクサ740と
してクロックラッチを用いている点である。加算アキュ
ムレータ750の合計出力によって、マルチプレクサ740は
ある位相では入力Ａから分割器出力として通常のパルス
を選択し、また補数位相では入力Ｂから分割器出力とし
て半ビット遅延パルスを選択する。クロックされたマル
チプレクサ740の利点は、最後のクロックラッチと最終
分割器出力間のゲート数が少なくなっているため、最終
出力のタイミングジッタが少なくなることである。

第２の相違点は第７図には示されていないが、遅延カ
ウンタ730のプリセット出力が第5A図に示された512のよ
うなANDゲートの出力ではなく、単に第5A図に示された
ラッチ502に類似したラッチのバッファ出力であること
である。この変化によってカウントダウンカウンタ720
にはより長いプリセットパルスが与えられ、それによっ
てカウンタ720内のタイミングの要求が緩和される。

第７図に示された加算アキュムレータ750及びマルチ
プレクサ740はそれぞれ第８図及び第９図にその詳細が
示されている。第７図に示された残りのブロックは、上
記の遅延カウンタ730のプリセット出力以外は第１図に
示された対応する要素として類似している。

第８図に示された構成では、バスリード771における
プログラムビットP0がクロックラッチ803のＤ入力に合
体されたNORゲート801の反転入力に結合されている。さ
らにリード771はクロックラッチ809のＤ入力に合体され
た排他的ORゲート807の第１の入力に結合されている。
加算アキュムレータ750のクロック信号はリード719aに
おけるマルチプレクサ740の出力から取り出され、加算
アキュムレータ750のラッチ803、805、809のクロック入
力に結合される。パス751におけるキャリ出力はラッチ8
03のＱ出力から取り出され、一方パス752における合計
出力はラッチ809のＱ出力から取り出される。ラッチ809
のＱ出力はさらにラッチ805のＤ入力に結合し、ラッチ8
05のＱ出力はNORゲート801の非反転入力、及び排他的OR
ゲート807の第２の入力に結合される。

第９図に示された構成では、パス717におけるマルチ
プレクサ740へのＡ入力はANDゲート901の非反転入力に
結合され、一方パス718におけるＢ入力はANDゲート903
の第１の入力に結合される。パス752における選択入力
（第８図に示されたアキュムレータの合計出力に結合さ
れている）は排他的NORゲート909の第１の入力、ANDゲ
ート903の第２の入力、及びANDゲート901の反転入力に
結合される。マルチプレクサ740へのパス711cにおける
クロック入力CLKは、Ｄ型ラッチ907のクロック入力に合
体するゲート909の第２の入力に結合する。ゲート901及
び903の出力はそれぞれ、ラッチ907のＤ入力に合体する
ORゲート05の第１及び第２の入力に結合されている。ラ
ッチ907のＱ出力はパス719上で分割器出力として動作
し、また第７図及び第８図の加算アキュムレータ750の
パス719aにおけるクロックパルスの源として動作する。

本発明を図面を参照して説明したが、その詳細は単に
例示のためのものであって、本発明の技術的範囲は添付
の請求の範囲によってのみ限定されるべきである。

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】予め選択された数によってパルス反復速度
   を有する入力パルス列を分割するためのプログラム可能
   な分割器において、 出力と入力パルス列を受ける入力とを備え、少なくとも
   ２つのクロック位相を有する分割されたクロック出力信
   号を生成するために予め定められた係数によって入力パ
   ルス列のパルス反復速度を分割するプレスケーリング手
   段と、 出力と、分割されたクロック出力信号を受けるためにプ
   レスケーリング手段の出力に結合された入力と、除数Ｎ
   を決定する可変除数データを受けるためのデータ入力と
   を備え、整数または非整数値Ｎに対して分割されたパル
   ス反復速度の分数1/Nに等しいパルス反復速度を有する
   出力パルス列であって、その出力パルスが時間的に均等
   な間隔である出力パルス列を生成するために、分割され
   たクロック出力信号の少なくとも２つのクロック位相か
   らなるタイミング情報を処理するプログラム可能なカウ
   ント手段とを具備するプログラム可能な分割器。
2. 【請求項２】入力信号の周波数を分割するためのプログ
   ラム可能な分割器において、 プレスケーラと、プリセット可能なカウントダウンカウ
   ンタ、遅延カウンタ、遅延カウンタ制御手段及び選択手
   段を有するプログラム可能なカウンタとを具備し、 前記プレスケーラは、入力信号を受けるために結合され
   た入力を備え、少なくとも２つのクロック位相を有する
   分割された周波数信号を生成するためにプレスケーラ係
   数により入力信号周波数を分割し、プレスケーラ出力に
   分割された周波数信号を出力するように動作し、 前記プリセット可能なカウントダウンカウンタは、前記
   プレスケーラ出力に結合されたクロック入力と、可変除
   数データを受けるためのデータ入力手段と、出力とを備
   え、前記クロック入力においてプレスケーラ出力から受
   けたパルスの数が可変除数データによって表わされる数
   と等しい場合は常にその出力にカウント終了パルスを生
   成するように動作し、 前記遅延カウンタは、前記プレスケーラ出力に結合され
   たCLK入力と、前記プリセット可能なカウントダウンカ
   ウンタの出力に結合されたスタート入力と、第１及び第
   ２の出力とを備え、 前記遅延カウンタ制御手段は、前記遅延カウンタに結合
   され、 前記選択手段は、出力を備え、前記遅延カウンタの第１
   及び第２の出力と遅延カウンタ制御手段とに結合され、 前記遅延カウンタ、前記遅延カウンタ制御手段および前
   記選択手段は、 前記第２の遅延カウンタ出力に対して前記プレスケーラ
   出力パルスの半周期遅延した前記第１の遅延カウンタ出
   力と前記第２の遅延カウンタ出力とが前記プログラム可
   能な分割器の動作の交互サイクルにおいて前記選択手段
   の出力を通過し、前記遅延カウンタ、前記遅延カウンタ
   制御手段および前記選択手段が、整数または非整数値Ｎ
   に対して分割された周波数信号のパルス反復速度の分数
   1/Nに等しいパルス反復速度を有する出力パルス列であ
   って、その出力パルスが時間的に均等な間隔である出力
   パルス列を生成するように、分割された周波数信号の少
   なくとも２つのクロック位相からなるタイミング情報を
   処理し、カウントダウンカウンタの動作の交互サイクル
   において、プリセット可能なカウントダウンカウンタ
   が、プレスケーラ出力パルスの第１の数の間、遅延カウ
   ンタからの出力パルスを受けないように、プレスケーラ
   出力パルスの第２の数の間、遅延カウンタからの出力パ
   ルスを受けないように、予め設定可能なカウントダウン
   カウンタをディスエーブルするように動作するプログラ
   ム可能な分割器。
3. 【請求項３】実質的に遅延のないプレスケーラ出力信号
   の補数を得るために、その出力が２つの対称的な活性ノ
   ード間の電位差から成るようにプレスケーラが構成さ
   れ、プレスケーラ出力信号の正方向及び負方向縁部の両
   方が遅延カウンタのCLK入力に供給される請求の範囲第
   ２項記載のプログラム可能な分割器。
4. 【請求項４】プリセット可能なカウントダウンカウンタ
   がリップルカウンタから構成され、またデータ入力手段
   が除数データを伝送するための複数の並列な入力データ
   ラインから構成され、１つのリップルカウンタ段は各入
   力データラインに結合している請求の範囲第２項記載の
   プログラム可能な分割器。
5. 【請求項５】前記リップルカウンタは複数のノードを有
   するデコーディング論理装置を具備し、各ノードがリッ
   プルカウンタ段の少なくとも１つと、入力データライン
   を介してリップルカウンタに与えられるデータに従って
   リップルカウンタ段とデコーディング論理ノードの両方
   をプリセットするための手段とに関連している請求の範
   囲第４項記載のプログラム可能な分割器。
6. 【請求項６】前記遅延カウンタ制御手段が、入力データ
   ラインの１つに結合した制御入力と、第２の遅延カウン
   タ出力に結合するクロック入力と、遅延カウンタの制御
   入力に結合されたキャリ出力と、選択手段に結合された
   合計出力とを備えた加算アキュムレータを具備し、この
   加算アキュムレータは、クロック入力が予め決められた
   転移を行うときは常に加算アキュムレータの以前の状態
   に入力データラインの１つに与えられる入力信号ビット
   を加算するように動作し、合計及びキャリ出力における
   適切な合計及びキャリ論理状態情報をそれぞれ供給し、
   キャリ出力がプレスケーラ出力パルスの第１及び第２の
   数のどちらがカウントダウンカウンタのディスエーブリ
   ング時間として用いられるかを決め、合計出力が遅延カ
   ウンタの第１及び第２の出力のどちらかが選択手段出力
   へ通過するかを決めるように構成されている請求の範囲
   第２項記載のプログラム可能な分割器。
7. 【請求項７】前記選択手段が、第１及び第２の入力がそ
   れぞれ遅延カウンタの第１及び第２の出力に結合し、選
   択制御入力が加算アキュムレータの合計出力に結合して
   いるマルチプレクサを具備し、第１及び第２のマルチプ
   レクサ入力の１つが選択制御入力の２進論理状態に従っ
   てマルチプレクサ出力に結合されている請求の範囲第６
   項記載のプログラム可能な分割器。
8. 【請求項８】マルチプレクサ出力に結合された入力及び
   プログラム可能な分割器の出力として作用する補数出力
   を有する差動出力バッファをさらに具備する請求の範囲
   第７項記載のプログラム可能な分割器。
9. 【請求項９】遅延カウンタ手段は、入力データラインの
   １つに結合された制御入力と、選択手段出力に結合され
   たクロック入力と、遅延カウンタの制御入力に結合され
   たキャリ出力及び選択手段に結合された合計出力とを有
   する加算アキュムレータを具備し、この加算アキュムレ
   ータはクロック入力が予め決められた転移を行うときは
   常に入力データラインの１つに与えられた入力信号ビッ
   トをアキュムレータの以前の状態に加算し、合計及びキ
   ャリ出力のそれぞれにおける適切な合計及びキャリ論理
   状態情報を与えるために、キャリ出力はプレスケーラ出
   力パルスの第１及び第２の数のどちらがカウントダウン
   カウンタのディスエーブル時間として用いられるかを決
   め、合計出力は遅延カウンタの第１及び第２の出力のど
   ちらが選択手段出力に通過するかを決めるよう構成され
   ている請求の範囲第４項記載のプログラム可能な分割
   器。
10. 【請求項１０】選択手段が、第１及び第２の入力がそれ
    ぞれ遅延カウンタの第１及び第２の出力に結合し、選択
    制御入力が加算アキュムレータの合計出力に結合し、ク
    ロック入力がプレスケーラ出力に結合されたマルチプレ
    クサを具備し、このマルチプレクサは選択制御入力の論
    理状態に従ってラッチ手段出力に第１及び第２のマルチ
    プレクサ入力の１つを結合させるために、信号の予め決
    められた転移がクロック入力に与えられると動作可能と
    なるクロックラッチ手段を具備している請求の範囲第９
    項記載のプログラム可能な分割器。
11. 【請求項１１】プログラム可能なカウント手段は、プレ
    スケーリング手段の出力周波数のＮ＋1/2周期ごとに均
    等な間隔である出力パルス列を生成するために、Ｎを整
    数として、分割されたクロック出力信号をＮとＮ＋１に
    より交互に分割してＮ＋1/2に分割し、遅延していない
    クロック信号と半クロック周期遅延したクロック信号を
    生成し、除数がＮ＋１の場合にプログラム可能な分割器
    の出力として遅延していないクロック信号を選択し、除
    数がＮの場合にプログラム可能な分割器の出力として半
    クロック周期遅延したクロック信号を選択する手段から
    構成されている請求の範囲第１項記載のプログラム可能
    な分割器。
12. 【請求項１２】予め選択された除数によってパルス反復
    速度を有する入力パルス列を分割するためのプログラム
    可能な分割器において、 出力と入力パルス列を受ける入力とを備え、少なくとも
    ２つのクロック位相を有する分割されたクロック出力信
    号を生成するために予め定められた係数によって入力パ
    ルス列のパルス反復速度を分割するプレスケーリング手
    段と、 半整数分割器とを具備し、 この半整数分割器は、 出力と、前記プレスケーリング手段の出力に結合された
    入力と、予め選択された除数に対応する可変除数データ
    を受けるためデータ入力とを備え、少なくとも２つのク
    ロック位相を有する分割されたクロック出力信号と可変
    除数データを処理し、予め選択された除数に等しい出力
    パルス列のパルス数をカウントし、これに応答してカウ
    ント終了信号を出力するプリセット可能なカウントダウ
    ンカウンタと、 前記プレスケーリング手段からの出力パルス列を受ける
    ための入力と、前記プリセット可能なカウントダウンカ
    ウンタからのカウント終了信号を受けるための入力とを
    備え、第１および第２の出力において遅延していない出
    力信号と半クロック周期遅延した出力信号をそれぞれ生
    成するために、分割されたクロック出力信号の少なくと
    も２つのクロック位相から構成されるタイミング情報を
    処理する遅延カウンタと、 前記プレスケーリング手段の出力周波数のＮ＋1/2周期
    ごとに均等な間隔である出力パルス列を生成するため
    に、除数がＮ＋１の場合に、プログラム可能な分割器の
    出力として遅延カウンタからの遅延されていない出力信
    号を選択し、除数がＮの場合に、プログラム可能な分割
    器の出力として遅延カウンタからの半クロック周期遅延
    した出力信号を選択する選択手段とを具備するプログラ
    ム可能な分割器。