CN108880532B - 一种基于特征状态反馈的整数和半整数分频器 - Google Patents

一种基于特征状态反馈的整数和半整数分频器 Download PDF

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Abstract

本发明属于集成电路的分频器技术领域，具体为一种基于特征状态反馈的整数和半整数分频器。本发明的分频器包括时钟相位反转器、N位二进制计数器、输出时钟选择器和反馈控制器；反馈控制器包括电平型特征状态译码器、触发型特征状态译码器、电平型反转器和触发型反转器。本发明通过由分频系数确定的特征状态进行反馈，对输入时钟进行相位处理，使二进制计数器在待分频时钟指定的边沿触发，并选择与分频系数对应的计数位输出作为分频时钟。本发明仅需对二进制计数器的接口信号进行处理而无需改变其内部结构，具有设计简单和通用性强的优点，它不仅能够实现完备的整数和半整数分频，而且还能够以0.5个输入时钟周期为精度调节分频时钟的占空比。

Description

一种基于特征状态反馈的整数和半整数分频器
技术领域
本发明属于集成电路的分频器技术领域，具体涉及基于特征状态反馈的整数和半整数分频器。
背景技术
分频器将频率为fin的待分频时钟按照一定的分频系数（M）降低为频率为fout的分频时钟，其中fout=fin/M，作为电子系统的输入时钟，因此在电路中具有广泛的应用。同时，由于许多应用要求其输入时钟具有一定的占空比，例如：流水线等电路结构要求时钟具有50%的占空比，才能保证电路高效地进行工作；无线接收机采用占空比为25%的正交信号发生器以提高性能。因此占空比也是分频器的一个重要指标，具有可调占空比的分频器则更具吸引力。
公知的整数和半整数分频器通常采用异步置数和双沿触发等方法实现：“Programmable frequency divider”（US7231012）公开的一种基于异步置数的整数和半整数分频器，它在常用计数器的基础上，加入了计数终止检测模块和置数模块，可以实现完备的整数和半整数分频（即：对于N位计数器，分频系数M是在1<M≤2N范围内的任意一个整数或半整数）；“Selectable clock divider circuit with a 50% duty cycle clock”（专利号：US6404839），采用上升沿触发的特殊的可配置同步计数器，计数器状态通过下降沿触发的触发器处理后可以得到不完备的整数和半整数分频时钟；“Fractional frequencydivider”（专利号：US7492852），它的分频电路由一对分别由输入时钟的上升沿和下降沿触发移位寄存器组成，并通过一个双沿触发的模式控制器将分频时钟反馈作为移位寄存器的输入，以配置成整数N或半整数(N+0.5)两种分频系数。
以上公知的整数和半整数分频器缺点在于：上述基于置数的分频器，为了实现等占空比的半整数分频，分频器需要工作于2倍频的时钟，功耗较大；上述基于双沿触发的分频器，采用的都是特殊结构的计数器，电路结构复杂却不通用，硬件开销较大，并且分频系数并非完备的整数和半整数；同时，在上述公知的分频器中，输出分频时钟的占空比都相对固定，不易进行调节。
发明内容
本发明的目的在于提供一种基于特征状态反馈的整数和半整数分频器，以解决上述公知的基于双沿触发的整数和半整数分频器存在电路结构复杂却不通用、分频系数不完备、占空比不易调节的问题。
本发明提供的基于特征状态反馈的整数和半整数分频器，通过由分频系数确定的特征状态进行反馈，对输入时钟进行相位处理，使二进制计数器在待分频时钟指定的边沿触发，并选择与分频系数对应的计数位输出作为分频时钟。本发明仅需对二进制计数器的接口信号进行处理而无需改变其内部结构，具有设计简单和通用性强的优点，它不仅能够实现完备的整数和半整数分频，而且还能够以0.5个输入时钟周期为精度调节分频时钟的占空比。
本发明提供的基于特征状态反馈的整数和半整数分频器，如图1所示，包括：一个时钟相位反转器（100）、一个N位二进制计数器（200）、一个输出时钟选择器（300）和一个反馈控制器（400）；其中，N位二进制计数器（200）的输出（Q<N:1>）经过反馈控制器（400）产生时钟相位选择信号（SCLK）；时钟相位反转器（100）在时钟相位选择信号（SCLK）的控制下，产生与输入待分频时钟（CLK）频率相同、相位相同或相反的计数时钟（CLK_CNT）；N位二进制计数器（200）在计数时钟（CLK_CNT）的控制下计数；输出时钟选择器（300）通过输出选择端（SOUT）选择N位二进制计数器（200）输出计数位（Q<N:1>）中的第n位（Q<n>）作为分频时钟（CLK_DIV），其中n（0<n≤N）是根据关系式1计算得到：
关系式1：
Figure 858700DEST_PATH_IMAGE002
，
其中：M为分频系数，M=L或L-0.5，L为整数且1<L≤2N。
在上述方案中，的反馈控制器（400）包括：一个电平型特征状态译码器（410）、一个触发型特征状态译码器（420）、一个电平型反转器（430）和一个触发型反转器（440）；其中，
（1）电平型特征状态译码器（410）对N位二进制计数器（200）的输出计数位（Q<N:1>）进行译码，使电平型特征状态产生与其它状态逻辑相反的译码结果，译码结果作为电平控制信号（LVL）；
（2）触发型特征状态译码器（420）对N位二进制计数器（200）的输出计数位（Q<N:1>）进行译码，仅使触发型特征状态产生具有有效触发边沿的译码结果，译码结果作为触发控制信号（TRG）；
（3）触发型反转器（440）在触发控制信号（TRG）的有效边沿的触发下产生状态反转，其输出（QS）作为电平型反转器（430）的输入；电平型反转器（430）根据电平控制信号（LVL）逻辑电平的不同，使其输出的时钟相位选择信号（SCLK）与触发型反转器（440）的状态（QS）逻辑值相同或相反。
在上述方案中，对于指定的分频系数M（1<M≤2N），所述N位二进制计数器（200）的低n位计数位（Q<n:1>，0<n≤N）的2n个子状态构成集合SM；在集合SM中按照以下方式选择电平型特征状态和触发型特征状态：
（1）所选电平型特征状态的数目为K个，所选触发型特征状态的数目为H个，其中，K和H均为整数且满足关系式2；
关系式2：
Figure 41420DEST_PATH_IMAGE004
；
（2）K个电平型特征状态是在集合SM中所选择的、并且在计数顺序下互不相邻的K个子状态；
（3）所选的K个电平型特征状态及其在计数顺序下的下一个子状态构成集合SMX，集合SMX在集合SM中的补集记为SMR；
（4）H个触发型特征状态是在集合SMR中所选择的、并且在计数顺序下互不相邻的H个子状态。
在上述方案中，K个电平型特征状态和H个触发型特征状态按照如下方式进行分类：
（1）根据电平型特征状态及其在计数顺序下的下一个子状态所组成的连续子状态对，将电平型特征状态分为以下三类：
第一类电平型特征状态：上述连续子状态对的最高位（Q<n>）均为逻辑“0”；
第二类电平型特征状态：上述连续子状态对的最高位（Q<n>）均为逻辑“1”；
第三类电平型特征状态：上述连续子状态对的最高位（Q<n>）逻辑值相反；
（2）根据子状态最高位的逻辑值，将触发型特征状态分为以下两类：
第一类触发型特征状态：该子状态的最高位（Q<n>）为逻辑“0”；
第二类触发型特征状态：该子状态的最高位（Q<n>）为逻辑“1”；
在上述方案中，其中的分类方式将所选的K个电平型特征状态划分成K0个第一类电平型特征状态、K1个第二类电平型特征状态和KX个第三类电平型特征状态，并将所选的H个触发型特征状态划分成H0个第一类触发型特征状态和H1个第二类触发型特征状态；当输入占空比为50%的待分频时钟（CLK）时，输出分频时钟（CLK_DIV）的占空比（D）根据关系式3确定：
关系式3：
Figure 352315DEST_PATH_IMAGE006
。
本发明的有益效果是：设计简单、通用性强，不仅能够实现完备的整数和半整数分频，而且还能够实现以0.5个输入时钟周期为精度调节分频时钟的占空比。
附图说明
图1是本发明的基于特征状态反馈的整数和半整数分频器的结构图。
图2是本发明的基于特征状态反馈的整数和半整数分频器，其中的时钟相位反转器、电平型反转器和触发型反转器的一种实施方式。
图3是当分频系数为5时，本发明的基于特征状态反馈的整数和半整数分频器，其中电平型特征状态译码器的一种具体实施方式。
图4是当分频系数为5时，本发明的基于特征状态反馈的整数和半整数分频器，其中触发型特征状态译码器的一种具体实施方式。
图5是当分频系数为6.5时，本发明的基于特征状态反馈的整数和半整数分频器，其中电平型特征译码器的一种具体实施方式。
图6是当分频系数为6.5时，本发明的基于特征状态反馈的整数和半整数分频器，其中触发型特征译码器的一种具体实施方式。
具体实施方式
为了便于理解，以下将结合具体的附图和实施方式对本发明进行详细地描述。需要指出的是，图1至图6仅是本发明的实施举例，本发明权利要求范围内的具体实施的形式和细节不限于图1至图6。对于任何熟知集成电路设计技术的人员，可知本发明所述图1至图6各例均可以根据本文说明，在本发明范围内作出各种不同的修正和变化，这些修正和变化也纳入本发明的范围内。
图1是本发明提供了一种基于特征状态反馈的整数和半整数分频器结构框图，包括一个时钟相位反转器（100），一个N位二进制计数器（200），一个输出时钟选择器（300）和一个反馈控制器（400）。其中，反馈控制器（400）则包括电平型特征状态译码器（410），触发型特征状态译码器（420）、电平型反转器（430）和触发型反转器（440）。
图2是本发明的基于特征状态反馈的整数和半整数分频器中的时钟相位反转器、电平型反转器和触发型反转器的一种实施方式。在这种实施方式中：触发型反转器（441）由一个上升沿触发的D触发器构成，其反相输出端（
Figure 278683DEST_PATH_IMAGE008
）连接到数据输入端（D），时钟端与触发型状态译码器的输出（TRG）相连；电平型反转器（431）和时钟相位反转器（101）具有相同的结构，均由一个二选一多路选择器和一个反相器构成，多路选择器的两个数据输入端分别与输入信号和输入信号的反相相连；电平型反转器（431）的输入端连接D触发器的输出（QS），其选择端（S）与电平型状态译码器的输出（LVL）相连；时钟相位反转器（101）的输入端为输入时钟（CLK），其选择端（S）与电平型反转器（431）的输出（SCLK）相连，其输出端（Z）作为计数器的计数时钟（CLK_CNT）。
在以下的实施例中，均在3位加法计数器、电平型反转器高电平反转、触发型反转器上升沿触发的情况下，给出在不同分频系数下的电平型特征译码器和触发型特征状态译码器的具体实施方式。
图3和图4是当分频系数M=5时，本发明的基于特征状态反馈的整数和半整数分频器中特征状态译码器的一种实施方式：
（1）将M=5代入关系式1，可得n=3，即：子状态位宽为3位，相应地选择Q<3>作为分频时钟输出CLK_DIV；
（2）将M=5和n=3代入关系式2，可得：
Figure 358634DEST_PATH_IMAGE010
（3）在输入待分频时钟的占空比为50%时，为了实现等占空比分频，将D=50%、M=5和n=3代入关系式3，可得：
Figure 726904DEST_PATH_IMAGE012
（4）因此，可取K=3和H=0，其中：K0=K1=KX=1，H0=H1=0；相应地，电平型特征状态可以分别选取Q<3:1>=001，110，011。因此电平型状态译码器可能的逻辑电路如图3所示；由于该分频系数下取H=0，所以触发型译码器的输出（TRG）可以是固定电平，如图4所示可以直接连接到逻辑“0”。
图5和图6是当分频系数M=6.5时，本发明的一种基于特征状态反馈的整数和半整数分频器中特征状态译码器的一种实施方式：
（1）将M=6.5代入关系式1，可得n=3，即：子状态位宽为3位，相应地选择Q<3>作为分频时钟输出CLK_DIV；
（2）将M=6.5和n=3代入关系式2，可得：
Figure 525096DEST_PATH_IMAGE014
（3）在输入待分频时钟的占空比为50%时，由于分频器的分辨率为0.5个时钟周期，所以无法实现等占空比的半整数分频，但可以实现近等占空比分频，即：高低脉宽仅相差0.5个输入时钟周期，所以可以令D=3/6.5、M=6.5和n=3代入关系式3，可得：
Figure 255154DEST_PATH_IMAGE016
（4）因此，可取K=1和H=1，其中：K0=K1=0，KX=1，H0=0，H1=1；相应地，电平型特征状态可以选择Q<3:1>=011，触发型特征状态可以选择Q<3:1>=101。因此电平型状态译码器和触发型状态译码可能的逻辑电路分别如图5和图6所示。

Claims (4)

1.一种基于特征状态反馈的整数和半整数分频器，其特征在于，包括一个时钟相位反转器（100）、一个N位二进制计数器（200）、一个输出时钟选择器（300）和一个反馈控制器（400）；N位二进制计数器（200）的输出（Q<N:1>）经过反馈控制器（400）产生时钟相位选择信号（SCLK）；时钟相位反转器（100）在时钟相位选择信号（SCLK）的控制下，产生与输入待分频时钟（CLK）频率相同、相位相同或相反的计数时钟（CLK_CNT）；N位二进制计数器（200）在计数时钟（CLK_CNT）的控制下计数；输出时钟选择器（300）通过输出选择端（SOUT）选择N位二进制计数器（200）输出计数位（Q<N:1>）中的第n位（Q<n>）作为分频时钟（CLK_DIV），其中n是根据关系式1计算得到：
关系式1：
Figure DEST_PATH_IMAGE002
，
其中，0<n≤N，M为分频系数，M=L或L-0.5，L为整数且1<L≤2N；
所述反馈控制器（400）包括一个电平型特征状态译码器（410）、一个触发型特征状态译码器（420）、一个电平型反转器（430）和一个触发型反转器（440）；其中：
（1）电平型特征状态译码器（410）对N位二进制计数器（200）的输出计数位（Q<N:1>）进行译码，使电平型特征状态产生与其它状态逻辑相反的译码结果，译码结果作为电平控制信号（LVL）；
（2）触发型特征状态译码器（420）对N位二进制计数器（200）的输出计数位（Q<N:1>）进行译码，仅使触发型特征状态产生具有有效触发边沿的译码结果，译码结果作为触发控制信号（TRG）；
（3）触发型反转器（440）在触发控制信号（TRG）的有效边沿的触发下产生状态反转，其输出（QS）作为电平型反转器（430）的输入；电平型反转器（430）根据电平控制信号（LVL）逻辑电平的不同，使其输出的时钟相位选择信号（SCLK）与触发型反转器（440）的状态（QS）逻辑值相同或相反。
2.根据权利要求1所述的基于特征状态反馈的整数和半整数分频器，其特征在于，对于指定的分频系数M（1<M≤2N），所述N位二进制计数器（200）的低n位计数位（Q<n:1>，0<n≤N）的2n个子状态构成集合SM；在集合SM中按照以下方式选择电平型特征状态和触发型特征状态：
（1）所选电平型特征状态的数目为K个，所选触发型特征状态的数目为H个，其中，K和H均为整数且满足关系式2；
关系式2：
Figure DEST_PATH_IMAGE004
；
（2）K个电平型特征状态是在集合SM中所选择的、并且在计数顺序下互不相邻的K个子状态；
（3）所选的K个电平型特征状态及其在计数顺序下的下一个子状态构成集合SMX，集合SMX在集合SM中的补集记为SMR；
（4）H个触发型特征状态是在集合SMR中所选择的、并且在计数顺序下互不相邻的H个子状态。
3.根据权利要求2所述的基于特征状态反馈的整数和半整数分频器，其特征在于，所述K个电平型特征状态和H个触发型特征状态按照如下方式进行分类：
（1）根据电平型特征状态及其在计数顺序下的下一个子状态所组成的连续子状态对，将电平型特征状态分为以下三类：
第一类电平型特征状态：上述连续子状态对的最高位（Q<n>）均为逻辑“0”；
第二类电平型特征状态：上述连续子状态对的最高位（Q<n>）均为逻辑“1”；
第三类电平型特征状态：上述连续子状态对的最高位（Q<n>）逻辑值相反；
（2）根据子状态最高位的逻辑值，将触发型特征状态分为以下两类：
第一类触发型特征状态：该子状态的最高位（Q<n>）为逻辑“0”；
第二类触发型特征状态：该子状态的最高位（Q<n>）为逻辑“1”。
4.根据权利要求3所述的基于特征状态反馈的整数和半整数分频器，其特征在于，所述分类方式将所选的K个电平型特征状态划分成K0个第一类电平型特征状态、K1个第二类电平型特征状态和KX个第三类电平型特征状态，并将所选的H个触发型特征状态划分成H0个第一类触发型特征状态和H1个第二类触发型特征状态；当输入占空比为50%的待分频时钟（CLK）时，输出分频时钟（CLK_DIV）的占空比（D）根据关系式3确定：
关系式3：
Figure DEST_PATH_IMAGE006
。
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