JP2659186B2 - デイジタル可変分周回路 - Google Patents
デイジタル可変分周回路Info
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- JP2659186B2 JP2659186B2 JP62059967A JP5996787A JP2659186B2 JP 2659186 B2 JP2659186 B2 JP 2659186B2 JP 62059967 A JP62059967 A JP 62059967A JP 5996787 A JP5996787 A JP 5996787A JP 2659186 B2 JP2659186 B2 JP 2659186B2
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- flop
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回路の可変分周回路に関し、特に
出力分周波形のデューティ比を可変かつ選択できるディ
ジタル可変分周回路に関する。
出力分周波形のデューティ比を可変かつ選択できるディ
ジタル可変分周回路に関する。
従来、４以上の偶数Ｎで分周を行い、かつ出力分周波
形をデューティ比（N/2−１）/Nまたは（N/2＋１）/Nと
する回路として、次のような回路が提案されている。例
えば、第４図に示すように、クロックパルスCLKを分周
カウンタ11に入力してＮ分周し、この出力パルスでS/R
型フリップフロップ14をセットする。一方、分周カウン
タ11の出力は、クロックパルスCLKの（N/2−１）ビット
あるいは（N/2＋１）ビットに相当する時間を遅延する
遅延回路13に入力され、この遅延回路13の出力パルスで
S/R型フリップフロップ14をリセットする。ここで、ワ
ード検出器12は、クロックパルスCLKをＮ個計数する毎
に、１個のパルスを出力してＮ値を決定し、これを分周
カウンタ11に入力しＮ分周波を得る。
形をデューティ比（N/2−１）/Nまたは（N/2＋１）/Nと
する回路として、次のような回路が提案されている。例
えば、第４図に示すように、クロックパルスCLKを分周
カウンタ11に入力してＮ分周し、この出力パルスでS/R
型フリップフロップ14をセットする。一方、分周カウン
タ11の出力は、クロックパルスCLKの（N/2−１）ビット
あるいは（N/2＋１）ビットに相当する時間を遅延する
遅延回路13に入力され、この遅延回路13の出力パルスで
S/R型フリップフロップ14をリセットする。ここで、ワ
ード検出器12は、クロックパルスCLKをＮ個計数する毎
に、１個のパルスを出力してＮ値を決定し、これを分周
カウンタ11に入力しＮ分周波を得る。
第５図は、第４図の回路において、Ｎ＝6,デューティ
比2/6としたディジタル可変分周回路の回路図であり、
第６図はこの回路における各部分の信号タイムチャート
である。第６図ａ〜ｄの符号は第５図のａ〜ｄ点におけ
る夫々の電気信号波形を示す。
比2/6としたディジタル可変分周回路の回路図であり、
第６図はこの回路における各部分の信号タイムチャート
である。第６図ａ〜ｄの符号は第５図のａ〜ｄ点におけ
る夫々の電気信号波形を示す。
この回路では、分周カウンタ11を５個のＤ型フリップ
フロップを縦続に接続した構成とし、クロックパルスCL
Kが各Ｄ型フリップフロップのクロック入力Ｔに入力さ
れる。また、各Ｄ型フリップフロップの出力間で論理演
算（例えばナンド論理：以下ナンド論理として説明す
る）を取り、ワード検出器12の出力パルスを分周カウン
タ11の入力側からみて第１番目のＤ型フリップフロップ
に入力する。更に、第５番目のＤ型フリップフロップの
出力パルスでS/Rフリップフロップ14をセットしてクロ
ックパルスCLKの６分周波形の立上がりを制御する。
フロップを縦続に接続した構成とし、クロックパルスCL
Kが各Ｄ型フリップフロップのクロック入力Ｔに入力さ
れる。また、各Ｄ型フリップフロップの出力間で論理演
算（例えばナンド論理：以下ナンド論理として説明す
る）を取り、ワード検出器12の出力パルスを分周カウン
タ11の入力側からみて第１番目のＤ型フリップフロップ
に入力する。更に、第５番目のＤ型フリップフロップの
出力パルスでS/Rフリップフロップ14をセットしてクロ
ックパルスCLKの６分周波形の立上がりを制御する。
一方、第５番目のＤ型フリップフロップからの出力パ
ルスは、２個のＤ型フリップフロップを縦続接続した遅
延回路13に入力され、ここでクロックパルスCLKが２ビ
ット遅延される。この遅延回路13の出力パルスでS/R型
フリップフロップ14をリセットしてクロックパルスCLK
の６分周波の立上がりを制御する。
ルスは、２個のＤ型フリップフロップを縦続接続した遅
延回路13に入力され、ここでクロックパルスCLKが２ビ
ット遅延される。この遅延回路13の出力パルスでS/R型
フリップフロップ14をリセットしてクロックパルスCLK
の６分周波の立上がりを制御する。
以上の動作によりS/Rフリップフロップ14の出力パル
スにはクロックパルスCLKの６分周，デューティ比2/6の
分周波が得られる。
スにはクロックパルスCLKの６分周，デューティ比2/6の
分周波が得られる。
上述した従来のディジタル分周回路では、分周カウン
タ11及び遅延回路13に使用するフリップフロップの個数
がＮ値及びデューティ比の増大に伴って多数になり、回
路部品数が増大して構成が繁雑なものになるとともに、
この結果消費電力が増えるという問題がある。
タ11及び遅延回路13に使用するフリップフロップの個数
がＮ値及びデューティ比の増大に伴って多数になり、回
路部品数が増大して構成が繁雑なものになるとともに、
この結果消費電力が増えるという問題がある。
本発明は、部品数を低減するとともに16以上の偶数Ｎ
で分周を行い、かつ出力分周波形をデューティ比（N/2
−１）/N,又は（N/2＋１）/Nとするディジタル可変分周
回路を提供することを目的としている。
で分周を行い、かつ出力分周波形をデューティ比（N/2
−１）/N,又は（N/2＋１）/Nとするディジタル可変分周
回路を提供することを目的としている。
本発明のディジタル可変分周回路は、N/2＋ｋ個のＤ
型フリップフロップ（Ｎは16以上の偶数）［ｋ≦（Ｎ−
４）/6を満たす最大の自然数］を前段の出力が次段のＤ
入力となるように縦続接続し、かつ各フリップフロップ
のクロック入力に共通のクロック信号を入力し、さらに
N/2番目のフリップフロップの出力及び前後ｋ番目まで
のフリップフロップの各出力を論理演算して第１番目の
フリップフロップのＤ入力に入力するように構成し、最
終段のフリップフロップから（N/2＋１）/Nまたは（N/2
−１）/Nの各デューティ比の分周出力を得る構成として
いる。
型フリップフロップ（Ｎは16以上の偶数）［ｋ≦（Ｎ−
４）/6を満たす最大の自然数］を前段の出力が次段のＤ
入力となるように縦続接続し、かつ各フリップフロップ
のクロック入力に共通のクロック信号を入力し、さらに
N/2番目のフリップフロップの出力及び前後ｋ番目まで
のフリップフロップの各出力を論理演算して第１番目の
フリップフロップのＤ入力に入力するように構成し、最
終段のフリップフロップから（N/2＋１）/Nまたは（N/2
−１）/Nの各デューティ比の分周出力を得る構成として
いる。
次に、本発明を図面を参照して説明する。
第１図は本発明の原理を説明するためのブロック図で
あり、ここでは本発明をＮ＝６、即ち６分周回路に適用
した例を説明する。
あり、ここでは本発明をＮ＝６、即ち６分周回路に適用
した例を説明する。
このディジタル可変分周回路は、（N/2＋１）個、す
なわちここではＮ＝６であるから、４個のＤ型フリップ
フロップ１〜４と、１個のナンド回路５とで構成してい
る。４個のＤ型フリップフロップ１〜４は各出力Ｑが次
段の入力Ｄに入力されるように縦続に接続し、かつ各フ
リップフロップ１〜４のクロック入力Ｔはクロックパル
スCLKが入力されるようにクロック入力端子に接続され
る。そして、N/2すなわち３番目のフリップフロップ３
と、その前後ｋ番目〔ｋ≦（Ｎ−４）/6を満たす最大の
自然数〕、即ちここではｋ＝１であり、第２段及び第４
段のフリップフロップ2,4の各出力Ｑを夫々ナンド回路
５の第１乃至第３入力に接続している。このナンド回路
５の出力は、第１段のフリップフロップの入力Ｄに接続
されている。また、第４段のフリップフロップ４の出力
Ｑは出力Ａとして、かつ出力は出力Ｂとして取り出さ
れる。
なわちここではＮ＝６であるから、４個のＤ型フリップ
フロップ１〜４と、１個のナンド回路５とで構成してい
る。４個のＤ型フリップフロップ１〜４は各出力Ｑが次
段の入力Ｄに入力されるように縦続に接続し、かつ各フ
リップフロップ１〜４のクロック入力Ｔはクロックパル
スCLKが入力されるようにクロック入力端子に接続され
る。そして、N/2すなわち３番目のフリップフロップ３
と、その前後ｋ番目〔ｋ≦（Ｎ−４）/6を満たす最大の
自然数〕、即ちここではｋ＝１であり、第２段及び第４
段のフリップフロップ2,4の各出力Ｑを夫々ナンド回路
５の第１乃至第３入力に接続している。このナンド回路
５の出力は、第１段のフリップフロップの入力Ｄに接続
されている。また、第４段のフリップフロップ４の出力
Ｑは出力Ａとして、かつ出力は出力Ｂとして取り出さ
れる。
次に、以上の構成のディジタル可変分周回路の動作を
説明する。
説明する。
４個のＤ型フリップフロップ１〜４の出力値初期状態
は、次表のように０から15まで24（＝16）通りが存在す
る。
は、次表のように０から15まで24（＝16）通りが存在す
る。
したがって、電源投入時（始動時）には、表に示され
るいずれか一つの状態になっており、クロックパルスCL
Kが入力される毎に各Ｄ型フリップフロップ１〜４の出
力Ｑが変化する。
るいずれか一つの状態になっており、クロックパルスCL
Kが入力される毎に各Ｄ型フリップフロップ１〜４の出
力Ｑが変化する。
第２図はＤ型フリップフロップ１〜４の出力Ｑの状態
遷移図を示し、０〜15の各数字は上表の状態に夫々対応
する。この回路は、クロックパルスCLKが最大４個で必
ず閉ループ100の状態に入る。閉ループ100を１回転する
には６つの状態遷移が必要であり、クロックパルスCLK6
個でこの回転の出力分周波の１周期に相当する。
遷移図を示し、０〜15の各数字は上表の状態に夫々対応
する。この回路は、クロックパルスCLKが最大４個で必
ず閉ループ100の状態に入る。閉ループ100を１回転する
には６つの状態遷移が必要であり、クロックパルスCLK6
個でこの回転の出力分周波の１周期に相当する。
第３図は状態13より第１図の回路が起動した場合にお
ける各Ｄ型フリップフロップ１〜４の出力波形の時間変
化を示している。
ける各Ｄ型フリップフロップ１〜４の出力波形の時間変
化を示している。
閉ループ100は必ず状態15（Ｄ型フリップフロップの
出力Ｑが全て「１」の状態）を経由することによって連
続２ビットを「０」、それに続く連続４ビットを「１」
とする分周波形出力Ａを出力する。この結果、Ｄ型フリ
ップフロップ４の出力Ｑは（N/2＋１）/6を満足するデ
ューティ比4/6の６分周波になる。
出力Ｑが全て「１」の状態）を経由することによって連
続２ビットを「０」、それに続く連続４ビットを「１」
とする分周波形出力Ａを出力する。この結果、Ｄ型フリ
ップフロップ４の出力Ｑは（N/2＋１）/6を満足するデ
ューティ比4/6の６分周波になる。
なお、フリップフロップ４の出力、即ち出力Ｂより
出力すれば（N/2−１）/6を満足するデューティ比2/6の
６分周波になる。
出力すれば（N/2−１）/6を満足するデューティ比2/6の
６分周波になる。
したがって、この実施例によればＮ値が６のときには
４個のＤ型フリップフロップと、１個のナンド回路とで
デューティ比が4/6又は2/6の分周波を得ることができ、
このＮ値を変えることにより任意のデューティ比の分周
波を少ない部品で得ることができ、回路の簡略化及び低
消費電力化を図ることができる。
４個のＤ型フリップフロップと、１個のナンド回路とで
デューティ比が4/6又は2/6の分周波を得ることができ、
このＮ値を変えることにより任意のデューティ比の分周
波を少ない部品で得ることができ、回路の簡略化及び低
消費電力化を図ることができる。
なお、前記説明は簡略化のためにＮ＝６の例で説明し
たが、Ｎが４から14までの偶数の場合には、既に周知と
されている特開昭60−120617号公報に記載のディジタル
可変分周回路の構成と同一構成となるため、本発明では
Ｎが16以上の偶数の場合に適用されるものである。
たが、Ｎが４から14までの偶数の場合には、既に周知と
されている特開昭60−120617号公報に記載のディジタル
可変分周回路の構成と同一構成となるため、本発明では
Ｎが16以上の偶数の場合に適用されるものである。
以上説明したように本発明は、N/2＋１個のＤ型フリ
ップフロップを前段の出力が次段のＤ入力となるように
接続し、かつ各フリップフロップのクロック入力に共通
のクロック信号を入力し、更にN/2番目のフリップフロ
ップの前後ｋ番目までのフリップフロップの各出力を論
理積回路等により論理演算して第１番目のフリップフロ
ップのＤ入力に入力する構成としているので、（N/2−
１）/N,又は（N/2＋１）/NのＮ分周波を得ることがで
き、これにより部品数の低減，消費電力の低減を図ると
ともに、任意のデューティ比の分周出力を得ることがで
きる効果がある。更に、本願発明は各フリップフロップ
の初期値に依存することなく常に所定の分周出力が得ら
れるため、特別なフリップフロップの初期値の制御をす
ることなく安定しに動作をするという効果も有してい
る。
ップフロップを前段の出力が次段のＤ入力となるように
接続し、かつ各フリップフロップのクロック入力に共通
のクロック信号を入力し、更にN/2番目のフリップフロ
ップの前後ｋ番目までのフリップフロップの各出力を論
理積回路等により論理演算して第１番目のフリップフロ
ップのＤ入力に入力する構成としているので、（N/2−
１）/N,又は（N/2＋１）/NのＮ分周波を得ることがで
き、これにより部品数の低減，消費電力の低減を図ると
ともに、任意のデューティ比の分周出力を得ることがで
きる効果がある。更に、本願発明は各フリップフロップ
の初期値に依存することなく常に所定の分周出力が得ら
れるため、特別なフリップフロップの初期値の制御をす
ることなく安定しに動作をするという効果も有してい
る。
第１図は本発明のディジタル可変分周回路の一実施例の
回路図、第２図はその動作状態の遷移図、第３図は第１
図の各フリップフロップの出力のタイムチャート図、第
４図は従来のディジタル可変分周回路のブロック図、第
５図はその６分周回路図、第６図は第５図のａ〜ｄ点に
おけるタイムチャート図である。 １〜４……Ｄ型フリップフロップ、５……ナンド回路、
11……分周カウンタ、12……ワード検出器、13……遅延
回路、14……フリップフロップ、100……ループ。
回路図、第２図はその動作状態の遷移図、第３図は第１
図の各フリップフロップの出力のタイムチャート図、第
４図は従来のディジタル可変分周回路のブロック図、第
５図はその６分周回路図、第６図は第５図のａ〜ｄ点に
おけるタイムチャート図である。 １〜４……Ｄ型フリップフロップ、５……ナンド回路、
11……分周カウンタ、12……ワード検出器、13……遅延
回路、14……フリップフロップ、100……ループ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 誠二 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 (56)参考文献 特開 昭60−120617（ＪＰ，Ａ) 特開 昭60−10923（ＪＰ，Ａ)
Claims (1)
- 【請求項１】N/2＋ｋ個のＤ型フリップフロップ（Ｎは1
6以上の偶数）［ｋ≦（Ｎ−４）/6を満たす最大の自然
数］を前段の出力が次段のＤ入力となるように縦続接続
し、かつ各フリップフロップのクロック入力に共通のク
ロック信号を入力し、さらにN/2番目のフリップフロッ
プの出力及び前後ｋ番目までのフリップフロップの各出
力を論理演算して第１番目のフリップフロップのＤ入力
に入力するように構成し、最終段のフリップフロップか
ら（N/2＋１）/Nまたは（N/2−１）/Nの各デューティ比
の分周出力を得ることを特徴とするディジタル可変分周
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059967A JP2659186B2 (ja) | 1987-03-17 | 1987-03-17 | デイジタル可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059967A JP2659186B2 (ja) | 1987-03-17 | 1987-03-17 | デイジタル可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227119A JPS63227119A (ja) | 1988-09-21 |
| JP2659186B2 true JP2659186B2 (ja) | 1997-09-30 |
Family
ID=13128450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059967A Expired - Lifetime JP2659186B2 (ja) | 1987-03-17 | 1987-03-17 | デイジタル可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659186B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4497708B2 (ja) * | 2000-12-08 | 2010-07-07 | 三菱電機株式会社 | 半導体装置 |
| US6961403B1 (en) * | 2004-05-28 | 2005-11-01 | International Business Machines Corporation | Programmable frequency divider with symmetrical output |
| JP2009212736A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
| JP5481836B2 (ja) * | 2008-11-05 | 2014-04-23 | 日本電気株式会社 | カウンタ回路、カウンタ回路の制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120617A (ja) * | 1983-12-02 | 1985-06-28 | Nec Corp | デイジタル可変分周回路 |
-
1987
- 1987-03-17 JP JP62059967A patent/JP2659186B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63227119A (ja) | 1988-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |