KR900004188B1 - 잡음펄스 억제회로 - Google Patents

잡음펄스 억제회로 Download PDF

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후지쓰가부시끼가이샤
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Abstract

내용 없음.

Description

잡음펄스 억제회로
제 1 도는 본 발명의 원리를 실명하기 위한 블록도.
제 2 도는 출력신호가 클록신호의 종단(부)에 의해서 발생되고, 계수회로내에 플립플롭이 사용된 본 발명에 의한 실시예의 논리도.
제 3 도-제 5 도는 제 2 도에 나타낸 실시예의 타이밍도로서,
제 3 도는 입력신호가 잡음펄스를 포함하지 않을 때를 나타낸 도면.
제 4 도는 부의 극성의 잡음펄스를 포함하고 있을 때를 나타낸 도면.
제 5 도는 정의 극성의 잡음펄스를 포함하고 있을 때를 나타내는 도면.
제 6 도는 클록신호의 선단(정)을 사용하는 다른 실시예의 논리도.
제 7 도는 제 6 도에 나타낸 논리도에 대응하는 타이밍도.
제 8 도는 계수회로에 3플립플롭을 사용한 또다른 실시예의 논리도.
제 9 도 및 제 10 도는 제 8 도에 나타낸 실시예의 타이밍 챠트들로서,
제 9 도는 입력신호가 부의 극성을 갖는 잡음펄스를 포함할 때를 나타낸 도면.
제 10 도는 정의 극성을 잦는 잡음펄스를 포함할 때를 나타내는 도면.
본 발명은 디지탈 시스템내의 잡음펄스 억제회로에 관한 것으로, 특히 정 또는 부의 극성 또는 정부 양극성들을 갖는 잡음펄스들을 억제하는 기능을 갖는 회로에 관한 것이다. 억제되어야 할 잡음의 최대 펄스폭은 클록신호의 주파수에 의해 또는 회로에 사용한 계수기 회로에 의해 결정될 수 있다.
구형파형을 형성하는 교번으로 고저레벨(이후 H 및 L레벨로 표시)인 입력신호가 잡음펄스를 포함할 때에 잡음 억제회로를 도입함으로써 잡음펄스를 억제하거나 제거하여, 잡음없이 다음 단계로 입력신호를 전달하는 것이 바람직하다.
잡음펄스가 짧은 지속폭을 갖고 있을 때에 쉬프트 레지스터와 다른 논리소자로 구성되는 잡음억제회로는 짧은 펄스폭 특성을 활용함으로서 사용될수 있음은 공지되어 있다.
그러나 종래에 사용된 잡음펄스 억제회로는 정이나 부의 어느 하나의 극성만을 갖는 잡음펄스를 억제하는 능력을 갖고 있다. 그러므로 양극성을 갖는 잡음펄스를 억제할 수 없었다.
그러므로 본 발명의 일반적인 목적은 잡음펄스 억제회로를 제공하는 것이다.
본 발명의 보다 특정의 목적은 입력신호에 포함된 정,부 양극성을 갖는 잠음펄스를 억제하는 회로를 제공하는 데있다.
본 발명의 다른 목적은 출력신호 펄스의 선단부(leading edge)가 클록신호의 선단부 또는 종단부(trailing edge)와 동기된 출력신호를 얻는데 있다.
본 발명의 또다른 목적은 억제되어야 할 잡음의 최대 펄스폭을 결정할 수 있게 만드는데 있다.
전술하고 관련된 목적들은 래치회로, 계수기회로, NAND/인버터/OR 게이트등을 포함하는 논리회로로 구성되는 발명에 의해서 달성될 수 있다.
제 1 도는 본 발명의 원리를 설명하기 위한 블록도이다. 입력신호 b는 D-형 플립플롭으로 구성된 래치회로 15로 입력되고, 출력신호 c는 그 데이타 출력단자로 부터 출력된다. 래치회로는 펄스신호 K에 의해서 트리거된다.
트리거 신호 K는 계수기 회로 13을 거쳐서 발생되고, 계수기회로 13은 복수의 D-형 플립플롭으로 구성되어 있다. 입력신호로서 클록륵신호 ao를 갖는 계수기 회로 13은 논리회로 11로부터 출력되는 출력신호 h에 의해서 제어된다.
논리회로 11은 예를들면 NAND게이트들과 하나의 인버터로 구성되어 있다. 계수기회로 13은 클록신호 ao에 응답하여 트리거 신호 K를 발생하고, 신호 h에 의해서 제어된다. 트리거 신호 K는 입력신호펄스 b의단부(edge)에 응답할 때에만 발생된다. 신호 k내의 펄스는 기설정된 지연시간을 갖고 있다.
상술한 회로는 입력신호 b중에 포함되어 있는 잡음펄스에 응답되는 신호 k내의 트리거 펄스의 발생을 피한다.
본 발명의 동작 특성과 개조에 관한 상세한 것은 도면을 참조하는 본 발명의 상세설명을 읽음으로써 명백해질 것이다.
제 2 도는 본 발명에 의한 논리회로의 일실시예도이다. 래치회로 16, 계수기 12 및 14는 각각 D-형 플립플롭으로 구성된다. 제 3 도-제 5 도는 제 2 도에 나타낸 각 선이나 단자에 대응하는 타이밍도들을 나타내고 있다.
제 3 도의 타이밍도는 펄스잡음이 없는 정상입력 신호의 경우를 나타내고 있다. 제 4 도는 입력신호의 H레벨부동안에 부의 극성을 잦는 세폭 펄스잡음을 입력신호가 가질 경우의 일예를 나타내고 있고, 제 5 도는 입력신호의 L레벨부동안에 정의 극성을 갖는 세폭 펄스잡음을 입력신호가 가질 경우의 일예를 나타내고 있다.
제 3 도에 나타낸 것과 같은 펄스잡음이 없는 정상 동작상태에 있어서 입력신호는 b로 나타낸 파형을 갖는다. 클록신호 ao는 50%의 부하시간을(duty factor)로 교호로 H 및 L레벨의 반복주기 변화를 갖는 구형파형을 갖는다. 입력신호 b의 고,저레벨에서의 펄스폭은 클록신호 ao의 주기보다도 훨씬긴 것으로 본다.
본 발명의 래치회로에 의해서 발생된 출력신호 c는 플립플롭 16의 데이타 출력단자 Q로부터 얻어지며, 또한 입력신호 b로부터 랫치되어 지연되며, 또한 입력신호가 변동하는 순간에 시작되어, 클록신호 ao의 2번째 종단부에서 종료되는 지연시간을 갖는 파형을 갖고 있다. 따라서 플립플롭 16은 래치 및 지연기능을 갖는 것이다.
반전된 단자(
Figure kpo00001
단자)에서의 출력 d는 제 3 도에 나타낸 바와같은 출력신호 c의 반전된 파형을 나타내고 있다.
제 1 도의 논리회로 11은 3개의 NAND들과 하나의 인버터로 구성되어 있다. 인버터 18의 출력 e는 입력신호 b의 반전된 파형을 나타내고 있고, 출력신호 f는 입력신호들 c 및 e를 잦는 제1NAND게이트 20의 하나의 출력이고, 출력신호 g는 입력신호들 b,d를 갖는 제2NAND게이트 22의 하나의 출력이다. 또한 f와 g는 제3NAND게이트 24로 입력되어 출력 h를 형성하게 된다. 파형 e,f,g,h도 역시 제 3 도에 나타내어 있다.
콜록신호 ao와 신호 h는 제4NAND게이트 10의 입력단자들로 각각 입력되고, NAND게이트 10은 제 3 도에 나타낸 신호 i를 출력시킨다. 신호 i는 신호 h가 H레벨로 지속되는 동안만 클록신호 펄스 ao의 반전된파형을 갖고 있다. 다시말하면, NAND게이트 10은 신호 h가 H레벨로 지속되는 동안만 동작되도록 계수기회로 13을 제어하는 기능을 갖고 있다.
계수기 회로 13은 2개의 플립플롭들 12,14로 구성되고, 각 데이타 입력단자 D는 그 자체출력단자
Figure kpo00002
에 연결되어 있다. 플림플롭 12는 신호 J를 발생하는 기능을 갖고, 플립플롭 12는 종단부(정진행) 101의 순간신호 i에 의해서 발생되는 데이타
Figure kpo00003
를 토글(toggle)한다. 신호 J는 플립플롭 14의 클록단자 CK로 입력되고, 신호 j는 신호 i의 제2의 종단부(정진행) 103에서 그 상태를 반전한다. 제2종단 103은 거의 신호 h의 중단 105와 같고, 플립플롭들 12,14의 나머지 단자들(CLR단자)로 입력된다.
제 3 도에 나타낸 바와같이 신호 j는 신호 i의 2펄스 대응주기동안에 1펄스를 갖고 있다. 따라서 플립플롭12는 펄스주파수를 둘로 나누는 기능을 갖고 있다.
플립플롭 14의 데이타 입력단자(D단자)도 역시 반전된 출력단자(
Figure kpo00004
단자)에 연결되어 있다. 그러므로 플립플롭 14는 신호 j의 종단(+진행) 107에서 그
Figure kpo00005
상태를 토글하고 신호 h의 종단 105에서 리세트한다. 그리하여 스파이크형 펄스를 갖는 신호 k가 형성된다. 도면에서 신호 j의 종단 107은 신호 h의 종단 105와 일치된 것으로 보인다. 그러나 j의 종단 107은 클록신호 ao의 단부와 동기되나, 신호 h의 종단 105는 후속단계들을 거쳐서 형성된다. 따라서 중단 107은 신호 h의 종단 105를 근소한 시간으로 앞서고 있어 결국 세폭펄스 지속을 갖는 신호 k가 발생된다.
플립플롭 16 즉, 래치회로는 신호 k내의 펄스에 의해서 트리거되고 입력신호 b를 토글하여 래치한다. 따라서, 출력신호 c는 제 3 도에 나타낸 바와같이 지연시간 t를 갖는 지연파형을 나타내며, t는 입력신호의 변동순간에 시작되어 콜록신호 ao의 제2종단부(부) 109에서 종료ehls다.
입력신호 b의 H레벨상에 잡음펄스가 중첩될 때에 본 발명의 상세동작을 제 4 도에 나타낸 타이밍도를 사용하여 설명하겠다.
잡음펄스는 입력신호 b상에 N으로 지시된 화살표로 나타내어 있다. 클록신호는 제 3 도에 설명한 바와같이 부하시간을 50%의 같은 구형 파형을 갖고있고, NAND게이트 10의 입력단자들의 하나로 입력된다. 데이타입력신호 b는 H레벨, L레벨을 갖고, 클록신호 ao의 1주기보다도 길게 지속된다. 이 경우에 부의 극성을 갖고있는 잡음펄스는 입력신호의 H레벨위에 중첩된다.
첫째로 본 발명의 잡음억제회로의 결과들을 개략 설명하겠다. 제 4 도에서 보는 바와같이 출력신호 c는 플립플롭 16의 데이타출력단자 Q로 출력되고, 입력신호 b내의 신호펄스 S는 출력신호 C중의 신호펄스 S'로서 전달된다. S'의 선단부(부) 115는 신호펄스 S의 선단부(부) 119순간부터 시작하여 클록신호 ao의 제2종단부(1부) 117과 일치된다. 다시말하면 신호펄스 S가 클록신호의 제2종단부(부)를 초과하여 지속된다. 그리하여 데이타펄스는 출력신호로 전달된다. 그러나 단 하나의 종단부와 만나는 N으로 나타낸 잡음펄스와 같은 신호는 무시된다.
기본동작은 잡음펄스들의 효과들을 제외하고는 전술한 것과 똑같은 것이다. 플립플롭 16의 출력단자
Figure kpo00006
로부터의 파형 d는 출력신호 C의 반전된 파형이다. 인버터 18의 신호 e는 신호 b의 반전된 타형을 나타내고있고, 신호 f는 입력신호들을 위한 신호를 c,e를 갖는 NAND게이트 20의 출력이고, 신호 g는 입력신호들을 위한 신호를 b,d를 갖는 NAND게이트 22의 출력이다. 또한 f와 g는 NAND게이트 24로 입력되어 출력h를 형성한다. 신호를 e,f,g,h의 파형도 역시 제 4 도내에 나타냈다.
제 4 도 내의 신호를 b,c,h의 파형으로 나타낸 바와 같이 신호를 b,c가 반대(상보형) 논리상태들을 갖는 동안 H레벨을 갖고 파형 h는 신호들 b,c가 동일 논리상태인 동안에 L레벨을 갖는다.
클록신호 ao와 신호 h가 NAND게이트 10의 입력단자들로 각각 입력되고, NAND게이트 10이 제 4 도에나타낸 바와같이 신호 h가 H레벨로 지속되는 동안만 클록신호펄스 ao의 반전된 파형을 취하는 신호 i를 출력한다.
플립플록 12는 신호 j를 발생하는 기능을 갖고, 신호 i는 신호 i의 종단부(정) 114순간에 트리거되는 데이타 Q를 토글하고, 신호 h의 종단부(부) 111와 신호 i의 제 2 종단부(정) 116에서 상태를 반전한다.
플립플롭 14는 신호 j의 종단부(정)에서 그
Figure kpo00007
상태를 반전하고, 신호 h의 종단부 113에서 리세트한다. 그때에 스파이크 모양의 펄스를 갖는 신호 k가 발생된다.
제 4 도에 나타낸 신호 k에서는 잡음펄스 N에 응답하는 스파이크 펄스는 보이지 않고, 2개의 스파이크펄스만 출력신호 S'의 선단부와 후단부에 대응하여 발생된다. 그 이유는 다음과 같다. 신호 j의 종단부(정) 110은 신호 h의 종단부와 일치되고, 잡음파 N의 종단부와도 일치한다. 따라서 플립플롭 14가 종단부 110에 의해서 트리거된
Figure kpo00008
를 토글하려고 할때에 플립플롭 14는 종단부 111의 리세트 신호를 동시에 수신하여, 신호 K내에 토글동작이나 스파이크 펄스가 없게 된다.
그러나 신호 j의 후속 종단부들은 클록신호 ao의 상태변화와 동기적이고 각각 종단부 113을 앞서있다.
그러므로 플립플롭 14의
Figure kpo00009
는 토글되어 그후 즉시 리세트된다. 플립플롭 14의 Q터미널상에 나타나는 신호K는 2개의 스파이크형 펄스를 발생한다. 출력신호 C는 그 CK단자로 신호 K를 입력시켜 플립플롭 16의 출력단자 Q로부터 얻어질 수 있다. 결국 출력신호 C는 잡음펄스를 갖지않고 클록신호와 동기될수 있는 것이다.
제 5 도는 입력신호의 L레벨부분일 동안에 정극성의 잡음펄스 N를 포함할 때의 타이밍도이다. 이 도면에는 신호 C-K를 각각 나타낸 것으로 출력신호 C는 지연시간을 갖는 구형신호이고, 잡음펄스가 없고 클록신호 ao와 동기되어 있다.
제 5 도에서 입력신호 b는 제 4 도에 나타낸 신호들의 반전된 파형을 갖고 있다. 제 5 도와 제 4 도를 비교하면, 제 5 도의 신호들 c,d는 제 4 도에 나타낸 신호들의 반전된 파형이고, 신호들 f,g는 서로 바뀌고, 신호들 h i,j는 양 경우 모두 같다. 결과적으로 상술한 잡음억제회로는 양극성들을 갖는 잡음펄스를 억제하는 기능을 갖는다.
제 3-5 도에서 입력신호 b는 입력신호의 상태변화(H/L)순간부터 클록신호 ao의 제2종단부(부)로 지연된 출력신호 C로 바귄다. 그러나 회로를 클록신호의 선단부(부)를 사용하도록 개조할 수 있고, 신호들 b,c간의 지연시간내에 포함된 클록펄스의 수를 계수기 회로를 개조함으로써 변경할 수 있는 것이다.
제 6 도는 클록신호 ao의 선단부(정)를 사용한 회로도이고, 제 7 도는 그 타이밍도이다. 이 경우에 인버터 26과 OR게이트 28은 제 2 도 내의 NAND게이트 대신 삽입된 것이다.
신호들 b-k의 파형들은 제 5 도에 나타낸 파형과 똑같고, 클록신호 ao만 제 5 도 내의 반전된 ao의 파형을 나타내고 있다.
이것은 출력신호 C의 선단부가 클록신호 ao의 선단부(정)에 의해서 트리거됨을 의미하는 것이다. 제 8 도는 3개의 플립플롭들 30,32,14로 구성된 계수기 회로를 사용한 잡음펄스 억제회로도이다.
입력신호 b가 입력신호내의 H레벨부분동안에 부극성을 갖는 잡음펄스를 포함할 경우의 타이밍도를 제 9 도에 나타냈고, 입력신호 b가 입력신호내의 L레벨부분동안에 정극성을 갖는 잡음펄스를 포함하는 경우를 제 10 도에 나타냈다.
이 경우에 클록신호는 입력신호 b의 신호펄스 S동안에 4개의 종단부(부)를 포함하고, 잡음펄스 지속시간이 클록신호의 종단부가 2회 나타나는 동안의 시간을 초과하지 않음이 필요하다.
제 9 및 10 도에 있어서, 파형 j'는 2개의 플립플롭들 30,32간의 연결선상의 파형을 표시하려고 추가되었다.
파형들 i,j',j에서 보는 바와같이 펄스수는 계속적으로 1/2로 줄어든다. 본 발명에 의한 잡음억제회로는 다음 특징들을 갖고 있다.
(a) 정.부의 양극성을 갖는 잠음펄스를 억제함.
(b) 입력신호를 클록신호에 동기시킨 출력회로로 전달함.
(c) 출력신호의 동기를 위하여 클록신호의 선단부 또는 종단부 어느 것이든 사용할 수 있음.
(d) 계수기 회로에 사용되는 클록신호의 주파수나 플립플롭의 수를 선택함으로써 최대 잡음폭을 결정할수 있음.

Claims (9)

  1. 바이너리 상태를 갖는 입력신호에 중첨된 잡음펄스를 억제하고 상기 잡음펄스가 없는 바이너리 상태의 입력신호에 응답하여 출력신호를 출력시키기 위한 잡음펄스 억제회로에 있어서, 트리거 신호에 응답하는 상기 입력신호를 수신하여 래치하고, 또한 상기 출력신호를 출력하기 위한 래치회로와, 클록신호를 계수하고 또한 상기 클록신호의 펄스단들의 소정의 계수를 한 순간에 상기 트리거 신호를 발생시키기 위해서 상기 래치회로에 연결된 계수회로와, 상기 래치회로와 상기 입력신호가 동일 논리상태를 갖는 동안에 상기 계수기회로를 리세트하고, 상기 논리상태가 상보형인 동안에 상기 계수기 회로를 동착되게 하는 신호를 발생하기 위하여 상기 래치회로와 상기 계수기 회로 모두에 연결되는 논리회로로 구성되는 잡음펄스 억제회로.
  2. 청구범위 제 1 항에 있어서, 상기 래치회로가 D-형 플립플롭으로 구성되고 상기 계수기 회로가 데이타입력단자, 클록단자, 데이터출력단자, 반전된 출력단자, 리세트단자를 갖는 복수의 D-형 플립플롭으로 구성되고, 그에의해 상기 계수기 회로의 각 데이터입력단자가 그 자체의 반전된 출력단자에 연결되고, 각 반전된 출력단자도 최종단을 제외한 후속단의 상기 클록단자에 연결되고, 최종단의 데이터출력단자는 상기 래치회로의 클록단자에 연결되는 잡음펄스 억제회로.
  3. 청구범위 제 2 항에 있어서, 상기 논리회로가 : 상기 래치회로로부터의 상기 출력신호와 인버터를 통한상기 입력신호의 반전된 신호를 수신하기 위한 제 1NAND와, 상기 입력신호와 상기 래치회로부터의 반전된 출력신호를 수신하기 위한 제 2NAND와, 상기 제1 및 제 12NAND로부터 출력들을 수신하여 상기 계수기 회로의 플립플롭의 각 리세트단자로 신호를 출력하기 위한 제 3NAND와, 상기 클록신호와 제 3NAND로부터의 상기 출력신호를 수신하기 위한 제 4NAND로 구성되고, 그에 의해 제 4NAND로부터의 출력신호가 상기 계수기 회로의 상단 플립플롭의 클록단자로 입력되는 잡음펄스 억제회로.
  4. 청구범위 제 2항에 있어서, 상기 논리회로가 : 상기 래치회로로부터의 상기 출력신호와, 제 1인버터를, 통한 상기 입력신호의 반전된 신호를 수신하기 위한 제 1NAND와, 상기 입력신호와 상기 래치회로로부터의 반전된 출력신호를 수신하기 위한 제 2NAND와, 상기 제 1 및 제 2NAND로부터 출력들을 수신하여 상기계수기 회로의 플립플롭의 각 리세트 단자로 신호를 출력하기 위한 제 3NAND와, 상기 제 3NAND로부터의출력신신호 수신하기 위한 제 2인버터와, 상기 클록신호와 제 2인버터로부터의 상기 출력신호를 수신하기위한 OR게이트로 구성되고 그에의해 상기 OR게이트로부터의 출력신호가 상기 계수기 회로의 상단 플립플롭의 클록단자로 입력되는 잡음펄스 억제회로.
  5. 청구범위 제 3 항에 있어서, 상기 계수기 회로가 2유니트의 D-형 플립플롭으로 구성되고, 그에의해 상기 출력신호가 입력신호보다도 지연되어서 상기 클록신호의 제2종단으로 출력되는 잡음펄스 억제회로.
  6. 청구범위 제 4 항에 있어서, 상기 계수기 회로가 2유니트의 D-형 플립플롭으로 구성되고 그애의해 상기 출력신호가 입력신호보다도 지연돠어서 상기 클록신호의 제2선단으로 출력되는 잡음펄스 억제회로.
  7. 청구범위 제 3 항에 있어서, 상기 계수기 회로가 3유니트의 D-형 플립플롭으로 구성되고 그에의해 상기 출력신호카 입력신호보다도 지연되어 상기 클록신호의 제 4종단으로 출력되는 잡음펄스 억제회로.
  8. 청구범위 제 4 항에 있어서, 상기 계수기 회로가 3유니트의 D-형 플립플롭으로 구성되고 그에의해 상기 출력신호가 입력신호보다도 지연되어 상키 클록신호의 제4선단으로 출력되는 잡음펄스 억제회로.
  9. 청구범위 제 2 항에 있어서, 상기 계수기 회로가 N유니트의 D-형 플립플롭이 캐스케이드로 연결되고 그에의해 상기 출력신호가 입력신호보다도 지연되어 상기 클록신호의 2(N-1)째의 단으로 출력되는 잡음펄스 억제회로.
KR1019870003490A 1986-04-18 1987-04-11 잡음펄스 억제회로 KR900004188B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP61-089599 1986-04-18
JP089599 1986-04-18
JP61089599A JPS62245814A (ja) 1986-04-18 1986-04-18 パルス回路

Publications (2)

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