SU738131A1 - Устройство дл формировани одиночного импульса - Google Patents
Устройство дл формировани одиночного импульса Download PDFInfo
- Publication number
- SU738131A1 SU738131A1 SU731908142A SU1908142A SU738131A1 SU 738131 A1 SU738131 A1 SU 738131A1 SU 731908142 A SU731908142 A SU 731908142A SU 1908142 A SU1908142 A SU 1908142A SU 738131 A1 SU738131 A1 SU 738131A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- logical element
- logical
- inverter
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ОДИНОЧНОГО ИМПУЛЬСА
Изобретение относитс К радиотехническим устройствам и может использоватьс при построении управл ющих систем, например, эцектронных вычислительных машин., Известно устройство дл формировани , оди ночного импульса из непрерьтной серии синхро низирующих импульсов при поступлении на устройство управл ющего Сигнала, содержащее триггеры и логические схемы И и ИЛИ 1. Недостатком этого устройства вл етс низкое быстродействие из-за OTCJTTCTBHH цепей блокировки формировани первого и второго импульсов. Наиболее близким по технической сущности к предлагаемому вл етс устройство дл формировани одиночного импульса, содержащее три логических элемента И, два логических элемента ИЛИ, два инвертора и триггер с раздельными входами, причём первые входы двух первых логических элементов И объединены и вл ютс входом дл управл ющего импульсно го напр жени , а выходы соединень с входами первого логического элемента ИЛИ, выход которого соединен с входом первого инвертора И вторым входом первого логического элемента И, а второй вход второго логического элемента И вл етс входом дл синхронизирующего им11уйьск6Т6 напрЖё1 т 2. Однако при поступлений на синхрбшзйрующий вход дагаюго устройства импульсов с . периодом повторени Тп 5Тз ( - врем задержки распространешш сигналов на одном . логическом элементе) на выходе устройства вырабать1ваетс два импульса. Это происходит вследствие того, что сигнал, блокирующий формирование второго и последующих импульсов, вырабатьгеаетс с задержкой на п ти элементах. Целью изобрететш вл етс првыщениё быстродействи , а именно формирование сигналов , позвол ющих производить перезапись информации из одного устройства в другое, которые работают в несинхронном . Цель достигаетс тем, что в устройстве дл формировани одиночного импульса, содержащем три логических элемента И, два логических элемента ИЛИ, два инвертора и триггер с раздельными входами, ггричем первые входы двух первых логических элементов И объеди37 йены и вл ютс входом дл управл ющего импульсного напр жени , а выходы соединены с входами первого nonneckoro элемента ИЛИ, выход которого соединен с входом первого инвертора и вторым входом первого логического элемента И, а второй вход второго логического элемента И вл етс входом дл сиихр ниЬирующего импульсного напр жени , первый Вход второго логического элемента ИЛИ соедиHieft с вторым входом второго логического элемента И, второй вход второго логического элемента ИЛИ соединен с выходом первого инвертор и первым входом триггера, а выход вт рой логического элемента ИЛИ соединен с первым входом третьего логического элемента И и через второй инвертор с вторым входом триг гера, нупеъок выход которого соединен с вторым входом третьего логического элемента И, вЫхЬд которого соединен с третьим входом второго логического элемента ИЛИ, при этом выходом устройства вл етс выход второго инвертора. На чертеже приведена блок-схема предлагаемого устройства дл формировани одиночного импульса. Устройство содержит три логических элеMieHTa И 1, 2, 3, два логических элемента ИЛИ 4 и 5, два инвертора 6 и 7 и триггер 8 с раз дельными входами, причем первые Входы двух первых логических элементов И I и 2 объединены и вл ютс входом дл управл ющего Импульсного напр жени , а выходь соединены с входами первого логического элемента ИЛИ 4, вьЕход которого соединен с входом первого инвертора 6 и вторым входом первого логического элеменга И 1, а второй вход второго логического элемента И 2 вл етс входом дл синхронизирующего импульсного напр жени . Пе1)вый вход втЬрюгб логического элемент ИЛИ 5 соединен с вторым входом второго лошческого элемента И 2, второй вход второго логического элеменга ИЛИ 5 собдииеи с выходом первого инвертора 6 и первым входом триггера 8, а выход второго логического элемента ШШ 5 соединен с первым входом третьего логического элемента И 3 и череэ второй инвертор 7 с вторым входом .триггера 8 нулевой выход которого соединен с вторьш входом третьего логического элемента ИЗ, выход которого соединен с третьим входом вто рого логического элемента ИЛИ 5, при этОм выходом устройства вл етс вь1ход второго инвертора 7. Устройство работает следующим образом: На первые входы первого 1 и второго 2 логических элементов И подаетс упрШйою пдае импульсное напр жение, по которому устройство вырабатывает одиночный имщгпъс, а йа второй вход логического элемента И 2 и первый вход второго логического элемента ИЛИ 5синхроимпульсы напр жени , которые используютс дл его формировани . При этом на выходе второго инвертора 7 вырабатьшаетс выходное импульсное напр жение. В начальном состо нии при отсутстаии управл ющего и синхронизирующих импульсов напр жений на входы устройства поступают отрицательные потешшалы единичного уровн . В этом случае на выходах первого 1 и второго 2 логических элементов И, первого 4 и второго 5 логических элементов ИЛИ также вырабатьшаютс потенциалы единичного уровн , на выходе первого инвертора 6 и на выходе устройства - потенциалы нулевого уровн . В исходном состо нии триггер 8 находитс в 1 левОм состо нии, что соответствует единичному штёниийлу на его ииверсном выходе, при этом на выходе третьего логического элемента ИЗ вырабатьтаетс потенциал единичного уровн . При поступлегаш на устройство управл ющего импульса нулевого уровн на выходе первого 1 и второго 2 логических элементов И и первого логического элемента ИЛИ 4 устанавливаетс потенциал нулевого уровн ,а иа выходе первого инвертора 6 - .единичного. Триггер 8 переключаетс в единичное состо ние, при этом на выходах триггера 8 и третьего логического элеменгта И 3 устанавливаетс нулевой потенциал. На выходах второго логического элемента ИЛИ 5 и второго инвертора 7 потенциал не измен етс . Если во врем действи управл ющего имгупъса напр жени на синхронизирующий вход устройства поступит синхронизирующий импульс нулевого уровн , то на выходах первого 1 и второго 2 логических элементов И и первого логического элемента ИЛИ 4 сохранитс то состо ние, которое установилось во врем действи управл ющего импульсного напр жени . Это состо ние будет поддерживатьс до окоичани синхроиизирующего импульса, даже если во врем его действи окончитс управл ющий сигнал. На выходе устройства состо ние при этом не изменитс , так как на вход логическогр элемента ИЛИ 5 поступает потенциал напр жени единичного уровн , снимаемый с выхода инвертора 6. По окончании управл ющего сигнала и синхронизирующего импульса, на выходах первого 1 и второго 2 логических элементов И и первого логического элемента ИЛИ 4 устаиовитс потенциал единичного зфовн , а иа выходе инвертора 6 - потенциал нулевого уровн . Теперь при поступлении на вход, устро11ства следующего сзгах юнизирующего импульса иапр 57 жени на выходе устройства вырабатьтаетс импульс едит1чиого уровн , который устанойит триггер 8 в нулевое состо ние. В течение действи выходного импульса на выходе логического элемента И 3 будет поддерживатьс потенциал нулевого уровн . По ркончаний выхофюго импульса на его выходе вырабатьшаетс потенциал единичного уровн , который запретит прохождение последующих синхронизирующих импульсов на выход устройства до прихода следующего управл ющего сигнала. В предлагаемом устройстве задержка сигнала , блокирующего формирование второго и последующих импульсов, происходит последовательно лищь на двух логических элементах. Таким образом, быстродействие предлагаемого устройства, вьшолненного на той же элементной базе, что и известное, повыщаетс по сравнению с известным не менее чем 2,5 раза. Кроме того, устройство позвол ет получить на выходе третьего логического элемента И 3 сигнал, необходимый дл использовани несинхронных импульсов в синхронных устройствах.
Форм у л а изобретени
Устройство дл формировани одиночного импульса, содержащее три логических элемента И, два логических элемента ИЛИ, два инвер- 30 тора и триггер с раздельными входами , причем
Источники информации, прин тые во внимание при экспертизе
1,Акцептованна за вка Великобритании № 1278373, кл. ИЗ Т, 21.06:72;
2.За вка ФРГ Г 2123513,, кл. 21 а-1 36/18, 25.11.71 (прс отип). 31 первые входы двух первых логических элементов И объединены и вл ютс входом дл управл ющего импульсного напр жени , а выходы соединены с входами первого логического элемента ИЛИ, выход которого соединен с входом первого инвертора и вторым входом первого логического элемента И, а второй вход второго логического элемента И вл етс входом дл синхронизирующего импульсного напр жени , отличающеес тем, что, с целью повьпиени быстродействи , первый вход вторбго логического элемента ИЛИ соединен с втоpbnvi входом второго логического элемента И, второй вход второго логического элемента ИЛИ соединен с выходом первого инвертора и первым входом триггера, а выход второго логического элемента ИЛИ соединен с первым входом третьего логического элемента И и через второй инвертор с вторым входом триггера, нулевой выход которого соединен с вторым входом трепего логического элемента И, выход которого соединен с третьим входом второго логического элемента ИЛИ , при этом .выходом устройства вл етс вь1хЬд второго инвертора.
Claims (1)
- Форм ул а изобретенияУстройство для формирования одиночного импульса, содержащее три логических элемен- № та И, два логических элемента ИЛИ, два инвер- 30, тора и триггер с раздельными входами , причем первые входы двух первых логических элементов И объединены и являются входом для управляющего импульсного напряжения, а выходы соединены с входами первого логического эле5 мента ИЛИ, выход которого соединен с входом первого инвертора и вторым входом первого логического элемента И, а второй вход второго логического элемента И является входом для синхронизирующего импульсного напряжения, отличающееся тем, что, с целью повышения быстродействия, первый вход второго логического элемента ИЛИ соединен с вто-’ рым входом второго логического элемента И, второй вход второго логического элемента ИЛИ 15 соединен с выходом первого инвертора и первым входом триггера, а выход второго логического элемента ИЛИ соединен с первым входом третьего логического элемента И и через второй инвертор с вторым входом триггера, нулевой 20 выход которого соединен с вторым входом третьего логического элемента И, выход которого соединен с третьим входом второго логического элемента ИЛИ , при этом .выходом устройства является выход второго инвертора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731908142A SU738131A1 (ru) | 1973-04-06 | 1973-04-06 | Устройство дл формировани одиночного импульса |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731908142A SU738131A1 (ru) | 1973-04-06 | 1973-04-06 | Устройство дл формировани одиночного импульса |
Publications (1)
Publication Number | Publication Date |
---|---|
SU738131A1 true SU738131A1 (ru) | 1980-05-30 |
Family
ID=20549659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU731908142A SU738131A1 (ru) | 1973-04-06 | 1973-04-06 | Устройство дл формировани одиночного импульса |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU738131A1 (ru) |
-
1973
- 1973-04-06 SU SU731908142A patent/SU738131A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3327226A (en) | Anticoincidence circuit | |
US3515997A (en) | Circuit serving for detecting the synchronism between two frequencies | |
KR900004188B1 (ko) | 잡음펄스 억제회로 | |
US4317053A (en) | High speed synchronization circuit | |
SU738131A1 (ru) | Устройство дл формировани одиночного импульса | |
GB1103520A (en) | Improvements in or relating to electric circuits comprising oscillators | |
SU1223218A1 (ru) | Устройство дл формировани импульсов | |
SU485436A1 (ru) | Устройство дл формировани сигналов синхронизации | |
SU684725A1 (ru) | Управл емый генератор импульсов | |
SU851757A1 (ru) | Синхронизатор импульсов | |
SU1085003A1 (ru) | Формирователь сигнала опорной частоты | |
SU853790A1 (ru) | Устройство дл синхронизациииМпульСОВ | |
SU680160A2 (ru) | Устройство дл синхронизации импульсов | |
SU911710A2 (ru) | Устройство дл получени пачек импульсов | |
SU372706A1 (ru) | Декадное пересчетное устройство | |
SU790120A1 (ru) | Устройство дл синхронизации импульсов | |
SU657616A1 (ru) | Двоичный делитель импульсов | |
JPS6359017A (ja) | パルス発生回路 | |
SU746887A1 (ru) | Формирователь одиночных импульсов, синхронизированных тактовой частотой | |
SU803113A1 (ru) | Способ синхронизации и устройстводл ЕгО ОСущЕСТВлЕНи | |
SU439911A1 (ru) | Устройство дл синхронизации импульсов | |
SU1626429A1 (ru) | Фазокорректирующее устройство | |
SU1332553A1 (ru) | Устройство фазовой синхронизации | |
SU764112A1 (ru) | Устройство тактовой синхронизации | |
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! |