SU1223218A1 - Устройство дл формировани импульсов - Google Patents
Устройство дл формировани импульсов Download PDFInfo
- Publication number
- SU1223218A1 SU1223218A1 SU833640613A SU3640613A SU1223218A1 SU 1223218 A1 SU1223218 A1 SU 1223218A1 SU 833640613 A SU833640613 A SU 833640613A SU 3640613 A SU3640613 A SU 3640613A SU 1223218 A1 SU1223218 A1 SU 1223218A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- trigger
- triggers
- inputs
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
Изобретение относитс к импульсной технике и может быть использовано при проектировании резервированных цифровых вычислительных устройств. Цель изобретени - расширение функциональных возможностей . Устройство содержит задающий генератор 1, счетчик 2, сдвигающий регистр 3, выходные триггеры 4, первый 5 и второй 6 триггеры, мажоритарный элемент 7, дешифратор 8, инвертор 9 и элемент И 10. Введение триггеров, мажоритарного элемента, дешифратора,инвертора и элемента И обеспечивает взаимное фазирование нескольких устройств дл формировани импульсов. 2 ил. /о J с ® nUrt- I - -f ю ю со tc 00 L С
Description
Изобретение относитс к импульсной технике и может быть использовано при проектировании резервированных цифровых вычислительных устройств.
Цель изобретени - расширение функциональных возможностей путем обеспечени взаимного фазировани нескольких устройств дл формировани импульсов.
На фиг. 1 изображена структурна схема устройства формировани импульсов; на фиг. 2 - временные диаграммы, по сн ющие работу устройства.
Устройство дл формировани импульсов содержит задающий генератор 1, счетчик 2, сдвигающий регистр 3, выходные триггеры 4, первый 5 и второй 6 триггеры, мажоритарный элемент 7, дешифратор 8, инвертор 9 и элемент И 10.
D-вход каждого из выходных триггеров 4 подключен к одному из выходов второй группы выходов сдвигающего регистра 3, стробирующий вход которого подключен к первому выходу счетчика 2, второй выход которого подключен к С-входам выходных триггеров 4, выходы которых вл ютс выходами устройства. Первый вход элемента И 10, вход инвертора 9 и С-вход первого триггера 5 соединены между собой и подключены к выходу задающего генератора 1, вход счетчика 2 соединен с выходом элемента И 10, второй вход которого соединен с пр мым выходом второго триггера 6, С-, S- и R-входы которого соединены соответственно с выходами инвертора 9, первого триггера 5 и первым выходом сдвигающего регистра 3, запускающий вход которого подключен к выходу дешифратора 8, входы которого подключены к первой группе выходов сдвигающего регистра 3, второй выход которого подключен к R-входу первого триггера 5, S-вход которого соединен с выходом мажоритарного элемента 7, первый вход которого вл етс фазирующим выходом устройства и соединен, с инверсным выходом второго триггера 6, а второй и третий входы вл ютс входами устройства.
Устройство работает следующим образом. После включени питани исходное состо ние регистра 3, первого 5 и второго 6 триггеров произвольное. Допустим, что первый 5 и второй 6 триггеры наход тс в нулевом состо нии. В этом случае запрещено прохождение сигналг./; задающего генератора 1 через элемент И 10. Состо ние счетчика 2 не измен етс . Сигнал с инверсного выхода второго триггера 6 поступает на первый вход мажоритарного элемента 7 и через внешние выходы на второй или третий входы мажоритарных элементов в идентичных устройствах формировани импульсов . Такое состо ние предлагаемого устройства продолжаетс до момента прихода на второй или третий вход мажоритарного элемента 7 сигналов с других устройств формировани импульсов. При наличии сигналов хот бы на двух входах мажоритарного элемента 7, при логике работы по выборке «2 из 3, первый триггер 5 переходит в единичное состо ние (фиг. 2л), а в
следующий полупериод повторени импульсов выходного сигнала задающего генератора 1 в единичное состо ние переходит второй триггер 6 (фиг. 2к). Импульсы с задающего генератора 1 через элемент И 10 (фиг. 2а, б) начинают поступать на счетчик 2, выходные импульсы которого вызывают сдвиг информации в регистре 3. При этом на втором выходе регистра 3 формируетс сигнал сброса в «О первого триггера 5, а на второй группе выходов сдви- гающего регистра 3 формируютс сигналы на выходные триггеры 4 (фиг. 2д,е,ж,з). Сдвиг информации по регистру 3 происходит до момента по влени на его первом выходе сигнала установки в «О второго триггера 6, переключение которого по это0 му сигналу запрещает прохождение импульсов задающего генератора 1 через элемент И 10. Устройство переходит в состо ние «Приостанова, но в отличие от первоначального момента регистр 3 имеет строго определенное состо ние (например, нулевое
5 состо ние всех разр дов), на которое настроен дешифратор 8. На выходе дешифратора 8 по вл етс сигнал разрешени запуска сдвигающего регистра (занесение «1 в первый разр д). После по влени на входе мажоритарного элемента 7 хот бы одного внешнего сигнала, переключаетс триггер 5, затем триггер 6 и устройство отработает очередной цикл, определ емый сдвигом ин- форм-ационной «1 по регистру 3.
5Рассмотрим работу устройства дл формировани импульсов в режиме фазировани совместно с двум аналогичными устройствами дл случа работы элемента выбора по логике «2 из 3. При этом возможны три режима работы: все сигналы
0 на входе мажоритарного элемента 7 совпадают по времени; сигнал второго триггера предлагаемого устройства опережает внещ- ние сигналы; сигнал второго триггера предлагаемого устройства отстает от внешних сигналов .
В первом режиме происходит циклическа работа устройства дл формировани с включением триггера 5 на один период частоты задающего генератора 1. Это врем учитываетс в длительности цикла работы
Q устройства (например, в длительности последнего импульса цикла). Первый режим из-за нестабильности частоты генераторов на практике не наблюдаетс .
Нестабильность частоты задающих генераторов , несмотр на то, что номинальные
5 частоты их равны, приводит к тому, что устройства дл формировани импульсов, в которых они установлены и которые включены в режим взаимного фазировани , прак0
тически работают во втором или третьем режиме.
Второй режим возникает при уходе частоты задающего геиератОра 1 в стороиу увеличени . В этом случае сигнал с второ- го триггера 6, а следовательно, и «Останов регистра 3 длитс более чем один период повторени импульсов задающего генератора 1. Причем этот сигнал устанавливаетс на входе мажоритарного элемента 7 предлагаемого устройства и посту- пает на один из внешних входов двух других формирователей. Как только на одном из внешних устройств формировани включаетс триггер 6, во всех формировател х на выходе мажоритарного элемента 7 по вл етс сигнал, который переключает триггеры 5, а затем и триггеры 6. Начинаетс новый цикл формировани .
Таким образом, опережающее устройство дл формировани приостанавливаетс до момента прихода на вход мажоритарного элемента 7 сигнала с второго фазируемого устройства дл формировани . Цикл работы опережающего устройства дл формировани увеличиваетс , в результате чего запуск на новый цикл оно начинает одновременно с другими устройствами дл формировани . В этом случае, одно из трех фазируемых устройств дл формировани оказываетс запаздывающим, т. е. работающим в третьем режиме.
При работе устройства дл формировани в третьем режиме в двух других устройствах сигналы на выходе вторых триггеров 6 по вл ютс раньше, в результате чего на выходе мажоритарного элемента 7 запаздывающего фазируемого устройства по вл етс сигнал запуска первого триггера 5, который переключившись в единичное состо ние формирует сигнал, поступающий на S- вход второго триггера 6, что не позвол ет ему переключитьс в нулевое состо ние. Поскольку момент сброса первого триггера 5 в нулевое состо ние сигналами регистра 3 выбран вне возможного интервала расфази- ровки устройств формировани (например, в середине цикла работы регистра 3), то второй триггер 6 удерживаетс в единичном состо нии в момент перехода на новый цикл, и запуск регистра 3 происходит без приостановки работы устройства дл формировани , т. е. с опережением на один период повторени импульсов задающего генератора I относительно номинального (первого ) режима. Цикл работы формировател , а следовательно, и длительность последнего импульса в цикле сократитс на период повторени импульсов задающего генератора 1, в результате чего момент запуска запаздывающего устройства дл формировани приблизитс к двум опережающим.
Claims (1)
- Формула изобретениУстройство дл формировани импульсов , содержащее задающий генератор, счетчик , сдвигающий регистр, выходные триггеры , отличающеес тем, что, с целью расширени функциональных возможностей путем обеспечени взаимного фазировани нескольких устройств дл формировани импульсов , в него дополнительно введены первый и второй триггеры, мажоритарный элемент , дешифратор, инвертор и элемент И, причем первый вход элемента И, вход инвертора и С-вход первого триггера соединены между собой и подключены к выходу задающего генератора, вход счетчика соединен с выходом элемента И, второй вход которого соединен с пр мым выходом второго триггера, R-, S- и С-входы которого соединены соответственно с первым выходом сдвигающего регистра, пр мым выходом первого триггера и выходом инвертора, запускающий вход сдвигающего регистра подключен к выходу дещифратора, входы которого подключены к первой группе выходов сдвигающего регистра, второй выход которого соединен с R-входом первого триггера , S-вход которого соединен с выходом мажоритарного элемента, первый вход которого вл етс фазирующим выходом устройства и соединен с инверсным выходом второго триггера, а второй и третий входы мажоритарного элемента вл ютс входами устройства, D-вход каждого из выходных триггеров подключен к одному из выходов второй группы выходов сдвигающего регистра , стробирующий вход которого подключен к первому выходу счетчика, второй выход которого подключен к С-входам выходных триггеров, выходы которых вл ютс выходами устройства.а JПJтлJПJПJПJlJгulJПJlJПJlJгглJ(j jTjnjijnjnjnjiJTjTjnjT nj-injnjTJTjnjijarLrLrL6гкn м- н.фиг. 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833640613A SU1223218A1 (ru) | 1983-08-29 | 1983-08-29 | Устройство дл формировани импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833640613A SU1223218A1 (ru) | 1983-08-29 | 1983-08-29 | Устройство дл формировани импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1223218A1 true SU1223218A1 (ru) | 1986-04-07 |
Family
ID=21081172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833640613A SU1223218A1 (ru) | 1983-08-29 | 1983-08-29 | Устройство дл формировани импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1223218A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2563139C2 (ru) * | 2013-04-09 | 2015-09-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Технологическая увм |
-
1983
- 1983-08-29 SU SU833640613A patent/SU1223218A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 884101, кл. Н 03 К 5/00, 1981. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2563139C2 (ru) * | 2013-04-09 | 2015-09-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Технологическая увм |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
US4816700A (en) | Two-phase non-overlapping clock generator | |
US4412342A (en) | Clock synchronization system | |
US4317053A (en) | High speed synchronization circuit | |
KR940005006B1 (ko) | 분할비율이 변화될 수 있는 주파수 분할회로 | |
SU1223218A1 (ru) | Устройство дл формировани импульсов | |
SU1332553A1 (ru) | Устройство фазовой синхронизации | |
RU2110144C1 (ru) | Устройство синхронизации | |
SU1213540A1 (ru) | Делитель частоты с нечетным коэффициентом делени | |
SU738131A1 (ru) | Устройство дл формировани одиночного импульса | |
SU1167523A1 (ru) | Фазовый дискриминатор | |
SU1095341A2 (ru) | Одноканальное устройство дл управлени @ -фазным преобразователем | |
SU892675A1 (ru) | Генератор тактовых импульсов | |
SU1290282A1 (ru) | Устройство дл синхронизации вычислительной системы | |
SU1660142A1 (ru) | Генератор импульсов | |
SU1642473A1 (ru) | Многоканальное устройство синхронизации | |
SU485436A1 (ru) | Устройство дл формировани сигналов синхронизации | |
SU1737738A1 (ru) | Селектор информационного сигнала | |
SU1578849A1 (ru) | Фазируемый формирователь импульсов | |
SU1132368A1 (ru) | Делитель частоты с нечетным коэффициентом делени (его варианты) | |
RU1785088C (ru) | Трехканальное устройство дл синхронизации асинхронных импульсных сигналов | |
SU1495905A1 (ru) | Устройство дл синхронизации генераторов переменного тока | |
SU1406782A1 (ru) | Цифровой синтезатор частот | |
SU488320A2 (ru) | Устройство дл синхронизации импульсов | |
SU1721809A1 (ru) | Устройство преобразовани последовательности пр моугольных импульсов напр жени |