SU488320A2

SU488320A2 - Устройство дл синхронизации импульсов

Info

Publication number: SU488320A2
Application number: SU1937087A
Authority: SU
Inventors: Валентин Павлович Бровиков
Original assignee: Предприятие П/Я А-1586
Priority date: 1973-07-02
Filing date: 1973-07-02
Publication date: 1975-10-15

Description

1

Изобретение относитс к импульсной технике . Устройство может использоватьс дл контрол аппаратуры, дл синхронизации цифровых устройств, в которых предъ вл ютс жесткие требовани к выработке одиночного выходного импульса независимо от длительности входного.

По основному авт. св. 409353 известно устройство дл синхрОНизации импульсов, содержащее триггер, линию задержки и комбинационную логическую схему в виде последовательно соединенных двухвходовой схемы совпадени и триггера со счетны.м входом. Однако это устройство недостаточно надежно в работе.

В цел х повышени надежности в работе в предлагаемом устройстве между нулевым выходОМ и единичным входом триггера включены последовательно соединенные дополнительный триггер и инвертор, а между единичным выходом триггера и входом комбинационной логической схемы включена схема И второй вход которой соединен с -входом miвертора .

На чертеже приведена блок-схема устройства дл синхронизации имнульсов.

Устройство содержит триггер 1, между нулевым выходом и единичным 1входом которого включены последовательно соединенные доиолнительный триггер 2 и инвертор 3. Между

единичным выходом триггера I и входом комбинационной логической схемы 4 включена схема II 5, второй вход которой соединен с входом инвертора. Нулевой вход триггера 1

соединен с линией задержки 6.

Устройство работает следующим образом.

В исходном состо нии триггер 2 включен,

так что на его единичном выходе имеетс

низкий потенциал, который поступает на схему И 5 и в противофазе на единичный вход триггера 1, поддержива на его единичном выходе высокий потенциал. Низкий потенциал с выхода схемы 5 запрещает прохождение импульсов синхронизации на вход комбннационной логической схемы 4.

Поступивший на вход устройства входной импульс включает триггер 2. Высокий потенциал с его выхода открывает схему 5, мен ет фазу на выходе инвертора 3, освобожда

тем самым единичный вход триггера 1. Высокий нотенциа, со схемы 5 поступает на комбинационную логическую схему 4, на выходе которой вырабатываетс импульс переноса. Он проходит на выход устройства и через лииию задержки 6 на нулевой вход триггера 1, на нулевом выходе которого по вл етс высокий потенциал, при этом на его еднннчном выходе наблюдаетс низкий потенциал, закрывающий схему 5.

В случае работы с коротким входным импульсом высокий потенциал с нулевого выхода триггера 1 выключает триггер 2, возвраща его в исходное состо ние, и включает триггер 1. На схеме 5 высокий потенциал при переключении триггера 1 не по вл етс , так каК прежде па втором входе схемы 5 по вл етс «О с триггера 2.

При работе с прот женным входным импульсОМ после того, как на нулевом выходе триггера 1 по вл етс высокий потенциал, на обоих входах триггера 2 поддерживаетс «1. Схема 5 закрываетс низким потенциалом о единичного выхода триггера 1. По окончании входного импульса выключаетс триггер 2, поддержива схему 5 в закрыто м состо нии. Па выходе инвертора 3 по вл етс «1, включающа триггер 1.

При поступлении следующего входного импульса цикл повтор етс .

Предмет изобретени

Устройство дл синхронизации импульсов по авт. св. 409353, отличающеес тем, что, с целью по1вышени его надежности в работе, между нулевым выходом и единичным входом триггера включены последовательно соединенные дополнительный триггер и инвертор, а между единичным выходом триггера и входом ком бинационной логической схемы включена схема И, второй вход которой соединен с входом инвертора.