KR940005006B1 - 분할비율이 변화될 수 있는 주파수 분할회로 - Google Patents

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니뽄 무센 가부시끼가이샤
토미오까 겡이찌로우
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Abstract

내용 없음.

Description

분할비율이 변화될 수 있는 주파수 분할회로
제1도는 종래의 주파수 분할회로의 블록 다이아그램.
제2도는 본 발명의 제1의 실시예에 따른 주파수 분할회로의 블록 다이아그램.
제3도는 제2도의 주파수 분할회로의 분할동작을 설명하기 위한 타임챠트.
제4도는 본 발명의 제2의 실시예에 따른 주파수 분할회로의 블록 다이아그램,
제5도는 제4도의 주파수 분할회로의 분할동작을 설명하기 위한 타임챠트(제5a도는 제5b도로 계속이어진다).
* 도면의 주요부분에 대한 부호의 설명
111, 121, 16, 17 : D-래치회로 13 : 논리회로.
본 발명은 입력 주파수의 입력신호를 출력 주파수의 출력 주파수의 출력신호로 분할하기 위한 주파수 분할회로, 특히 분할 비율을 변화시킬 수 있는 주파수 분할회로에 관한 것이다.
상기 설명된 타입의 주파수 분할회로는 제1 및 제2의 지연 플립플롭회로를 포함한다. 제1의 지연타입의 플립플롭회로는 캐스케이드로 제2의 지연타입의 플립플롭회로에 연결된다. 입력 주파수의 입력신호에 반응하여 제1의 지연 플립플롭회로는 제1의 지연신호와 이 제1의 지연신호에 대해 반대되는 위상을 갖는 반전된 지연신호를 만들어낸다. 이 제1의 지연신호에 반응하여 제2의 지연타입의 플립플롭회로는 출력 주파수의 출력신호로서 출력되는 제2의 지연신호를 만들어낸다.
종래의 주파수 분할회로에서, 분할비율을 변화시키기 위한 타이밍을 나타내는 모우드 신호는 분할비율을 변화시키는데 이용되다. 이 모우드 신호는 제2의 지연신호와 함께 NOR 게이트에 공급된다. 이 NOR 게이트는 모우드신호와 제2의 지연신호에 반응하여 NOR 게이트 신호를 만들어낸다. 이 NOR 게이트는 반전되는 지연신호와 함께 OR 게이트에 제공된다. 이 OR 게이트는 NOR 게이트신호와 반전된 지연신호에 반응하여 OR 게이트 신호를 만들어내고, 이 OR 게이트신호는 기본 신호로서 제1의 지연타입의 플립플롭회로에 공급된다.
전술한 바와 같이, 제2의 지연신호는 기본신호로서 NOR 게이트와 OR 게이트를 통해 제1의 지연타입의 플립플롭회로에 공급된다 따라서, NOR 게이트와 OR 게이트에서의 지연시간 때문에 종래의 주파수 분할회로는 고속으로 작동하는 것이 어렵다.
본 발명의 목적은 고속 작동 가능한 주파수 분할회로를 제공하는데 있다.
본 발명의 다른 목적은 이하의 설명으로부터 좀더 명백해질 것이다.
본 발명에 따라, 입력 주파수의 입력신호를 출력 주파수의 출력신호로 분할하기 위해 입력 주파수를 갖는 입력신호에 반응하는 주파수 분할회로가 제공된다.
제1 및 제2의 신호가 입력신호에 따라 논리회로에서 만들어진다. 이 제1과 제2의 신호는 각각 입력 주파수를 갖는다. 제2의 신호는 제1의 신호에 반대되는 위상을 갖는다. 주파수 분할회로는 제1의 지연신호를 만들어내기 위해 제1 및 제2의 신호에 따라 기본 신호를 지연시키기 위한 제1의 래치회로, 제2의 지연신호와 이 제2의 지연신호에 반대되는 위상을 갖는 제1의 반전된 지연신호를 만들어내기 위해 제2 및 제1의 신호에 따라 제1의 지연신호를 지연시키기 위한 제2의 래치회로, 제3의 지연신호를 만들어내기 위해 제1 및 제2의 신호에 따라 제2의 지연신호를 지연시키기 위한 제3의 래치회로, 제1의 OR 신호를 만들어내기 위한 서로 상이한 제1 및 제2의 레벨을 갖는 모우드 신호와 제3의 지연신호에 반응하는 제1의 OR 게이트, 제4의 지연신호 상태로 제1의 OR 신호를 지연시키기 위한 제4의 래치회로, 기본신호로서 제2의 OR 신호를 만들어내기 위해 제1 및 제2의 반전된 지연신호에 반응하는 제2의 OR 게이트, 그리고 제3의 지연신호에 따라 출력신호를 출력하기 위한 출력수단을 포함한다. 출력신호의 출력 주파수는 모우드신호가 제1의 레벨을 가질 때 제1의 주파수를 갖고, 모우드신호가 제2의 레벨을 가질 때 제1의 주파수와 다른 제2의 주파수를 갖는다.
제1도에는 본 발명의 이해에 도움을 주기 위해 종래의 주파수 분할회로가 도시되어 있다. 제1도의 주파수 분할회로는 제1 및 제2의 지연타입 플립플롭회로(D-F/F)회로(11,12)를 포함한다. 제1 및 제2의 D-F/F회로(11,12)는 제1 및 제2의 클록신호(ck1,ck2)로 동작한다. 제1 및 제2의 클록신호(ck1,ck2)는 논리회로(13)에 의해 입력신호(CLK)로부터 만들어진다. 입력신호(CLK)는 입력 주파수를 갖는다. 논리회로(13)는 입력단자(13a)와 제1 및 제2의 출력단자(13b,13c)를 갖는다. 논리회로(13)는 입력단자(13a)에서 입력신호(CLK)를 수신하고, 제1 및 제2의 출력단자(13b,13c)로부터 제2의 클록신호(ck1,ck2)를 출력한다. 제1의 클릭신호(ck1)는 입력 주파수를 갖는다. 제2의 클릭신호(ck2)는 제1의 클릭신호(ck1)와 반대되는 위상을 갖는다.
제1의 D-F/F회로(11)는 제1의 클릭신호(ck1)로 기본 신호를 래칭시키고, 제2의 클릭신호(ck2)로 기본 신호를 유지시켜 제1의 지연신호와 이 제1의 지연신호에 반대되는 위상을 갖는 반전된 지연신호를 만들어낸다. 제1의 지연신호는 제2의 D-F/F회로(12)에 공급된다.
제2의 D-F/F회로(12)는 제1의 클릭신호(ck1)로 제1의 지연신호를 래칭시키고, 제2의 클릭신호로 제1의 지연신호를 유지시켜 출력단자(12a)로부터 출력되는 출력신호이고 출력주파수를 갖는 제2의 지연신호를 만들어낸다. 제2의 지연신호는 NOR 게이트(14)로 유도된다. NOR 게이트(14)는 모우드 신호 입력단자(14a)로부터 모우드신호도 수신한다. 모우드 신호는 분할 비율을 변화시키기 위한 타이밍을 나타낸다. NOR 게이트(14)는 제2의 지연신호와 모우드신호에 반응하여 NOR 게이트신호를 만들어내어 그것을 OR 게이트(15)에 공급한다. OR 게이트(15)는 또한 반전된 지연신호를 수신하고, NOR 게이트 신호와 반전된 지연신호에 따라 OR 게이트신호를 만들어낸다. OR 게이트신호는 기본신호로서 제1의 D-F/F회로(11)에 공급된다.
제1도에 도시된 주파수 분할회로에서는 기본신호를 만들어내기 위해 NOR 게이트(14)와 OR 게이트(15)를 이용할 필요가 있다. 회로지연시간은 제2의 D-F/F회로(12)에서 τL로 표시되고, 게이트 지연시간은 NOR 게이트(14)와 OR 게이트(15)에서 τG로 표시되는 경우, 구동주파수(fH)는 래칭시간이 제2의 D-F/F회로(12)의 제1의 클록신호의 주기의기간에 해당하기 때문에 방정식(1)로 표시된다.
이하에서 설명되는 바와 같이 종래의 주파수 분할회로에서 고속으로 동작하기는 어렵다.
제2도에는 본 발명의 제1의 실시예에 따른 주파수 분할회로가 도시되어 있다. 이 주파수 분할회로는 동일한 참조 부호로 표시되는 유사한 부분을 포함하고, 똑같이 명명되고 표시되는 신호로 동작될 수 있다.
예시된 주파수 분할회로는 각각 투명 래치회로로 불리워지는 제1 내지 제4의 지연래채(D-래치)회로(111,121,16,17)을 포함한다. 제1 및 제3의 D-래치회로(111,16)는 제1의 클릭신호(ck1)에 따라 래칭동작을 실행하고, 제2의 클릭신호(ck2)에 따라 유지동작을 실행한다. 반대로, 제2 및 제4의 D-래치회로(121,17)는 제1의 클릭신호에 따라 래칭동작을 실행하고, 제1의 클릭신호(ck1)에 따라 유지동작을 실행한다.
제3도와 함께 제2도를 참조하면, 제1의 클릭신호(ck1)는 (a)로 표시된 제1의 또는 상부열을 따라 도시된 제1의 펄스열로서 표시되고, 4개의 D-래치회로(111,121,16 및 17)에 공급된다. 제2의 클릭신호(ck2)는 제1의 펄스열에 반대되는 위상을 갖는 제2의 펄스열을 갖는다. 따라서, 제2의 클럭펄스(ck2)는 제3도에 도시되지 않았다. (b)로 표시된 제2의 열을 따라 도시된 기본신호(d1)가 제1의 D-래치회로(111)에 공급될 경우, 제1의 D-래치회로(111)는 제1의 클록신호(ck1)에 따라 기본신호(d1)를 래칭시키고, 제2의 클릭신호(ck2)에 따라 기본신호(d1)를 유지한다. 결과적으로, 제1의 D-래치회로(111)는 제1의 지연신호(q1)를 만들어낸다. 제1의 지연신호(q1)는 기본신호가 하이레벨을 가질 때 제1의 클록신호(ck1)의 하나의 펄스의 상승에지와 일치하는 상승에지를 갖는다. 제1의 지연신호(q1)는 기본신호가 (c)로 표시되는 제3의 열을 따라 도시된 로우레벨을 가질 때 제1의 클록신호(ck1)의 다른 펄스의 상승에지와 일치하는 하강에지를 갖는다.
제1의 지연신호(q1)은 제2의 D-래치회로(121)에 공급된다. 제2의 D-래치회로(121)는 제2의 클록신호(ck2)에 따라 제1의 지연신호(q1)를 래칭시키고, 제1의 클록신호(ck1)에 따라 제1의 지연신호(q1)를 유지한다. 따라서, 제2의 D-래치회로(121)는 제2의 지연신호(q2)에 반대되는 위상을 갖는 제1의 반전된 지연신호()를 만들어낸다. 제2의 지연신호(q2)는 제1의 지연신호(q1)가 하이 레벨을 가질 때 제1의 클록신호(ck1)의 하나의 펄스의 하강에지와 일치하는 상승에지를 갖는다. 제2의 지연신호(q2)는 제1의 지연신호(q1)가 (d)로 표시된 제4의 열을 따라 도시된 로우 레벨을 가질 때 제1의 클록신호(ck1)의 다른 펄스의 하강에지에 일치하는 상승에지를 갖는다.
제2의 지연신호(q2)는 제3의 D-래치회로(16)에 공급된다. 제3의 D-래치회로(16)는 제1의 클록신호(ck1)에 따라 제2의 지연신호(q2)를 래칭시키고, 제2의 클록신호(ck2)에 따라 제2의 지연신호(q2)를 유지한다. 따라서, 제3의 D-래치회로(16)는 제3의 지연신호(q3)를 만들어낸다. 제3의 지연신호(q3)는 제2의 지연신호(q2)가 하이레벨을 가질 때 제2의 클록신호(ck1)의 하나의 펄스의 상승에지와 일치하는 상승에지를 갖는다. 제3의 지연신호(q3)는 제2의(q2)가 (e)로 표시되는 제5의 열을 따라 도시되는 로우레벨을 가질 때 제1의 클록신호(ck1)의 다른 펄스의 상승에지와 알치하는 하강에지를 갖는다.
제3의 지연신호(q3)는 출력단자(18)로부터 출력신호로서 출력된다. 제3의 또한 OR 게이트(19)에 공급된다. 이 OR 게이트(19)는 모우드신호 공급회로(20)에 연결된다. OR 게이트(19)는 모우드신호 공급회로(20)로부터 공급되는 모우드신호(MS)를 수신한다. 이 모우드신호(MS)는 (f)로 표시되는 제6의 열을 딸 도시된 바와 같이 로우레벨과 하이레벨을 갖는다. 모우드신호(MS)가 로우레벨을 가질 때, 즉 모우드신호(MS)가 로우레벨신호로서 OR 게이트(19)에 공급될 때, OR 게이트(19)는 (g)로 표시되는 제7의 열을 따라 도시된 바와 같이 약간의 지연을 갖고서 제3의 지연신호(q3)와 동등한 제1의 OR 게이트신호(d2)를 출력한다.
제1의 OR 게이트신호(d2)는 제4의 D-래치회로(17)에 공급된다. 제4의 D-래치회로(17)는 제2의 클록신호(ck2)에 따라 제1의 OR 게이트신호(d2)를 래칭시키고, 제1의 클록신호(ck1)에 따라 제1의 OR 게이트신호(d2)를 유지한다. 따라서, 제4의 D-래치회로(17)는 제4의 지연신호()로 불리는 제2의 반전된 지연신호를 만들어낸다. 제4의 지연신호()는 제1의 OR 게이트신호(d2)가 로우레벨을 가질 때 제1의 클록신호(ck1)의 하나의 펄스의 하강에지와 일치하는 상승에지를 갖는다. 제4의 지연신호()는 제1의 OR 게이트신호(d2)가 (h)로 표시되는 제8의 열을 따라 도시된 바와 같이 하이레벨을 가질 때 제1의 클록신호(ck1)의 다른 펄스의 하강에지와 일치하는 하강에지를 갖는다.
제4의 지연신호()는 (i)로 표시되는 제9의 열을 따라 도시된 제1의 반전된 지연신호()와 함께 제2의 OR 게이트(21)에 공급된다. 제2의 OR 게이트(21)는 제4의 지연신호()와 제1의 반전된 지연신호(q2)에 반응해 기본신호(d1)로서 제2의 OR 게이트신호를 만들어낸다.
상기 설명으로부터 쉽게 이해되는 바와같이, 출력신호는 입력신호로 이용되는 제1의 클록신호(ck1)의 주기의 3배인 출력 주기를 갖는다.
한편, 모우드신호(MS)는 제1의 시간(t1)에서 로우레벨로 부터 하이레벨로 바뀌고, 제1의 OR 게이트신호(d2)는 제1의 시간(t1)후 모우드신호(MS)에 따라 하이레벨로 바뀐다. 제4의 지연신호()는 제1의 OR 게이트신호(d2)가 하이레벨을 갖기 때문에 제1의 시간(t1)후 최초에 존재하는 제1의 클록신호(ck1)의 제1의 하강에지와 일치하는 하강에지를 갖는다. 제1의 반전된 지연신호(q2)가 제1의 시간(t1)후 하이레벨로부터 로우레벨로 변할 때, 제4의 지연신호()는 로우레벨을 갖는다. 그러므로, 기본신호(d1)는 제1의 반전된 지연신호()의 하강에지에 일치하는 하강에지를 갖는다.
제2의 시간(t2)에서, 기본신호(d1)는 로우레벨을 갖는다. 따라서, 제1의 지연신호(q1)는 제2의 시간(t2)에서의 제1의 클록신호(ck1)의 상승에지와 일치하는 하강에지를 갖는다. 상기 설명으로부터 쉽게 이해될 수 있는 바와 같이, 제3의 지연신호(q3)는 제2의 시간(t2)후 제1의 클록신호(ck1)의 초기 상승에지와 일치하는 하강에지를 갖는다. 제4의 지연신호()는 제3의 지연신호(q3)와 관계없이 로우레벨을 갖기 때문에, 기본신호(d1)는 제1의 클록신호(ck1)의 주기의 2배인 주기를 갖는다.
모우드신호(MS)가 제3의 시간(t3)에서 하이레벨로부터 로우레벨로 변할 때, 제1의 OR 게이트신호(d2)는 제3의 시간(t3)후 제1의 클록신호(ck1)이 초기 상승에지와 일치하는 하강에지를 갖는다. 그러므로, 제4의 지연신호()는 제3의 시간(t3)후 이미 존재하고 있는 제1의 클록신호(ck1)의 제2의 하강에지와 일치하는 상승에지를 갖는다. 제4의 시간에서, 제4의 지연신호()는 하이레벨을 갖는다. 결과적으로, 기본신호(d1)는 제4의 시간(t4)의 시간에서 하이레벨을 갖는다. 기본신호(d1)는 제4의 시간(t4)후 제1의 클록신호(ck1)의 초기 상승에지와 일치하는 하강에지를 갖는다. 그러므로, 기본신호(d1)는 제4의 시간(t4)후 제1의 클록신호(ck1)의 주기의 3배인 주기를 갖는다.
위에서 설명된 것으로부터 쉽게 이해될 수 있는 바와 같이, 분할비율 또는 계수는 모우드신호에 따라 주파수 분할회로에서 2와 3으로 변화될 수 있다.
회로지연시간이 제4의 D-래치회로(17)에서 τL로 표시되고, 게이트 지연시간이 제2의 OR 게이트(21)에서 τG'로 표시되는 경우, 도시된 실시예에서의 구동주파수(fh)는 방정식(2)로 표시된다 :
방정식 (1)과 (2)를 비교해보면, 구동주파수(fh)가 구동주파수(fH)보다 더 높다는 것을 쉽게 알 수 있다.
제1 내지 제4의 D-래치회로가 제1의 실시예에서 제1 및 제2의 클록신호에 작동되지만, 제1의 클록신호는 제1 및 제3의 D-래치회로를 구동하는데 이용될 수 있고, 제2의 클록신호는 제2 및 제4의 D-래치회로를 구동하는데 이용될 수 있다.
이제, 제4도를 참고로 본 발명의 제2의 실시예에 따른 주파수 분할회로가 설명될 것이다. 이 주파수 분할회로는 제1 및 제2의 주파수 분할구역(31,32)을 포함한다. 제1의 주파수 분할구역(31)은 동일한 참조부호로 표시되는 유사한 부분을 포함하고 제2도에서의 신호와 동일한 신호로 동작된다.
제4도와 함께 제5도를 참고하면, 제2의 주파수 분할 구역(32)은 제3 내지 제5의 D-F/F회로(35,36 및 37)을 포함한다. 제1의 주파수 분할구역(31)은 (a)로 표시되는 제1의 열을 따라 도시된 제3의 지연신호(q3)를 만들어낸다. 제2의 실시예에서, (c)로 표시되는 제3의 열을 따라 도시된 스위칭신호(dm)는 모우드신호(MS)로서 이후 설명되는 바와같이 제1의 OR 게이트(19)에 공급된다. 하편, 제2의 주파수 분할구역(32)은 스위칭신호(dm)를 만들어내기 위해 동작신호(op)를 수신한다. 동작신호(op)는 (d)로 표시되는 제4의 열을 따라 도시된 바와 같이 선택적으로 하이레벨과 로우레벨을 갖는다.
제3의 지연신호(q3)는 클록신호로서 제3의 D-F/F회로(35)에 공급된다. 제3의 D-F/F회로(35)에서, 반전된 단자()는 입력단자(D)에 연결된다. 결과적으로, 제3의 D-F/F회로(35)는 (e)로 표시되는 제5의 열을 따라 도시된 바와같이 제3의 지연신호(q3)에 따라 제5의 지연신호(q11)를 만들어내고 그것을 제4의 D-F/F회로(36)와 제3의 OR 게이트(43)에 공급된다.
제4의 D-F/F회로(36)에서, 반전된 단자()는 입력단자(D)에 연결된다. 그러므로, 제4의 D-F/F회로(36)는 (f)로 표시되는 제6의 열을 따라 도시되는 바와 같이 제5의 지연신호(q11)에 따라 제6의 지연신호(q11)를 만들어내고 그것을 제5의 D-F/F회로(37)와 제4의 OR 게이트(44)에 공급된다.
제5의 D-F/F회로(37)에서, 반전된 단자()는 입력단자(D)에 연결된다. 따라서, 제7의 D-F/F회로(37)는 (g)로 표시되는 제7열을 따라 도시되는 바와같이 제6의 지연신호(q12)에 따라 제7의 지연신호(q12)를 만들어내고 그것을 출력단자(37a)로 부터의 출력신호로서 출력한다.
동작신호(op)는 제7의 지연신호(q13)와 함께 동작신호단자(45a)를 통해 제5의 OR 게이트(45)에 공급된다. 동작신호(op)는 로우레벨을 갖고, 제5의 OR 게이트(45)는 제7의 지연신호(q13)와 동등한 제5의 OR 게이트 신호를 만들어낸다. 제6의 지연신호(q12)와 제5의 OR 게이트 신호에 반응해, 제4의 OR 게이트(44)는 제4의 OR 게이트 신호를 만들어내고 그것을 제3의 OR 게이트(43)는 스위칭신호(dm)로서 제3의 OR 게이트 신호를 만들어내고 그것을 제1의 OR 게이트(18)에 공급한다.
제1의 주파수 분할구역(31)은 제1의 실시예에서 설명된 바와같이 제3의 지연신호(q3)를 만들어낸다. 따라서, 제7의 지연신호는 제1의 클록신호(ck1)의 주기에 비해 17배의 주기를 갖는다.
동작신호(op)는 로우레벨로 부터 하이레벨로 바뀔 때, 제7의 지연신호는 제1의 클록신호(ck1)의 17주기 경과후 제1의 클록신호(ck1)의 주기에 비해 16배의 주기를 갖는다. 동작신호(op)는 하이레벨로 부터 로울레벨로 바뀔 때, 제7의 지연신호는 제1의 클록신호(ck1)의 16주기 경과후 제1의 클록신호(ck1)의 주기에 비해 17배의 주기를 갖는다.
제2의 실시예에서는 16주파수 분할과 17주파수 분할간의 주파수분할 동작의 변환에 관해 설명되었다. 유사하게, 본 발명을 32/33 주파수분할, 64/65 주파수분할, 그리고 100/101 주파수 분할에 응용하는 것는 쉽게 이해될 것이다.

Claims (3)

  1. 입력주파수를 갖는 입력신호에 반응해 상기 입력주파수의 상기 입력신호를 출력주파수를 갖는 출력신호로 분할하기 위한 주파수 분할회로에 있어서, 각각, 상기 입력주파수를 갖는 제1의 신호와, 이 제1의 신호에 반대되는 위상을 갖는 제2의 신호를 만들어내기 위해 상기 입력신호에 반응하는 회로, 상기 제1 및 제2의 신호에 따라 기본신호를 지연시켜 제1의 지연신호를 만들어 내기위한 제1의 래치회로, 상기 제2 및 제1의 신호에 따라 상기 제1의 지연신호를 지연시켜 제2의 지연신호와 이 제2의 지연신호에 반대되는 위상을 갖는 제1의 지연신호를 만들어 내기 위한 제2의 래치회로, 상기 제1 및 제2의 신호에 따라 제2의 지연신호를 지연시켜 제3의 지연신호를 만들어내기 위한 제3의 래치회로, 상기 제3의 지연신호와, 서로 상이한 제1 및 제2의 레벨을 갖는 모우드 신호에 반응하여 제1의 OR 신호를 만들어 내기 위한 제1의 OR 게이트, 상기 제2 및 제1의 신호에 따라 상기 제1의 OR 신호를 제4의 지연신호로 지연시켜 상기 제4의 지연신호에 반대되는 위상을 갖는 제2의 반전된 지연신호를 만들어 내기 위한 제4의 래치회로, 상기 제1 및 제2의 반전된 지연신호에 반응하여 상기 기본신호로서 제2의 OR 신호를 만들어 내기 위한 제2의 OR 게이트, 그리고 상기 모우드 신호가 제1의 레벨을 가질 경우 제1의 주파수를 그리고 상기 모우드 신호가 제2의 레벨을 가질 경우 상기 제1의 주파수와 다른 제2의 주파수를 출력주파수로 갖는 상기 출력 신호를 상기 제3의 지연신호에 따라 출력하기 위한 출력수단을 포함하는 것을 특징으로 하는 주파수 분할회로.
  2. 입력주파수를 갖는 입력신호에 반응하여 상기 입력주파수의 입력신호를 출력주파수를 갖는 출력신호로 분할하기 위한 주파수 분할회로에 있어서, 각각, 상기 입력주파수를 갖는 제1의 신호와 이 신호에 반대되는 위상을 갖는 제2의 신호를 만들어내기 위해 상기 입력신호에 반응하는 회로, 상기 제1의 신호에 따라 기본신호를 지연시켜 제1의 지연신호를 만들어 내기위한 제1의 래치회로, 상기 제2의 신호에 따라 상기 제1의 지연신호를 지연시켜 제2의 지연신호와 이 제2의 지연신호에 반대되는 위상을 갖는 제1의 반전된 지연신호를 만들어 내기 위한 제2의 래치회로, 상기 제1의 신호에 따라 제2의 지연신호를 지연시켜 제3의 지연신호를 만들어내기 위한 제3의 래치회로, 상기 제3의 지연신호와, 서로 상이한 제1 및 제2의 레벨을 갖는 모우드 신호에 반응하여 제1의 OR 신호를 만들어 내기 위한 제1의 OR 게이트, 상기 제2의 신호에 따라 상기 제1의 OR 신호를 제4의 지연신호로 지연시켜 상기 제4의 지연신호에 반대되는 위상을 갖는 제2의 반전된 지연신호를 만들어 내기 위한 제4의 래치회로, 상기 제1 및 제2의 반전된 지연신호에 반응하여 상기 기본신호로서 제2의 OR 신호를 만들어 내기 위한 제2의 OR 게이트, 그리고 상기 모우드 신호가 제1의 레벨을 가질 경우 제1의 주파수를 그리고 상기 모우드 신호가 제2의 레벨을 가질 경우 상기 제1의 주파수와 다른 제2의 주파수를 출력주파수로 갖는 상기 출력 신호를 상기 제3의 지연신호에 따라 출력하기 위한 출력수단을 포함하는 것을 특징으로 하는 주파수 분할회로.
  3. 제1항 또는 제2항에 있어서, 상기 출력수단은 예정된 지연시간에 상기 제3의 지연신호를 예정된 지연신호로 분할하기 위한 주파수 분할수단, 상기 예정된 지연신호에 따라 상기 모우드 신호를 만들어 내기위한 수단, 그리고 상기 예정된 지연신호가 상기 출력신호로서 출력되는 출력단자를 포함하는 것을 특징으로 하는 주파수 분할회로.
KR1019900016440A 1989-10-16 1990-10-16 분할비율이 변화될 수 있는 주파수 분할회로 KR940005006B1 (ko)

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