JP3003078B2 - 分周比の切換え可能な分周回路 - Google Patents
分周比の切換え可能な分周回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は分周回路に関し、特に分周比を切換え可能と
することで高周波PLL回路に適した分周回路に関する。
することで高周波PLL回路に適した分周回路に関する。
（従来の技術） 従来のこの種回路について第５図を参照して説明す
る。この回路は、２相クロックck,▲▼により同時
に動作する縦続接続された２段のＤタイプのフリップフ
ロップ回路DF1、DF2と、ゲートスイッチG2、及び２入力
ゲート回路G1とにより構成される。２相クロックck,▲
▼は，入力周波数信号CLKを２相クロックバッファ
回路AM1を通すことで得られる。フリップフロップ回路D
F1、DF2はそれぞれ,2相クロックckにより交互にラッチ
動作とホールド動作を行うように縦続接続された２段の
Ｄタイプのラッチ回路で構成される。２段目のフリップ
フロップ回路DF2の出力ＱをゲートスイッチG2及び２入
力ゲート回路G1を介して１段目のフリップフロップ回路
DF1の入力に逆極性で帰還している。また、１段目のフ
リップフロップ回路DF1の出力を２入力ゲート回路G1
を介して１段目のフリップフロップ回路DF1の入力に逆
極性で帰還している。
る。この回路は、２相クロックck,▲▼により同時
に動作する縦続接続された２段のＤタイプのフリップフ
ロップ回路DF1、DF2と、ゲートスイッチG2、及び２入力
ゲート回路G1とにより構成される。２相クロックck,▲
▼は，入力周波数信号CLKを２相クロックバッファ
回路AM1を通すことで得られる。フリップフロップ回路D
F1、DF2はそれぞれ,2相クロックckにより交互にラッチ
動作とホールド動作を行うように縦続接続された２段の
Ｄタイプのラッチ回路で構成される。２段目のフリップ
フロップ回路DF2の出力ＱをゲートスイッチG2及び２入
力ゲート回路G1を介して１段目のフリップフロップ回路
DF1の入力に逆極性で帰還している。また、１段目のフ
リップフロップ回路DF1の出力を２入力ゲート回路G1
を介して１段目のフリップフロップ回路DF1の入力に逆
極性で帰還している。
（発明が解決しようとする課題） この回路では、２段目のフリップフロップ回路DF2の
出力波形が１段目のフリップフロップ回路DF1の入力に
達するまでにゲートスイッチG2及び２入力ゲート回路G1
を通るため遅延時間が多くなり、最高動作周波数が低下
してしまう欠点があった。
出力波形が１段目のフリップフロップ回路DF1の入力に
達するまでにゲートスイッチG2及び２入力ゲート回路G1
を通るため遅延時間が多くなり、最高動作周波数が低下
してしまう欠点があった。
本発明の課題は、フリップフロップ回路の出力の帰還
回路からゲートスイッチを分離できるようにして遅延時
間を少なくすることの出来る分周回路を提供することに
ある。
回路からゲートスイッチを分離できるようにして遅延時
間を少なくすることの出来る分周回路を提供することに
ある。
（課題を解決するための手段） 本発明は、２段のＤタイプのフリップフロップ回路を
縦続接続して分周比を２分周と３分周に切換え可能な分
周回路であって、前記Ｄタイプのフリップフロップ回路
は、クロックにより交互にラッチ動作とホールド動作を
行う２段のＤタイプのラッチ回路を縦続接続して成り、
これら２段のＤタイプのラッチ回路を縦続接続した４段
のＤタイプのラッチ回路により前記２段のＤタイプのフ
リップフロップ回路を構成し、２段目の前記ラッチ回路
の出力と４段目の前記ラッチ回路の出力とをいずれも逆
極性で１段目の前記ラッチ回路の入力に帰還する入力ゲ
ート回路を備え、３段目の前記ラッチ回路の出力と４段
目の前記ラッチ回路の入力との間に、分周比を２分周と
３分周に切換える第１の分周比切換え信号を一方の入力
とするゲート回路によるスイッチ手段を挿入することに
より、分周比を切換え可能にしたことを特徴とする。
縦続接続して分周比を２分周と３分周に切換え可能な分
周回路であって、前記Ｄタイプのフリップフロップ回路
は、クロックにより交互にラッチ動作とホールド動作を
行う２段のＤタイプのラッチ回路を縦続接続して成り、
これら２段のＤタイプのラッチ回路を縦続接続した４段
のＤタイプのラッチ回路により前記２段のＤタイプのフ
リップフロップ回路を構成し、２段目の前記ラッチ回路
の出力と４段目の前記ラッチ回路の出力とをいずれも逆
極性で１段目の前記ラッチ回路の入力に帰還する入力ゲ
ート回路を備え、３段目の前記ラッチ回路の出力と４段
目の前記ラッチ回路の入力との間に、分周比を２分周と
３分周に切換える第１の分周比切換え信号を一方の入力
とするゲート回路によるスイッチ手段を挿入することに
より、分周比を切換え可能にしたことを特徴とする。
なお、前記４段のラッチ回路は、単相クロックにより
交互にラッチ動作とホールド動作を行う正論理ラッチ回
路と負論理ラッチ回路とを交互に縦続接続したもので実
現できる。
交互にラッチ動作とホールド動作を行う正論理ラッチ回
路と負論理ラッチ回路とを交互に縦続接続したもので実
現できる。
また、３段目の前記ラッチ回路の出力を、他の分周回
路により逐次分周し、該分周した信号と第２の分周比切
換え信号とをゲート回路により合成し、該合成信号を前
記スイッチ手段のための前記第１の分周比切換え信号と
することで分周比の大きな分周回路を実現できる。
路により逐次分周し、該分周した信号と第２の分周比切
換え信号とをゲート回路により合成し、該合成信号を前
記スイッチ手段のための前記第１の分周比切換え信号と
することで分周比の大きな分周回路を実現できる。
（実施例） 以下に本発明の実施例について説明する。
第１図は本発明の第１の実施例を示す。
本実施例では、４段のＤタイプのラッチ回路DL1、DL
2、DL3,DL4が縦続接続され、３段目のラッチ回路DL3と
４段目のＤタイプのラッチ回路DL4との間にはオアゲー
ト回路G4が接続されている。２段目と４段目の出力が
それぞれ、オアゲート回路G1に帰還され、オアゲート回
路G1の出力は１段目のラッチ回路DL1の入力端子Ｄに供
給される。各ラッチ回路DL1〜DL4はそれぞれ、端子cpが
ハイレベルの時はラッチ動作（入力端子Ｄへの入力を出
力端子Ｑに伝達）し、端子cpがローレベルの時はホール
ド動作（ラッチ動作時の出力データＱを保持）する。モ
ード信号MSは分周比切換えのための信号である。
2、DL3,DL4が縦続接続され、３段目のラッチ回路DL3と
４段目のＤタイプのラッチ回路DL4との間にはオアゲー
ト回路G4が接続されている。２段目と４段目の出力が
それぞれ、オアゲート回路G1に帰還され、オアゲート回
路G1の出力は１段目のラッチ回路DL1の入力端子Ｄに供
給される。各ラッチ回路DL1〜DL4はそれぞれ、端子cpが
ハイレベルの時はラッチ動作（入力端子Ｄへの入力を出
力端子Ｑに伝達）し、端子cpがローレベルの時はホール
ド動作（ラッチ動作時の出力データＱを保持）する。モ
ード信号MSは分周比切換えのための信号である。
動作について説明すると、入力周波数信号CLKを２相
クロックバッファ回路AM1を通すことにより互いに逆極
性の２相クロックck、▲▼が得られる。２相クロッ
クckがハイレベルの時はラッチ回路DL1、DL3がラッチ動
作、ラッチ回路DL2、DL4がホールド動作をし、２相クロ
ックckがローレベルの時はラッチ回路DL1、DL3がホール
ド動作、ラッチ回路DL2、DL4がラッチ動作をする。２段
目のラッチ回路出力▲▼と４段目のラッチ回路出力
▲▼とをオアゲート回路G1を通して得られる信号d1
を１段目のラッチ回路DL1の入力端子Ｄに加え、３段目
のラッチ回路出力q3とモード信号MSとをオアゲート回路
G4を通して得られる信号d4を,4段目のラッチ回路DL4の
入力端子Ｄに供給している。
クロックバッファ回路AM1を通すことにより互いに逆極
性の２相クロックck、▲▼が得られる。２相クロッ
クckがハイレベルの時はラッチ回路DL1、DL3がラッチ動
作、ラッチ回路DL2、DL4がホールド動作をし、２相クロ
ックckがローレベルの時はラッチ回路DL1、DL3がホール
ド動作、ラッチ回路DL2、DL4がラッチ動作をする。２段
目のラッチ回路出力▲▼と４段目のラッチ回路出力
▲▼とをオアゲート回路G1を通して得られる信号d1
を１段目のラッチ回路DL1の入力端子Ｄに加え、３段目
のラッチ回路出力q3とモード信号MSとをオアゲート回路
G4を通して得られる信号d4を,4段目のラッチ回路DL4の
入力端子Ｄに供給している。
出力信号OUTの分周比はモード信号MSのレベルで決ま
る。第１図の各部の信号は第２図に示されており、モー
ド信号MSのレベルがハイレベルの時には２分周動作、ロ
ーレベルの時には３分周動作を行う。但し、図中斜線で
示すように、モード信号MSのレベルがローレベルからハ
イレベルに変化（図中、t1）した後、ラッチ回路DL3の
出力q3のレベルが最初にローレベルからハイレベルに変
化した時点t2で２分周出力に変化する。また、モード信
号MSのレベルがハイレベルからローレベルに変化（図
中、t3）した後、ラッチ回路DL3の出力q3のレベルが最
初にローレベルからハイレベルに変化した時点t4で３分
周出力に変化する。
る。第１図の各部の信号は第２図に示されており、モー
ド信号MSのレベルがハイレベルの時には２分周動作、ロ
ーレベルの時には３分周動作を行う。但し、図中斜線で
示すように、モード信号MSのレベルがローレベルからハ
イレベルに変化（図中、t1）した後、ラッチ回路DL3の
出力q3のレベルが最初にローレベルからハイレベルに変
化した時点t2で２分周出力に変化する。また、モード信
号MSのレベルがハイレベルからローレベルに変化（図
中、t3）した後、ラッチ回路DL3の出力q3のレベルが最
初にローレベルからハイレベルに変化した時点t4で３分
周出力に変化する。
各ラッチ回路のラッチ動作時間は、入力クロック周期
の1/2であるので、ラッチ回路の動作遅延時間をπＬ、
オアゲート回路の遅延時間をτＧとすると、最大動作周
波数fHは、 fH＝1/2（τＬ＋τＧ） で与えられる。
の1/2であるので、ラッチ回路の動作遅延時間をπＬ、
オアゲート回路の遅延時間をτＧとすると、最大動作周
波数fHは、 fH＝1/2（τＬ＋τＧ） で与えられる。
一方、第５図の従来回路ではゲート回路を２つ通過す
るため、 fH＝1/2（τＬ＋２τＧ） で与えられ、本実施例より低くなることが明らかであ
る。
るため、 fH＝1/2（τＬ＋２τＧ） で与えられ、本実施例より低くなることが明らかであ
る。
なお、第１図の回路ではクロックとして２相クロック
を用いているが、本発明は単相クロックでも実現でき
る。これは正論理のラッチ回路と負論理のラッチ回路と
を交互に４段縦続接続すれば良い。正論理のラッチ回路
は第１図中の端子▲▼の無いタイプであり、負論理
のラッチ回路は第１図中の端子cpの無いタイプである。
を用いているが、本発明は単相クロックでも実現でき
る。これは正論理のラッチ回路と負論理のラッチ回路と
を交互に４段縦続接続すれば良い。正論理のラッチ回路
は第１図中の端子▲▼の無いタイプであり、負論理
のラッチ回路は第１図中の端子cpの無いタイプである。
２分周/3分周出力を更に他の分周器で分周した出力信
号OUTをモード信号MSに帰還することにより、16分周/17
分周切換え器、32分周/32分周切換え器、64分周/65分周
切換え器、100分周/101分周切換え器等に拡張できる。
号OUTをモード信号MSに帰還することにより、16分周/17
分周切換え器、32分周/32分周切換え器、64分周/65分周
切換え器、100分周/101分周切換え器等に拡張できる。
第３図は上記のうち16分周/17分周切換え器の一例を
示す。この回路は第１図の回路に，縦続接続した３段の
ＤタイプのフリップフロップDF11、DF12、DF13による分
周回路とオアゲート回路G11、G12、G13とから成るゲー
ト回路を接続したものである。
示す。この回路は第１図の回路に，縦続接続した３段の
ＤタイプのフリップフロップDF11、DF12、DF13による分
周回路とオアゲート回路G11、G12、G13とから成るゲー
ト回路を接続したものである。
３段目のラッチ回路DL3の出力q3を、１段目のＤタイ
プのフリップフロップDF11の端子cpに入力している。各
フリップフロップDF11、DF12、DF13はそれぞれ、その出
力Ｑを次段のフリップフロップの端子cpに入力し、出力
を自己の入力端子Ｄに帰還することにより、Ｔタイプ
のフリップフロップとして作用する。モード信号MSを一
方の入力とするオアゲート回路G13に３段目のフリップ
フロップ出力Ｑ（q13）を入力し、オアゲート回路G13の
出力を一方の入力するオアゲート回路G12に２段目のフ
リップフロップ出力Ｑ（q12）を入力している。更に、
オアゲート回路G12の出力を一方の入力とするオアゲー
ト回路G11に１段目のフリップフロップ出力Ｑ（q11）を
入力している。オアゲート回路G11の出力dmは、オアゲ
ート回路G4に入力される。
プのフリップフロップDF11の端子cpに入力している。各
フリップフロップDF11、DF12、DF13はそれぞれ、その出
力Ｑを次段のフリップフロップの端子cpに入力し、出力
を自己の入力端子Ｄに帰還することにより、Ｔタイプ
のフリップフロップとして作用する。モード信号MSを一
方の入力とするオアゲート回路G13に３段目のフリップ
フロップ出力Ｑ（q13）を入力し、オアゲート回路G13の
出力を一方の入力するオアゲート回路G12に２段目のフ
リップフロップ出力Ｑ（q12）を入力している。更に、
オアゲート回路G12の出力を一方の入力とするオアゲー
ト回路G11に１段目のフリップフロップ出力Ｑ（q11）を
入力している。オアゲート回路G11の出力dmは、オアゲ
ート回路G4に入力される。
第３図の各部の信号は第４図に示す通りであり、モー
ド信号MSのレベルがハイレベルの時には16分周動作、ロ
ーレベルの時には17分周動作を行う。
ド信号MSのレベルがハイレベルの時には16分周動作、ロ
ーレベルの時には17分周動作を行う。
（発明の効果） 以上説明してきたように本発明によれば、縦続接続し
た４段のラッチ回路の接続に介在するゲート回路を１つ
で済むようにしたことにより、ゲート回路に起因する遅
延時間を少なくし、動作周波数を高くすることができ
る。
た４段のラッチ回路の接続に介在するゲート回路を１つ
で済むようにしたことにより、ゲート回路に起因する遅
延時間を少なくし、動作周波数を高くすることができ
る。
第１図は本発明の第１の実施例の構成図、第２図は第１
図の実施例の分周動作を説明するために各部の信号を示
した図、第３図は本発明の第２の実施例の構成図、第４
図は第３図の実施例の分周動作を説明するために各部の
信号を示した図、第５図は従来例の構成図。 図中、DF1、DF2、DL1〜DL4はＤタイプのラッチ回路、AM
1は２相クロックバッファ回路。
図の実施例の分周動作を説明するために各部の信号を示
した図、第３図は本発明の第２の実施例の構成図、第４
図は第３図の実施例の分周動作を説明するために各部の
信号を示した図、第５図は従来例の構成図。 図中、DF1、DF2、DL1〜DL4はＤタイプのラッチ回路、AM
1は２相クロックバッファ回路。
Claims (3)
- 【請求項１】２段のＤタイプのフリップフロップ回路を
縦続接続して分周比を２分周と３分周に切換え可能な分
周回路であって、前記Ｄタイプのフリップフロップ回路
は、クロックにより交互にラッチ動作とホールド動作を
行う２段のＤタイプのラッチ回路を縦続接続して成り、
これら２段のＤタイプのラッチ回路を縦続接続した４段
のＤタイプのラッチ回路により前記２段のＤタイプのフ
リップフロップ回路を構成し、２段目の前記ラッチ回路
の出力と４段目の前記ラッチ回路の出力とをいずれも逆
極性で１段目の前記ラッチ回路の入力に帰還する入力ゲ
ート回路を備え、３段目の前記ラッチ回路の出力と４段
目の前記ラッチ回路の入力との間に、分周比を２分周と
３分周に切換える第１の分周比切換え信号を一方の入力
とするゲート回路によるスイッチ手段を挿入することに
より、分周比を切換え可能にしたことを特徴とする分周
比の切換え可能な分周回路。 - 【請求項２】請求項１記載の分周回路において、前記４
段のラッチ回路が、単相クロックにより交互にラッチ動
作とホールド動作を行う正論理ラッチ回路と負論理ラッ
チ回路とを交互に縦続接続したものであることを特徴と
する分周比の切換え可能な分周回路。 - 【請求項３】請求項１あるいは２記載の分周回路におい
て、３段目の前記ラッチ回路の出力を、他の分周回路に
より逐次分周し、該分周した信号と第２の分周比切換え
信号とをゲート回路により合成し、該合成信号を前記ス
イッチ手段のための前記第１の分周比切換え信号とする
ことを特徴とする分周比の切換え可能な分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266225A JP3003078B2 (ja) | 1989-10-16 | 1989-10-16 | 分周比の切換え可能な分周回路 |
| US07/598,177 US5077764A (en) | 1989-10-16 | 1990-10-15 | Frequency dividing circuit capable of varying dividing ratio |
| KR1019900016440A KR940005006B1 (ko) | 1989-10-16 | 1990-10-16 | 분할비율이 변화될 수 있는 주파수 분할회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266225A JP3003078B2 (ja) | 1989-10-16 | 1989-10-16 | 分周比の切換え可能な分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129923A JPH03129923A (ja) | 1991-06-03 |
| JP3003078B2 true JP3003078B2 (ja) | 2000-01-24 |
Family
ID=17428006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266225A Expired - Fee Related JP3003078B2 (ja) | 1989-10-16 | 1989-10-16 | 分周比の切換え可能な分周回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5077764A (ja) |
| JP (1) | JP3003078B2 (ja) |
| KR (1) | KR940005006B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195111A (en) * | 1990-09-07 | 1993-03-16 | Nihon Musen Kabushiki Kaisha | Programmable frequency dividing apparatus |
| JP2611542B2 (ja) * | 1990-11-26 | 1997-05-21 | 三菱電機株式会社 | 可変分周回路 |
| JP2695535B2 (ja) * | 1991-04-18 | 1997-12-24 | 三菱電機株式会社 | タイマ入力制御回路及びカウンタ制御回路 |
| FI88567C (fi) * | 1991-07-04 | 1993-05-25 | Nokia Mobile Phones Ltd | En generell synkronisk 2N+1 -divisor |
| DE4340966C1 (de) * | 1993-12-01 | 1995-01-19 | Siemens Ag | Schaltungsanordnung zur Erzeugung gerader Tastverhältnisse |
| EP0683566A1 (de) * | 1994-05-17 | 1995-11-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Teilen eines Taktsignals |
| US5499280A (en) * | 1995-02-02 | 1996-03-12 | Qualcomm Incorporated | Clock signal generation |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| FR2734966B1 (fr) * | 1995-05-31 | 1997-08-14 | Sgs Thomson Microelectronics | Diviseur programmable rapide |
| US20020089353A1 (en) * | 1998-07-13 | 2002-07-11 | Abdellatif Bellaouar | Current mode logic gates for low-voltage high-speed applications |
| US6707326B1 (en) * | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
| JP2002246895A (ja) * | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | カウンタ回路 |
| US9438257B1 (en) * | 2015-07-02 | 2016-09-06 | Aura Semiconductor Pvt. Ltd | Programmable frequency divider providing output with reduced duty-cycle variations over a range of divide ratios |
| KR102099465B1 (ko) * | 2018-09-27 | 2020-04-10 | 현대오트론 주식회사 | 신호 분배 장치 및 그 동작 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017958A (ja) * | 1973-06-19 | 1975-02-25 | ||
| JPS5673907A (en) * | 1979-11-21 | 1981-06-19 | Hitachi Ltd | Frequency divider |
| US4394769A (en) * | 1981-06-15 | 1983-07-19 | Hughes Aircraft Company | Dual modulus counter having non-inverting feedback |
| JPS5994444U (ja) * | 1982-12-15 | 1984-06-27 | 三洋電機株式会社 | ２モジユラスプリスケ−ラ |
| US4573176A (en) * | 1983-11-18 | 1986-02-25 | Rca Corporation | Fractional frequency divider |
| US4703495A (en) * | 1986-05-23 | 1987-10-27 | Advanced Micro Device, Inc. | High speed frequency divide-by-5 circuit |
-
1989
- 1989-10-16 JP JP1266225A patent/JP3003078B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-15 US US07/598,177 patent/US5077764A/en not_active Expired - Fee Related
- 1990-10-16 KR KR1019900016440A patent/KR940005006B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR940005006B1 (ko) | 1994-06-09 |
| US5077764A (en) | 1991-12-31 |
| KR910008964A (ko) | 1991-05-31 |
| JPH03129923A (ja) | 1991-06-03 |
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