JPH0253323A - 分周数の大きい高速可変分周回路 - Google Patents
分周数の大きい高速可変分周回路Info
- Publication number
- JPH0253323A JPH0253323A JP20510688A JP20510688A JPH0253323A JP H0253323 A JPH0253323 A JP H0253323A JP 20510688 A JP20510688 A JP 20510688A JP 20510688 A JP20510688 A JP 20510688A JP H0253323 A JPH0253323 A JP H0253323A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency divider
- level
- output
- frequency division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＤ形フリップフロップ回路を使用した高速動作
の可変分周回路に関する。
の可変分周回路に関する。
（従来の技術）
従来この種の回路では必要な分周数を得るためプログラ
マブルデバイダの前にプリスケーラが使用されている。
マブルデバイダの前にプリスケーラが使用されている。
またこの種の回路は、２係数プリスケーラにより構成さ
れているので例えば２係数プリスケーラの分周数を１２
８．１２９とした場合、分周数を２ Ｘ ２’Ｘ ２７
以下にすることは困難であった。
れているので例えば２係数プリスケーラの分周数を１２
８．１２９とした場合、分周数を２ Ｘ ２’Ｘ ２７
以下にすることは困難であった。
（発明が解決しようとする課題）
従って、このような分周回路をＰＬＬ回路に使用する場
合低い周波数から高い周波数まで同一の回路では不可能
であり、これをモノシリツクＩＣで作成するには２種類
以上のものを必要とした。
合低い周波数から高い周波数まで同一の回路では不可能
であり、これをモノシリツクＩＣで作成するには２種類
以上のものを必要とした。
（課題を解決するための手段）
本発明はこのような背景のもとで、分周数を５０程度か
ら設定できるようにし、かつ１種類のＩＣでＶＨＦ帯か
らＵＨＦ帯まで使用するため、高速可変分周回路を分周
数Ｒの高速固定分周回路と、カウンタ数ｍ又はｍ＋１の
高速プログラマブルカウンタとカウンタ数ｎの低速プロ
グラマブルカウンタとから構成し、半サイクルを Ｒｎ
十ｍ又はＲｎ ＋ ｍ ＋ １ ＋他の半サイクルをＲ
ｎ＋ｍのクロック数で切り換えて分周を行うようにした
もので、以下実施例につき図面により詳細に説明する。
ら設定できるようにし、かつ１種類のＩＣでＶＨＦ帯か
らＵＨＦ帯まで使用するため、高速可変分周回路を分周
数Ｒの高速固定分周回路と、カウンタ数ｍ又はｍ＋１の
高速プログラマブルカウンタとカウンタ数ｎの低速プロ
グラマブルカウンタとから構成し、半サイクルを Ｒｎ
十ｍ又はＲｎ ＋ ｍ ＋ １ ＋他の半サイクルをＲ
ｎ＋ｍのクロック数で切り換えて分周を行うようにした
もので、以下実施例につき図面により詳細に説明する。
（実施例）
第１図は本発明の実施例で第２図、第３図はそのタイム
チャートで分周数が８×ｎ＋７の場合を示す。第１図に
於て１〜４はＤ形フリップフロップ回路、５は２人力オ
ア回路、６は３人力オア回路７は４人カアンド回路、８
は２人力オア回路、９〜１２は２人カアンド回路、１３
はインバータ回路、１４は２人カアンド回路、１５．１
６はＤ形フリップフロップ回路、１７は２人力オア回路
、１８はインバータ、１９はバイナリプログラマブルカ
ウンタ、２０はＤ形フリップフロップ回路、２１は３人
カアンド回路、２２．２５はインバータ、２３は２人カ
アンド回路、２４は２人力オア回路、２６はＤ形フリッ
プフロップ回路、２７は２人カアンド回路、２８．２９
はＤ形フリップフロップ回路、３０．３１は３人カアン
ド回路、３２は２人力オア回路、３３〜３５はＤ形フリ
ップフロップ回路、３６は２人カアンド回路、３７はイ
ンバータ、３８．３９は２人力オア回路、４０〜４２は
２人カアンド回路、４３は４人カアンド回路、４４は゛
３人カアンド回路、４５〜４７はインバータである。
チャートで分周数が８×ｎ＋７の場合を示す。第１図に
於て１〜４はＤ形フリップフロップ回路、５は２人力オ
ア回路、６は３人力オア回路７は４人カアンド回路、８
は２人力オア回路、９〜１２は２人カアンド回路、１３
はインバータ回路、１４は２人カアンド回路、１５．１
６はＤ形フリップフロップ回路、１７は２人力オア回路
、１８はインバータ、１９はバイナリプログラマブルカ
ウンタ、２０はＤ形フリップフロップ回路、２１は３人
カアンド回路、２２．２５はインバータ、２３は２人カ
アンド回路、２４は２人力オア回路、２６はＤ形フリッ
プフロップ回路、２７は２人カアンド回路、２８．２９
はＤ形フリップフロップ回路、３０．３１は３人カアン
ド回路、３２は２人力オア回路、３３〜３５はＤ形フリ
ップフロップ回路、３６は２人カアンド回路、３７はイ
ンバータ、３８．３９は２人力オア回路、４０〜４２は
２人カアンド回路、４３は４人カアンド回路、４４は゛
３人カアンド回路、４５〜４７はインバータである。
上記回路に於て、Ｄ形フリップフロップ回路１〜４は分
周数設定部Ａにより分周される高速プログラマブルカウ
ンタ、 Ｄ形フリップフロップ回路１５、．１６は高速
固定分周回路、バイナリカウンタ１９は分周数設定部Ｂ
により設定される低速プログラマブルカウンタである。
周数設定部Ａにより分周される高速プログラマブルカウ
ンタ、 Ｄ形フリップフロップ回路１５、．１６は高速
固定分周回路、バイナリカウンタ１９は分周数設定部Ｂ
により設定される低速プログラマブルカウンタである。
本実施例は固定分周回路の分周数Ｒが４の場合である。
この分周数は（最大入力周波数）／（低速のプログラマ
ブルカウンタの最高動作周波数）より大きい偶数の数と
なる。また高速のプログラマブルカウンタの設定数を７
としくカウンタ数ｍは３）、低速のプログラマブルカウ
ンタの設定数をｎとする。上記のＲｍとの間にはＲ＝ｍ
＋１の関係を保つ。
ブルカウンタの最高動作周波数）より大きい偶数の数と
なる。また高速のプログラマブルカウンタの設定数を７
としくカウンタ数ｍは３）、低速のプログラマブルカウ
ンタの設定数をｎとする。上記のＲｍとの間にはＲ＝ｍ
＋１の関係を保つ。
これを動作するには、Ｄ形フリップフロップ（Ｄ−ＦＦ
とする）２６の出力Ｑが「Ｈ」レベルとなってＤ−ＦＦ
１５，１６が動作し、入力の４分周した出力をインバー
タ１８を通して低速プログラマブルカウンタ１９に入力
される。この入力のパルス数が設定数ｎになったとき、
低速プログラマブルカウンタ１９からｒＨ」レベルのパ
ルスが出力される。この出力はＤ−ＦＦ２０に入力され
Ｄ−ＦＦ２０のＱ出力は「Ｈ」レベルとなる。
とする）２６の出力Ｑが「Ｈ」レベルとなってＤ−ＦＦ
１５，１６が動作し、入力の４分周した出力をインバー
タ１８を通して低速プログラマブルカウンタ１９に入力
される。この入力のパルス数が設定数ｎになったとき、
低速プログラマブルカウンタ１９からｒＨ」レベルのパ
ルスが出力される。この出力はＤ−ＦＦ２０に入力され
Ｄ−ＦＦ２０のＱ出力は「Ｈ」レベルとなる。
この状態ではＤ−ＦＦ４５の出力は「Ｌ」レベルとなっ
ており、ｒＨ，レベルになる１つ前のクロックでＤ−Ｆ
Ｆ１５のＤ入力はｒＨ，レベルとなる。
ており、ｒＨ，レベルになる１つ前のクロックでＤ−Ｆ
Ｆ１５のＤ入力はｒＨ，レベルとなる。
このと！Ｄ−ＦＦ２８のＤ入力はｒＨ，レベルとなる。
次に１つの前のクロックの「Ｌ」レベルでＤ−ＦＦ２８
のＣＫ大入力ｒＨ，レベルとなり、Ｑ出力はｒＨ」レベ
ルとなる。アンド回路１２の出力は、クロック入力のレ
ベルと同一となりＤ−ＦＦ１〜４は動作するようになる
。ここで、分周数設定部Ａの設定は７どなっているから
、Ｄ−ＦＦ３５のＱ出力が「Ｈ」レベルの場合、４人カ
アンド回路７の出力はＤ−ＦＦ４のＱ出力に従って変化
する。
のＣＫ大入力ｒＨ，レベルとなり、Ｑ出力はｒＨ」レベ
ルとなる。アンド回路１２の出力は、クロック入力のレ
ベルと同一となりＤ−ＦＦ１〜４は動作するようになる
。ここで、分周数設定部Ａの設定は７どなっているから
、Ｄ−ＦＦ３５のＱ出力が「Ｈ」レベルの場合、４人カ
アンド回路７の出力はＤ−ＦＦ４のＱ出力に従って変化
する。
次に、クロックが３つ入ってくるとＤ−ＦＦ３の百出力
は「Ｌ」レベルとなり、次の４つ目のクロックでＤ−Ｆ
Ｆ４のＱ出力が「Ｌ」レベルとなり、Ｄ−ＦＦのＤ入力
は「しｊレベルとなる。従って、次の５つ目のクロック
でＤ−ＦＦＩのσ出力はｒＨ，レベルとなり、Ｄ−ＦＦ
３３のＱ出力は「Ｈ」レベルとなり、Ｄ−ＦＦ３５の出
力は「Ｌ」レベルとなる。前記４つ目のクロックでＤ−
ＦＦ１のＤ入力は「しｊレベルとなるため、Ｄ−ＦＦ２
６のＣＬＲ入力は４つ目のクロックの「Ｌ」レベルで「
Ｌ」レベルになり、Ｄ−ＦＦ２６のＱ出力はｒＨ」レベ
ルとなる。従って、アンド回路１４の出力はクロックの
レベルに従って変化し、Ｄ−ＦＦ１５，１６のＣＬＲ入
力もｒＨ」レベルとなり動作状態となる。この後は前記
と同様、４分周した出力がプログラマカウンタ１９に入
力され、その数がｎになったときプログラマブルカウン
タ１９からｒＨ，レベルのパルスが出力される。次に、
前記と同様Ｄ−ＦＦＩ〜４が動作するようになる。但し
、この場合はＤ−ＦＦ３５のＱ出力が「Ｌ」レベルとな
っているため、アンド回路７の出力は「Ｌ」レベルのま
まとなっているのでＤ−ＦＦ４の出力は無視できる。従
って、前記では５つ目のクロックでＤ−ＦＦ３５のＱ出
力が変化したか、この場合では４つ目のクロックでＱ出
力が変化しｒＨ，レベルとなる。
は「Ｌ」レベルとなり、次の４つ目のクロックでＤ−Ｆ
Ｆ４のＱ出力が「Ｌ」レベルとなり、Ｄ−ＦＦのＤ入力
は「しｊレベルとなる。従って、次の５つ目のクロック
でＤ−ＦＦＩのσ出力はｒＨ，レベルとなり、Ｄ−ＦＦ
３３のＱ出力は「Ｈ」レベルとなり、Ｄ−ＦＦ３５の出
力は「Ｌ」レベルとなる。前記４つ目のクロックでＤ−
ＦＦ１のＤ入力は「しｊレベルとなるため、Ｄ−ＦＦ２
６のＣＬＲ入力は４つ目のクロックの「Ｌ」レベルで「
Ｌ」レベルになり、Ｄ−ＦＦ２６のＱ出力はｒＨ」レベ
ルとなる。従って、アンド回路１４の出力はクロックの
レベルに従って変化し、Ｄ−ＦＦ１５，１６のＣＬＲ入
力もｒＨ」レベルとなり動作状態となる。この後は前記
と同様、４分周した出力がプログラマカウンタ１９に入
力され、その数がｎになったときプログラマブルカウン
タ１９からｒＨ，レベルのパルスが出力される。次に、
前記と同様Ｄ−ＦＦＩ〜４が動作するようになる。但し
、この場合はＤ−ＦＦ３５のＱ出力が「Ｌ」レベルとな
っているため、アンド回路７の出力は「Ｌ」レベルのま
まとなっているのでＤ−ＦＦ４の出力は無視できる。従
って、前記では５つ目のクロックでＤ−ＦＦ３５のＱ出
力が変化したか、この場合では４つ目のクロックでＱ出
力が変化しｒＨ，レベルとなる。
つまり、半サイクルに４ｎ＋４個のクロックが入り、次
の半サイクルに４ｎ＋３個のクロックが入るから、■サ
イクルに８ｎ＋７（［１のクロックが入ることになり、
８ｎ＋７分周されたことになる。
の半サイクルに４ｎ＋３個のクロックが入るから、■サ
イクルに８ｎ＋７（［１のクロックが入ることになり、
８ｎ＋７分周されたことになる。
このようにしてＤ−ＦＦ３５から分周回路出力が送出さ
れる。また、分周数設定部Ａで高速プログラマブルカウ
ンタをＯ〜７まで設定し、分周数設定部Ｂで低速プログ
ラマブルカウンタの設定数ｎを設定することによって、
分周数はＭ＠なく設定できる。分周数設定部Ａの設定が
「ｏ」の場合は、８の倍数と考えられるため分周数設定
部Ｂの設定のみで良い。従って、固定分周回路のＤ−Ｆ
Ｆｉ５のＱ出力によって３人カアンド回路３１の出力が
ｒＨ」レベルとなり、Ｄ−ＦＦ３５のＣＫ大入力「Ｈ」
レベルとなり、Ｄ−ＦＦ３５のＱ出力が変化する。
れる。また、分周数設定部Ａで高速プログラマブルカウ
ンタをＯ〜７まで設定し、分周数設定部Ｂで低速プログ
ラマブルカウンタの設定数ｎを設定することによって、
分周数はＭ＠なく設定できる。分周数設定部Ａの設定が
「ｏ」の場合は、８の倍数と考えられるため分周数設定
部Ｂの設定のみで良い。従って、固定分周回路のＤ−Ｆ
Ｆｉ５のＱ出力によって３人カアンド回路３１の出力が
ｒＨ」レベルとなり、Ｄ−ＦＦ３５のＣＫ大入力「Ｈ」
レベルとなり、Ｄ−ＦＦ３５のＱ出力が変化する。
分周数設定部Ａの設定が’ＬＪの場合は、Ｄ−ＦＦ３５
のＱ出力が”ＨＪレベルのとき３人カアンド回路３０の
出力がｒＨ，レベルとなり、Ｄ−ＦＦ３５の出力が「Ｌ
」レベルのとき３人カアンド回路３１の出力が「Ｈ」レ
ベルとなり、Ｄ−ＦＦ３５のＱ出力が変化する。以上の
動作によって分周数の下限に制限のない高速の可変分周
回路が動作することになる。上記の各部の波形は第２図
及び第３図に示しており、第２図は半サイクルが４ｎ＋
４のクロック数で、第３図は他の半サイクルが４０＋３
のクロック数で切り換えられ、分周数が８ｎ＋７となっ
て出力される場合を示している。
のＱ出力が”ＨＪレベルのとき３人カアンド回路３０の
出力がｒＨ，レベルとなり、Ｄ−ＦＦ３５の出力が「Ｌ
」レベルのとき３人カアンド回路３１の出力が「Ｈ」レ
ベルとなり、Ｄ−ＦＦ３５のＱ出力が変化する。以上の
動作によって分周数の下限に制限のない高速の可変分周
回路が動作することになる。上記の各部の波形は第２図
及び第３図に示しており、第２図は半サイクルが４ｎ＋
４のクロック数で、第３図は他の半サイクルが４０＋３
のクロック数で切り換えられ、分周数が８ｎ＋７となっ
て出力される場合を示している。
（発明の効果）
以上説明したように、設定分周数に制限がなく、また高
速動作については入力クロックの半サイクルの遅れまで
許容できるので、その性能は２係数プリスケーラを使用
した場合と同等と考えられる。
速動作については入力クロックの半サイクルの遅れまで
許容できるので、その性能は２係数プリスケーラを使用
した場合と同等と考えられる。
従って、その最高動作周波数は同等と考える。現在２係
数プリスケーラばＵＨＦ帯まで動作可能であるから、本
発明回路を使用すればＵＨＦ帯からＶＨＦ帯までＩＣ１
種類で可能となる。
数プリスケーラばＵＨＦ帯まで動作可能であるから、本
発明回路を使用すればＵＨＦ帯からＶＨＦ帯までＩＣ１
種類で可能となる。
第１図は本発明の一実施例の系統図で第２図、第３図は
そのタイムチャートである。 １〜４，１５，１６，２０，２６，２８，２９．３３〜
３５・・・Ｄ形フリップフロップ回路、５．８．１？、
２４，３２，３８．３９・・・２人力オア回路、６・・
・３人力オア回路、７．４３・・・４人カアンド回路、
９〜１２，１４，２３．２７゜３６ 、４０〜４２・・
・２人カアンド回路、１３．１８，２２，２５゜３７．
４５〜４７・・・インバータ、１９・・・プログラマブ
ルカウンタ、２１．３０，３１．４４・・・３人カアン
ド回路。 特許出願人 日本無線株式会社
そのタイムチャートである。 １〜４，１５，１６，２０，２６，２８，２９．３３〜
３５・・・Ｄ形フリップフロップ回路、５．８．１？、
２４，３２，３８．３９・・・２人力オア回路、６・・
・３人力オア回路、７．４３・・・４人カアンド回路、
９〜１２，１４，２３．２７゜３６ 、４０〜４２・・
・２人カアンド回路、１３．１８，２２，２５゜３７．
４５〜４７・・・インバータ、１９・・・プログラマブ
ルカウンタ、２１．３０，３１．４４・・・３人カアン
ド回路。 特許出願人 日本無線株式会社
Claims (1)
- 高速可変分周回路を高速の固定分周回路とプログラマ
ブルカウンタと低速のプログラマブルカウンタとから構
成し、前記高速固定分周回路の分周数をＲ、前記高速プ
ログラマブルカウンタのカウンタ数をｍ又はｍ＋１、前
記低速プログラマブルカウンタのカウンタ数をｎとして
、半サイクルをＲｎ＋ｍ又はＲｎ＋ｍ＋１、他の半サイ
クルをＲｎ＋ｍのクロック数で切り換えることにより２
Ｒｎ＋２ｍ又は２Ｒｎ＋２ｍ＋１の分周を行うことを特
徴とする高速可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20510688A JPH0253323A (ja) | 1988-08-18 | 1988-08-18 | 分周数の大きい高速可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20510688A JPH0253323A (ja) | 1988-08-18 | 1988-08-18 | 分周数の大きい高速可変分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253323A true JPH0253323A (ja) | 1990-02-22 |
Family
ID=16501518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20510688A Pending JPH0253323A (ja) | 1988-08-18 | 1988-08-18 | 分周数の大きい高速可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103535U (ja) * | 1989-02-07 | 1990-08-17 | ||
| JPH0397405U (ja) * | 1990-01-24 | 1991-10-07 |
-
1988
- 1988-08-18 JP JP20510688A patent/JPH0253323A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103535U (ja) * | 1989-02-07 | 1990-08-17 | ||
| JPH0397405U (ja) * | 1990-01-24 | 1991-10-07 |
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