JPH02132918A - ２モジュラスプリスケーラ - Google Patents
２モジュラスプリスケーラInfo
- Publication number
- JPH02132918A JPH02132918A JP63285805A JP28580588A JPH02132918A JP H02132918 A JPH02132918 A JP H02132918A JP 63285805 A JP63285805 A JP 63285805A JP 28580588 A JP28580588 A JP 28580588A JP H02132918 A JPH02132918 A JP H02132918A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency divider
- flip
- flop
- rising edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 17
- 230000001960 triggered effect Effects 0.000 claims description 4
- 230000001419 dependent effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、無線通信装ｎ等のパルススワロ一方弐ＰＬＬ
シンセサイザに使用される２モジュラスプリスケーラに
関し、特に高速プログラマブルカウンタを使用するのに
適した２モジュラスプリスケーラに関する． ［従来の技術］ 従来、２モジュラスプリスケーラとしてｔよ、各種の方
式，のものが存在するが、最近では多分周数化および動
作周波数の向上を図るため、第３図に示すような構成の
ものが主流になってレλる．第３図において，１は÷４
７５の可変分周器、２は帰還回路．３は÷２Ｎ分周器で
ある．可変分周器ｌは、Ｌ（図面の回路はＬ＝２）個の
立ち上がりエッジトリガ型Ｄフリツププロップ（以下，
Ｆ／Ｆと略称する）ＲＣＩ ，ＲＣ２からなるＬビット
カウンタ、ｋ（図面の回路はｋ＝ １）個のクリア機ス
先付立ち五がリエツジトリガ型Ｄフリツプフロップ（以
下、Ｆ／Ｆと略称する）Ｓｌからなるｋビットシフトレ
ジスタ、およびＦ／ＦＳＩおよびＦ／ＦＲＣ２の出力の
論理和をとりＦ／ＦＲＣＩに帰還するＯＲゲート４を備
えた構成となっている． ここで、Ｆ／ＦＲＣＩの反転出力Ｑ１はＦ／ＦＲＣ２の
入力Ｄ２と接続してあり，また、Ｆ／ＦＲＣ２の出力Ｑ
２はＯＲゲート４の一方の入力ＡおよびＦ／ＦＳＩの入
力Ｄ３と接続してある．さらに、Ｆ／ＦＳＩの出力Ｑ３
はＯＲゲート４の他方の入力Ｂと接続してある．さらに
また、各Ｆ／ＦＲＣＩ，ＲＣ２，ＳｌのＣＰ入力には外
部から共通の信号が入力され，これにより各Ｆ／ＦＲＣ
Ｉ，ＲＣ２，ＳＬが駆動される． そして、Ｆ／ＦＲＣ２のＣＲ入力をモードコントロール
入力端６帰還回路２におけるモジュラスコントロール（
ＭＣ）＠号の出力端７と接続することにより、可変分周
器ｌは上記モジュラスコントロール信号にもとづき、分
周数を２Ｌ＋ｋｘ（０≦ｋｘ≦ｋ）の範囲で変化させる
ことができる． ÷２Ｎ分周器３は，立ち上がりエ７ジトリガ型Ｄフリッ
プフロップ（以下、Ｆ／Ｆと略称する）Ｔｌ，Ｔ２，・
・・，ＴＮをＮ段従属接続し、初段のＦ／ＦＴ１から信
号を入力し、終段のＦ／ＦＴＮから分周波出力を外部へ
出力するようになってレ１る． 帰還回路２は、÷２Ｎ分周器３内の各Ｆ／ＦＴｌ−ＴＮ
の出力と外部からのモジュラスコントロール信号との論
理和をとり、これを出力端７に出力する． 第２図は÷４／５の可変分周器の状態遷移図を示す．上
述した従来の回路においては、可変分周器ｌの出力８を
Ｆ／ＦＲＣＩの反転出力Ｑ＋から取り出しているが、こ
の可変分周器ｌの出力波形の立ち上がりエッジは，同図
の従来回路出力タイミング１１で示される状慝遷移タイ
ミングで得られる． ［解決すべき課題〕 ところで、ＰＬＬシンセサイザのループバンドを広くす
る等の性俺向上のためには、それに組み込まれる２モジ
ュラスプリスケーラにおけるモジュラスコントロール信
号のセットアップ時間の短縮が必要である． しかしながら、上述した従来回路においては、可変分周
器ｌにモジュラスコントロール信号が入力された後、可
変分周潰ｌの分周数が゛４゜゛または゜゜５″のどちら
かに快定されるまでに，信号入力の立ち上がりエッジを
３回必要とするため、原理的に人力信号波の２周期分の
遅延時間が必要となる．したがって、個々の素子の高速
化をどれほど進めてもモジュラスコントロール信号のセ
ットアップ時間は入力信号波の２周期分の時間を含み，
この２周期分の時間のセットアップ時間全体に占める割
合が大きいため、セットアップ時間の短縮は困難であっ
た． 本発明は上述した問題点にかんがみてなされたもので，
モジュラスコントロール信号ノセットアップ時間を短縮
し，高速で出力を得ることのできる２モジュラスプリス
ケーラの提供を目的とする． ［課題の解決手段］ 」二記目的を達成するために本発明は．Ｌ（Ｌは自然数
）個の立ち上がりエッジトリガ型Ｄフリップフロップか
らなるＬビットリングカウンタ、ｋ（ｋは自然数）個の
クリア機能付立ち上がりエフジトリガ型Ｄフリップフロ
ップからなり上記Ｌビットリングカウンタの出力を入力
するにビットシフトレジスタ，および上記ｋビットシフ
トレジスタと上記Ｌビットリングカウンタにおける終段
の立ち上がりエッジトリガ型Ｄフリップフロップとの出
力論理和をとり初段の立ち上がりエッジトリガ型Ｄフリ
ー２プフロップへ帰還するＯＲゲートで構成された可変
分岡器と，立ち上がりエッジトリガ型Ｔフリップフロッ
プをＮ段従属接続し初段のＴフリップフロップの入力を
信号入力とするとともに終段のＴフリップフロップの出
力を外部への分周波出力とした÷２Ｎ分周器と，この÷
２Ｎ分周器内の各Ｔフリップフロップの出力と外部から
のモジュラスコントロール信号入力との論理和をとり上
記可変分周器のモードコントロール入力端に出力する帰
還回路とを具備した２モジュラスプリスケーラにおいて
，上記可変分周器の出力を上記Ｌビットリングカウンタ
における終段の立ち上がりエッジトリガ型Ｄフリップフ
ロップの反転出力から取り出すようにした構成としてあ
る．［実施例］ 以下、本発明の一実施例について図面を参照して説明す
る． 第１図は本発明の実施例に係る２モジュラスプリスケー
ラのブロック図である．なお、同図において、先に示し
たｆｆｉｌ図と同一部分には同一符号を付して、その部
分の詳細な説明は省略する．本実施例の２モジュラスプ
リスケーラを、可変分局器１におけるＬビットリングカ
ウンタを２個（すなわち、Ｌ＝２）のＦ／ＦＲＣＩ，Ｒ
Ｃ２で構成するとともに、ｋビットシフトレジスタを１
個（すなわち、ｋ＝ １）のＦ／ＦＳＩで構成してある
． 本実施例の２モジュラスプリスケーラの特徴とするとこ
ろは、可変分周器１の出力８を、Ｌビットリングカウン
タにおける終段のＦ／ＦＲＣ２の反転出力Ｑ２から取り
出し、÷２Ｎ分周器３の入力端９に接続した構成にある
． このように構成した場合の÷４７５の可変分周器の状悪
遷移図は，第２図における実施例回路出力タイミングｌ
２で示すようなものになる．その結果，可変分周器ｌの
モードコントロール入力端６にモジュラスコントロール
信号が入力されてから、可変分周器１の分周数が“４″
または“５″のどちらかに決定されるまでに、信号入力
の立ち上がりエッジは１回あればよく，このため原理的
にはモジュラスコントロール信号のセットアップ時間は
、各素子の遅延時間のみで決定されることになる． また、最高動作周波数を決定する可変分周器１のＦ／Ｆ
Ｓ１からＦ／ＦＲＣ１までの回路は、従来回路と同じで
あるため，本実施例の２モジュラスプリスケーラも高い
最高動作周波数を維持することができる． なお，本発明は上述したー実施例に限定されるものでは
なく、要旨を変更しない範囲で種々の変形実施が可能で
ある．例えば、可変分周器におけるＬビットリングカウ
ンタを構成するＦ／Ｆの数Ｌは、２個に限定されるもの
ではなく、必要に応じた数を設定すればよい．同様に，
ｋビットシフトレジスタを構成するＦ／Ｆの数ｋは、１
個に限らず必要に応じた数を設定すればよい．［発明の
効果］ 以上説明したように本発明によれば、モジュラスコント
ロール信号のセ−，トアップ時間が素子の遅延時間によ
ってのみ決定されるので、従来回路に比べモジュラスコ
ントロール信号のセットアップ時間を入力信号の２周期
分短縮できる．これにより，高速の２モジュラスプリス
ケーラ出力を得られるようになり、ＰＬＬシンセサイザ
の広ループバンド化が図れ、より一層の高性ス克化を実
現できるという効果がある．
シンセサイザに使用される２モジュラスプリスケーラに
関し、特に高速プログラマブルカウンタを使用するのに
適した２モジュラスプリスケーラに関する． ［従来の技術］ 従来、２モジュラスプリスケーラとしてｔよ、各種の方
式，のものが存在するが、最近では多分周数化および動
作周波数の向上を図るため、第３図に示すような構成の
ものが主流になってレλる．第３図において，１は÷４
７５の可変分周器、２は帰還回路．３は÷２Ｎ分周器で
ある．可変分周器ｌは、Ｌ（図面の回路はＬ＝２）個の
立ち上がりエッジトリガ型Ｄフリツププロップ（以下，
Ｆ／Ｆと略称する）ＲＣＩ ，ＲＣ２からなるＬビット
カウンタ、ｋ（図面の回路はｋ＝ １）個のクリア機ス
先付立ち五がリエツジトリガ型Ｄフリツプフロップ（以
下、Ｆ／Ｆと略称する）Ｓｌからなるｋビットシフトレ
ジスタ、およびＦ／ＦＳＩおよびＦ／ＦＲＣ２の出力の
論理和をとりＦ／ＦＲＣＩに帰還するＯＲゲート４を備
えた構成となっている． ここで、Ｆ／ＦＲＣＩの反転出力Ｑ１はＦ／ＦＲＣ２の
入力Ｄ２と接続してあり，また、Ｆ／ＦＲＣ２の出力Ｑ
２はＯＲゲート４の一方の入力ＡおよびＦ／ＦＳＩの入
力Ｄ３と接続してある．さらに、Ｆ／ＦＳＩの出力Ｑ３
はＯＲゲート４の他方の入力Ｂと接続してある．さらに
また、各Ｆ／ＦＲＣＩ，ＲＣ２，ＳｌのＣＰ入力には外
部から共通の信号が入力され，これにより各Ｆ／ＦＲＣ
Ｉ，ＲＣ２，ＳＬが駆動される． そして、Ｆ／ＦＲＣ２のＣＲ入力をモードコントロール
入力端６帰還回路２におけるモジュラスコントロール（
ＭＣ）＠号の出力端７と接続することにより、可変分周
器ｌは上記モジュラスコントロール信号にもとづき、分
周数を２Ｌ＋ｋｘ（０≦ｋｘ≦ｋ）の範囲で変化させる
ことができる． ÷２Ｎ分周器３は，立ち上がりエ７ジトリガ型Ｄフリッ
プフロップ（以下、Ｆ／Ｆと略称する）Ｔｌ，Ｔ２，・
・・，ＴＮをＮ段従属接続し、初段のＦ／ＦＴ１から信
号を入力し、終段のＦ／ＦＴＮから分周波出力を外部へ
出力するようになってレ１る． 帰還回路２は、÷２Ｎ分周器３内の各Ｆ／ＦＴｌ−ＴＮ
の出力と外部からのモジュラスコントロール信号との論
理和をとり、これを出力端７に出力する． 第２図は÷４／５の可変分周器の状態遷移図を示す．上
述した従来の回路においては、可変分周器ｌの出力８を
Ｆ／ＦＲＣＩの反転出力Ｑ＋から取り出しているが、こ
の可変分周器ｌの出力波形の立ち上がりエッジは，同図
の従来回路出力タイミング１１で示される状慝遷移タイ
ミングで得られる． ［解決すべき課題〕 ところで、ＰＬＬシンセサイザのループバンドを広くす
る等の性俺向上のためには、それに組み込まれる２モジ
ュラスプリスケーラにおけるモジュラスコントロール信
号のセットアップ時間の短縮が必要である． しかしながら、上述した従来回路においては、可変分周
器ｌにモジュラスコントロール信号が入力された後、可
変分周潰ｌの分周数が゛４゜゛または゜゜５″のどちら
かに快定されるまでに，信号入力の立ち上がりエッジを
３回必要とするため、原理的に人力信号波の２周期分の
遅延時間が必要となる．したがって、個々の素子の高速
化をどれほど進めてもモジュラスコントロール信号のセ
ットアップ時間は入力信号波の２周期分の時間を含み，
この２周期分の時間のセットアップ時間全体に占める割
合が大きいため、セットアップ時間の短縮は困難であっ
た． 本発明は上述した問題点にかんがみてなされたもので，
モジュラスコントロール信号ノセットアップ時間を短縮
し，高速で出力を得ることのできる２モジュラスプリス
ケーラの提供を目的とする． ［課題の解決手段］ 」二記目的を達成するために本発明は．Ｌ（Ｌは自然数
）個の立ち上がりエッジトリガ型Ｄフリップフロップか
らなるＬビットリングカウンタ、ｋ（ｋは自然数）個の
クリア機能付立ち上がりエフジトリガ型Ｄフリップフロ
ップからなり上記Ｌビットリングカウンタの出力を入力
するにビットシフトレジスタ，および上記ｋビットシフ
トレジスタと上記Ｌビットリングカウンタにおける終段
の立ち上がりエッジトリガ型Ｄフリップフロップとの出
力論理和をとり初段の立ち上がりエッジトリガ型Ｄフリ
ー２プフロップへ帰還するＯＲゲートで構成された可変
分岡器と，立ち上がりエッジトリガ型Ｔフリップフロッ
プをＮ段従属接続し初段のＴフリップフロップの入力を
信号入力とするとともに終段のＴフリップフロップの出
力を外部への分周波出力とした÷２Ｎ分周器と，この÷
２Ｎ分周器内の各Ｔフリップフロップの出力と外部から
のモジュラスコントロール信号入力との論理和をとり上
記可変分周器のモードコントロール入力端に出力する帰
還回路とを具備した２モジュラスプリスケーラにおいて
，上記可変分周器の出力を上記Ｌビットリングカウンタ
における終段の立ち上がりエッジトリガ型Ｄフリップフ
ロップの反転出力から取り出すようにした構成としてあ
る．［実施例］ 以下、本発明の一実施例について図面を参照して説明す
る． 第１図は本発明の実施例に係る２モジュラスプリスケー
ラのブロック図である．なお、同図において、先に示し
たｆｆｉｌ図と同一部分には同一符号を付して、その部
分の詳細な説明は省略する．本実施例の２モジュラスプ
リスケーラを、可変分局器１におけるＬビットリングカ
ウンタを２個（すなわち、Ｌ＝２）のＦ／ＦＲＣＩ，Ｒ
Ｃ２で構成するとともに、ｋビットシフトレジスタを１
個（すなわち、ｋ＝ １）のＦ／ＦＳＩで構成してある
． 本実施例の２モジュラスプリスケーラの特徴とするとこ
ろは、可変分周器１の出力８を、Ｌビットリングカウン
タにおける終段のＦ／ＦＲＣ２の反転出力Ｑ２から取り
出し、÷２Ｎ分周器３の入力端９に接続した構成にある
． このように構成した場合の÷４７５の可変分周器の状悪
遷移図は，第２図における実施例回路出力タイミングｌ
２で示すようなものになる．その結果，可変分周器ｌの
モードコントロール入力端６にモジュラスコントロール
信号が入力されてから、可変分周器１の分周数が“４″
または“５″のどちらかに決定されるまでに、信号入力
の立ち上がりエッジは１回あればよく，このため原理的
にはモジュラスコントロール信号のセットアップ時間は
、各素子の遅延時間のみで決定されることになる． また、最高動作周波数を決定する可変分周器１のＦ／Ｆ
Ｓ１からＦ／ＦＲＣ１までの回路は、従来回路と同じで
あるため，本実施例の２モジュラスプリスケーラも高い
最高動作周波数を維持することができる． なお，本発明は上述したー実施例に限定されるものでは
なく、要旨を変更しない範囲で種々の変形実施が可能で
ある．例えば、可変分周器におけるＬビットリングカウ
ンタを構成するＦ／Ｆの数Ｌは、２個に限定されるもの
ではなく、必要に応じた数を設定すればよい．同様に，
ｋビットシフトレジスタを構成するＦ／Ｆの数ｋは、１
個に限らず必要に応じた数を設定すればよい．［発明の
効果］ 以上説明したように本発明によれば、モジュラスコント
ロール信号のセ−，トアップ時間が素子の遅延時間によ
ってのみ決定されるので、従来回路に比べモジュラスコ
ントロール信号のセットアップ時間を入力信号の２周期
分短縮できる．これにより，高速の２モジュラスプリス
ケーラ出力を得られるようになり、ＰＬＬシンセサイザ
の広ループバンド化が図れ、より一層の高性ス克化を実
現できるという効果がある．
第１図は本発明の実施例に係る２モジュラスプリスケー
ラのブロック図、第２図は可変分周器の状態遷移図、第
３図は従来例を示すブロック図である． １：可変分周器 ２：帰還回路 ３：＋２’分周器 ４；ＯＲゲート６：モードコン
トロール入力端 ８：可変分周器の出力 ９ ： ４２％分周器の入力端
ラのブロック図、第２図は可変分周器の状態遷移図、第
３図は従来例を示すブロック図である． １：可変分周器 ２：帰還回路 ３：＋２’分周器 ４；ＯＲゲート６：モードコン
トロール入力端 ８：可変分周器の出力 ９ ： ４２％分周器の入力端
Claims (1)
- Ｌ（Ｌは自然数）個の立ち上がりエッジトリガ型Ｄフリ
ップフロップからなるＬビットリングカウンタ、ｋ（ｋ
は自然数）個のクリア機能付立ち上がりエッジトリガ型
Ｄフリップフロップからなり上記Ｌビットリングカウン
タの出力を入力するにビットシフトレジスタ、および上
記ｋビットシフトレジスタと上記Ｌビットリングカウン
タにおける終段の立ち上がりエッジトリガ型Ｄフリップ
フロップとの出力論理和をとり初段の立ち上がりエッジ
トリガ型Ｄフリップフロップへ帰還するＯＲゲートで構
成された可変分周器と、立ち上がりエッジトリガ型Ｔフ
リップフロップをＮ段従属接続し初段のＴフリップフロ
ップの入力を信号入力とするとともに終段のＴフリップ
フロップの出力を外部への分周波出力とした÷２＾Ｎ分
周器と、この÷２＾Ｎ分周器内の各Ｔフリップフロップ
の出力と外部からのモジュラスコントロール信号入力と
の論理和をとり上記可変分周器のモードコントロール入
力端に出力する帰還回路とを具備した２モジュラスプリ
スケーラにおいて、上記可変分周器の出力を上記Ｌビッ
トリングカウンタにおける終段の立ち上がりエッジトリ
ガ型Ｄフリップフロップの反転出力から取り出すように
したことを特徴とする２モジュラスプリスケーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285805A JPH02132918A (ja) | 1988-11-14 | 1988-11-14 | ２モジュラスプリスケーラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285805A JPH02132918A (ja) | 1988-11-14 | 1988-11-14 | ２モジュラスプリスケーラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132918A true JPH02132918A (ja) | 1990-05-22 |
Family
ID=17696311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285805A Pending JPH02132918A (ja) | 1988-11-14 | 1988-11-14 | ２モジュラスプリスケーラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466065B1 (en) | 1999-11-01 | 2002-10-15 | Fujitsu Limited | Prescaler and PLL circuit |
-
1988
- 1988-11-14 JP JP63285805A patent/JPH02132918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466065B1 (en) | 1999-11-01 | 2002-10-15 | Fujitsu Limited | Prescaler and PLL circuit |
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