KR100192832B1 - 반도체집적회로 - Google Patents

반도체집적회로 Download PDF

Info

Publication number
KR100192832B1
KR100192832B1 KR1019920014150A KR920014150A KR100192832B1 KR 100192832 B1 KR100192832 B1 KR 100192832B1 KR 1019920014150 A KR1019920014150 A KR 1019920014150A KR 920014150 A KR920014150 A KR 920014150A KR 100192832 B1 KR100192832 B1 KR 100192832B1
Authority
KR
South Korea
Prior art keywords
clock signal
frequency
ring oscillator
circuit
output
Prior art date
Application number
KR1019920014150A
Other languages
English (en)
Other versions
KR930005352A (ko
Inventor
지아끼 다까노
Original Assignee
이데이 노부유끼
소니 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시키가이샤 filed Critical 이데이 노부유끼
Publication of KR930005352A publication Critical patent/KR930005352A/ko
Application granted granted Critical
Publication of KR100192832B1 publication Critical patent/KR100192832B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)

Abstract

외부로부터 입력되는 클록신호에 제어되고 있는 높은 주파수의 내부클록신호를 발생시키는 클록신호발생회로를 디지털집적회로의 기술만을 이용하여 구성할 수 있도록 한다.
발진주파수가 가변의 링오실레이터(10)와, 상기 링오실레이터(10)로부터 부여되는 내부발생클록신호 Sfc를 소정수로 분주(分周)하여 출력하는 분주기(4)와, 상기 분주기(4)로부터 부여되는 분주기 출력신호 Sfi와 외부로부터 부여되는 외부클록신호 Sfe의 주파수와를 비교하는 위상비교기(5)와, 상기 위상비교기(5)로부터 출력되는 업신호 Su및 다운신호 SD에 따라서 상기 링오실레이터(10)의 발진주파수를 제어하는 업다운카운터(6)에 의해 클록신호발생회로를 형성한다.

Description

반도체집적회로
제1도는 본원 발명의 일실시예를 도시한 반도체집적회로의 구성도.
제2도는 위상비교기의 일예를 도시한 구성도.
제3도는 위상진행시의 동작을 도시한 타임차트.
제4도는 위상지연시의 동작을 도시한 타임차트.
제5도는 저속동작집적회로와 고속동작집적회로가 혼재되어 있는 회로를 동작시키는 일예를 도시한 구성도.
제6도는 종래의 클록신호발생회로의 일예를 도시한 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1의 셀렉터 2 : 제2의 셀렉터
3 : 제3의 셀렉터 4 : 분주기
5 : 위상비교기 6 : 업다운카운터
7 : 인버터회로 8 : 인버터회로
9 : 인버터회로 10 : 링오실레이터
11 : 제1의 지연회로 12 : 제2의 지연회로
13 : 제 3의 지연회로 Sfi: 분주기출력신호
Sfe: 외부클록신호 Sfc: 내부발생클록신호
SU: 업신호 SD: 다운신호
본원 발명은 반도체집적회로에 관한 것이며, 특히 외부로부터 부여되는 클록신호의 정수 배의 클록신호를 발생시키는 회로를 디지털회로기술만으로 구성하는 것에 사용하기에 적합한 것이다.
주지하는 바와 같이, 예를 들면 GaAs, InP, AlGaAs, InGaAsP 등과 같이, 2개 이상의 원소로 이루어지는 화합물에 의해 구성되는 반도체가 사용되도록 되었다. 이와 같은 화합물 반도체는 종래부터 널리 사용되고 있는 Si 반도체에 비해 고속동작시킬 수 있는 특징이 있기 때문에, 초고속·고주파수소자에 사용된다. 그러나, 화합물반도체는 고속동작을 실현할 수 있는 반면, 결정표면에 전자적으로 불안정하여 결정결함이 많고, 기계적인 강도가 약하고, 가격이 고가인 등의 문제가 있다.
따라서, 화합물반도체만을 사용하여 어떤 회로의 소자를 모두 구성하는 것은 곤란하므로, Si 반도체에서는 나올 수 없는 특성의 소자를 화합물반도체로 만든다는 역할분담으로 사용되는 일이 많다. 이와 같은 이유에서, 어떤 회로를 구성하는 하나의 기판상에 화합물반도체와 Si 반도체를 혼재하여 사용하는 일이 있다.
그런데, 화합물반도체와 Si 반도체를 혼재하여 사용할 경우, 회로전체를 하나의 클록신호로 동작시키려고 하면, 동작속도가 느린 Si 반도체를 구동하는데 맞는 클록신호를 사용하여 동작시키지 않으면 안되게 된다. 따라서, 이 경우에는 화합물반도체가 가지고 있는 우수한 특성인 고속동작성능을 살릴 수 없다.
그래서, 이와 같은 불합리를 해결하여 화합물반도체가 가지고 있는 이점을 끌어내기 위해, 화합물반도체와 Si 반도체를 각각 별도의 클록신호를 사용하여 동작시키도록 하는 것을 생각할 수 있다.
그러나, Si 반도체와 비교해서 고속동작하는 화합물반도체용 클록신호를 생성할 경우, 상기 Si 반도체의 클록신호와 일정한 관계가 되도록 제어하지 않으면 안 된다.
어떤 클록신호와 일정한 관계에 있는 클록신호를 생성하는 회로는 일반적으로, 제6도에 도시한 바와 같이 위상비교기(30), 루프필터(31), 전압제어발진기(32), 1/N분주기(分周器)(33) 등에 의해 구성되는 PLL회로를 사용하여 구성된다. 그러나, 제6도에 도시한 PLL회로는 아날로그회로이기 때문에, 클록신호 생성회로전체를 디지털집적회로의 기술만으로 구성할 수 없다. 그러므로, 종래는 클록신호 생성회로를 포함하고 있는 회로를 집적화하는 경우에는 복잡한 프로세스를 행하지 않으면 안되었다.
본원 발명은 전술한 문제점을 감안하여, 외부로부터 입력되는 클록신호에 대하여 일정한 관계로 제어된 고주파수의 클록신호를 만드는 클록신호발생회로를 디지털 집적회로의 기술만을 이용하여 구성할 수 있도록 하는 것을 목적으로 한다.
본원 발명의 반도체집적회로는 회로를 구성하는 각 소자의 지연시간의 합계에 의해 정해지는 발진주파수가 가변의 링오실레이터와, 상기 링오실레이터로부터 부여되는 발진 출력을 소정수로 분주(分周)하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터로 이루어지는 클록신호발생회로를 구비하고 있다.
또한, 본원 발명의 다른 특징으로 하는 바는, 회로를 구성하는 각 소자의 지연시간의 합계에 의해 정해지는 발진주파수가 가변의 링오실레이터와, 상기 링오실레이터로부터 부여되는 발진출력을 소정수로 분주하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기 출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터로 이루어지는 클록신호발생회로를 구비하고, 외부로부터 클록신호가 부여되었을 때에 상기 외부입력클록신호에 제어되는 동시에, 상기 외부입력 클록신호보다 주파수가 높은 내부클록신호를 발생시켜서, 상기 외부클록신호 및 내부클록신호의 양쪽을 외부에 출력할 수 있도록 하고 있다.
또한, 본원 발명의 또 다른 특징으로 하는 바는, 화합물반도체에 의해 구성되는 동시에, 회로를 구성하는 각 소자의 지연시간의 합계에 의해 정해지는 발진주파수가 가변의 링오실레이터와, 상기 링오실레이터로부터 부여되는 발진출력을 소정수로 분주하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터로 이루어지는 클록신호발생회로를 구비하고, 외부로부터 부여되는 클록신호보다 높은 주파수의 내부클록신호를 발생시켜서, 상기 내부발생의 클록신호를 가지고 내부회로를 고속으로 동작시키도록 하고 있다.
발진주파수가 가변의 링오실레이터와, 상기 링오실레이터로부터 부여되는 발진출력을 소정수로 분주하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터는 각각 디지털 기술만을 이용하여 구성가능하므로, 이들의 회로를 사용하여 클록신호발생회로를 구성함으로써, 외부로부터 가해진 낮은 주파수의 클록신호에 제어된 고주파수의 내부클록신호를 발생시키는 회로가 디지털집적회로의 기술만을 이용하여 구성할 수 있게 된다.
다음에, 본원 발명의 실시예에 대하여 도면에 따라서 상세히 설명한다.
제1도는 본원 발명의 일실시예를 도시한 반도체집적회로의 구성도이다. 제1도에서 명백한 바와 같이, 본실시예의 반도체집적회로는 링오실레이터(10), 분주기(4), 위상비교기(5), 업다운카운터(6) 등에 의해 구성되어 있다.
링오실레이터(10)는 제1∼제3의 셀렉터(1),(2),(3), 제1∼제3의 지연회로(11),(12),(13) 및 인버터회로(7),(8),(9) 등에 의해 구성되어 있고, 각 지연소자의 지연시간의 합계로 정해지는 주파수로 발진하는 것이며, 각 셀렉터(1),(2),(3)에 부여되는 전환신호에 의해 그 발진주파수가 변화한다.
본 실시예에 있어서는, 제1∼제3의 지연회로 (11),(12),(13)의 각 지연시간을 τ, 2τ, 4τ와 같이 설정하고, 3비트의 전환신호에 의해 링오실레이터(10)의 발진주기를 t부터 (t+7τ)까지 τ간격으로 변화시킬 수 있도록 하고 있다. 즉, 발진주파수를 1/t부터 1/(t+7τ)까지 변화시킬 수 있도록 하고 있다. 또한, 상기 간격 τ은 모든 지연회로 (11),(12),(13)를 통과하지 않은 모드로 발진하였을 때의 주기이다.
발진주파수를 가변하기 위해 설치되는 각 지연회로 (11),(12),(13)는 짝수개의 인버터를 접속함으로써 구성할 수 있다. 또한 업다운카운터(6)는 업신호입력단자 up에 업신호 Su가 가해졌을 때에 출력치를 하나 증가시키고, 다운신호 입력단자 down에 다운신호 SD가 가해졌을 때에는 상기 출력치를 하나 감소시키도록 동작한다.
또한, 분주기(分周器)(4)는 공급된 신호의 주파수를 1/(N+1)로 분주하여 출력하는 회로이다. 예를 들면, 본실시예의 클록신호발생회로가 설치되는 집적회로 내에 16비트의 승산기가 설치되어 있는 경우에 대하여 생각한다. 이 16비트의 승산기를 동작시키기 위한 클록을 발생시키는 경우에는, N은 16이므로 1/17의 분주기(4)가 사용된다.
위상비교기(5)는 분주기 출력신호 Sfi와 외부클록신호 Sfe를 비교하여, 분주기출력신호 Sfi쪽이 외부클록신호 Sfe보다 진행되어 있을 때에는, 다운 신호 SD를 H레벨로 한다. 또한, 그 역으로 분주기출력신호 Sfi쪽이 외부클록신호 Sfe보다 지연되고 있을 때에는, 업신호 SU를 H 레벨로 한다. 이와 같은 동작을 행하는 위상비교기(5)는 제2도의 구성도에 도시한 바와 같이 복수의 NOR 회로(20)를 사용하여 구성할 수 있다.
위상비교기(5)의 입력신호에 대한 출력신호의 변화를 제3도 및 제4도의 타임차트에 도시한다. 이 경우, 분주기출력신호 Sfi가 외부클록신호 Sfe보다 진행하고 있는 상태를 제3도에 도시하고, 역으로 분주기출력신호 Sfi가 외부클록신호 Sfe보다 지연되어 있는 상태를 제4도에 도시한다.
제3도에서 명백한 바와 같이, 분주기출력신호 Sfi가 외부클록신호 Sfe보다 진행되어 있는 경우는 다운신호 SD에 H 레벨의 펄스가 발생한다. 또한, 분주기출력신호 Sfi가 외부클록신호 Sfe보다 지연되어 있는 경우는 업신호 SU에 H 레벨 펄스가 발생한다.
이들의 회로동작에 의해, 본실시예의 반도체집적회로 전체의 동작을 생각하면, 다음과 같이 된다. 즉, 지금 내부발생클록신호 Sfc의 주파수가 외부클록신호 Sfe의 주파수의 (n+1)배, 즉 17배보다 높은 경우는 내부발생클록신호 Sfc를 분주기(4)에 의해 1/17로 분주한 분주기출력신호 Sfi와 외부클록신호 Sfe가 위상비교기(5)로 비교됨으로써, 다운신호 SD가 발생한다. 이 다운신호 SD는 업다운카운터(6)의 다운신호입력단자 down에 부여되고, 이로써 3비트의 출력신호의 값은 하나 감속된다.
3비트의 신호는 링오실레이터(10)의 셀렉터(1),(2),(3)에 가해지고, 지연회로(11),(12),(13)에 의한 지연시간의 합계를 τ만큼 증가시켜서, 링오실레이터(10)의 발진주파수를 저하시킨다. 그 결과는 위상비교기(5)에 의해 다시 비교된다. 이 동작은 내부블록의 발진주파수가, 외부클록의 주파수의 (n+1)배보다 낮아질 때까지 반복하여 행해진다.
한편, 내부발생클록신호 Sfc의 발진주파수가 외부클록신호 Sfe의 주파수의 (n+1)배보다 낮아지면, 이번에는 위상비교기(5)로부터 업신호 SU가 출력되고, 그 결과 링오실레이터(10)의 발진주파수가 높아진다.
이와 같이하여, 링오실레이터(10)에 의해 발진하는 내부발생클록신호 Sfc는 그것을 1/(n+1) 분주한 신호의 주기가 외부클록신호 Sfe의 주기를 중심으로 하여, 2τ의 범위에 들어가도록 제어된다. 즉, 내부발생클록신호 Sfc의 주파수는 항상 외부클록신호 Sfe의 주파수의 (n+1)배에 가까운 주파수로 제어된다.
그래서, 지금 어떤 반도체집적회로의 내부클록을 반도체집적회로의 하나의 입력단자로부터 부여되는 외부클록신호 Sfe보다 높은 주파수로 동작시키는 것으로서, 16비트의 시분할 가산형의 승산기를 생각한다. 이 경우 1회의 16비트의 승산은 16회의 부분적(部分積)의 가산으로 치환될 수 있다. 즉, 16비트의 시분할 가산형의 승산기는 외부클록 1주기의 시간 내에, 하나의 가산기로 16회 가산함으로써, 승산을 행하는 가산기라고 생각할 수 있다. 따라서 외부클록 1주기의 사이에 16회의 가산을 하지 않으면 안되므로, 내부발생클록신호 Sfc는 외부클록신호 Sfe의 주파수의 16배 이상이 아니어서는 안되게 된다.
또한, 내부발생클록신호 Sfc를 필요이상으로 높은 주파수로 하면, 회로가 동작하지 않게 되므로, 내부발생클록신호 Sfc는 외부클록신호 Sfe의 16배를 대폭 초과하지 않는 주파수, 즉 되도록 외부클록의 16배에 가까운 주파수인 것이 바람직하다. 따라서, 상기와 같이 외부클록의 17배에 가까운 주파수로 제어된 내부클록을 발생시키면, 16비트의 시분할가산형의 승산기를 외부클록 1주기의 동안에 반드시 16회의 가산을 할 수 있으며, 회로를 정확하게 동작시킬 수 있다.
상기와 같이 구성된 본실시예의 클록신호발생회로를 고속동작하는 반도체집적회로내에 형성함으로써, 외부로부터 부여되는 클록신호의 정수 배의 내부발생클록신호 Sfc를 자동적으로 발생시킬 수 있으며, 상기 반도체집적회로의 내부의 동작을 외부보다 고속으로 동작시킬 수 있다.
이 경우, 기판상에 초고속클록신호용 배선을 배선하지 않아도 되므로, 통상의 회로기판을 사용하여 구성할 수 있어서, 저속용 사양으로 전체의 회로를 구성할 수 있다.
또한, 제5도에 도시한 바와 같이 본 실시예의 반도체집적회로를 사용하고, 외부클록신호 Sfe에 제어된 높은 주파수의 내부발생클록신호 Sfc를 발생시키는 클록조정회로(15)를 구성함으로써, 저속집적회로와 고속집적회로가 혼재하는 회로를 효율 좋게 동작시킬 수 있다. 이와 같이하여 구성한 회로도 모든 반도체집적회로를 디지털 프로세스만을 사용하여 구성할 수 있으므로, 설계상 및 프로세스상의 이점이 크다.
본원 발명은 전술한 바와 같이 외부로부터 부여되는 외부클록신호에 제어되고 있는 높은 주파수의 클록신호를 발생하는 클록신호발생회로를, 발진주파수가 가변의 링오실레이터와 상기 링오실레이터로부터 부여되는 발진출력을 소정수로 분주하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터를 사용하여 구성하였으므로, 디지털집적회로의 기술만으로 구성할 수 있다. 따라서, 저속동작의 반도체집적회로와 고속동작의 반도체집적회로가 혼재하고 있는 회로를 효율 좋게 동작시키기 위해 필요한 클록신호를 생성하는 회로를 디지털집적회로의 기술만으로 구성할 수 있으며, 외부로부터 부여되는 클록신호에 제어되고 있는 높은 주파수의 클록신호를 발생하는 클록신호발생회로를 제작할 때의 설계나, 제조프로세스를 간략화 할 수 있다.
청구항 2의 발명에 의하면, 저속동작의 반도체집적회로와 고속동작의 반도체집적회로가 혼재하고 있는 회로를 동작시킬 때에, 각 반도체집적회로의 동작능력에 맞는 최적의 동작속도로 동작시킬 수 있는 동시에, 각 반도체집적회로의 동작타이밍에 유기적인 관계를 갖게 할 수 있다.
청구항 3의 발명에 의하면, 외부의 클록보다 높은 내부클록으로 동작시킬 수 있는 반도체집적회로를 디지털회로 기술만을 이용하여 구성할 수 있으며, 고속동작성능을 살리는 것이 가능한 반도체집적회로를 제조하기 위한 프로세스를 간략화 할 수 있다. 또한, 저속동작의 반도체집적회로와 고속동작의 반도체집적회로가 혼재하고 있는 회로를 동작시킬 때에, 고주파수의 내부클록을 발생시킴으로써, 각 반도체집적회로의 외부에서 보면 모든 반도체집적회로가 저속동작을 하고 있는 것 같은 동작상태로, 고속동작이 가능한 반도체집적회로의 능력을 최대한으로 살려서 동작시킬 수 있다. 따라서, 상기 고속동작이 가능한 반도체집적회로를 고속구동시키기 위한 초고속클록신호를 회로기판상에 배치하지 않아도 되며, 통상의 회로기판을 사용하여 초고속동작 가능한 회로를 구성할 수 있다.

Claims (3)

  1. 회로를 구성하는 각 소자의 지연시간의 합계에 의해 정해지는 발진주파수가 가변의 링오실레이터와, 상기 링오실레이터로부터 부여되는 발진 출력을 소정수로 분주(分周)하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터로 이루어지는 클록신호발생회로를 구비하는 것을 특징으로 하는 반도체집적회로.
  2. 회로를 구성하는 각 소자의 지연시간의 합계에 의해 정해지는 발진주파수가 가변의 링오실레이터와, 상기 링오실레이터로부터 부여되는 발진 출력을 소정수로 분주하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터로 이루어지는 클록신호발생회로를 구비하고, 외부로부터 클록신호가 부여되었을 때에, 상기 외부입력클록신호에 제어되는 동시에, 상기 외부입력클록신호보다 주파수가 높은 내부클록신호를 발생시켜서, 상기 외부클록신호 및 내부클록신호의 양쪽을 외부에 출력할 수 있도록 한 것을 특징으로 하는 반도체집적회로.
  3. 화합물반도체에 의해 구성되는 동시에, 회로를 구성하는 각 소자의 지연시간의 합계에 의해 정해지는 발진주파수가 가변의 링오실레이터와, 상기 링오실레이터로부터 부여되는 발진 출력을 소정수로 분주하여 출력하는 분주기와, 상기 분주기로부터 부여되는 분주기출력신호와 외부로부터 부여되는 외부클록신호의 주파수와를 비교하는 위상비교기와, 상기 위상비교기로부터 출력되는 비교출력에 따라서 상기 링오실레이터의 발진주파수를 제어하는 업다운카운터로 이루어지는 클록신호발생회로를 구비하고, 외부로부터 부여되는 클록신호보다 높은 주파수의 내부클록신호를 발생시켜서, 상기 내부발생의 클록신호를 가지고 내부회로를 고속으로 동작시키도록 한 것을 특징으로 하는 반도체집적회로.
KR1019920014150A 1991-08-09 1992-08-07 반도체집적회로 KR100192832B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3224766A JPH0548446A (ja) 1991-08-09 1991-08-09 半導体集積回路
JP91-224,766 1991-08-09

Publications (2)

Publication Number Publication Date
KR930005352A KR930005352A (ko) 1993-03-23
KR100192832B1 true KR100192832B1 (ko) 1999-06-15

Family

ID=16818893

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920014150A KR100192832B1 (ko) 1991-08-09 1992-08-07 반도체집적회로

Country Status (5)

Country Link
US (1) US5329254A (ko)
EP (1) EP0528283B1 (ko)
JP (1) JPH0548446A (ko)
KR (1) KR100192832B1 (ko)
DE (1) DE69229087T2 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2596313B2 (ja) * 1993-05-25 1997-04-02 日本電気株式会社 位相同期発振回路
DE4342266C2 (de) * 1993-12-10 1996-10-24 Texas Instruments Deutschland Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator
JP2824401B2 (ja) * 1994-12-05 1998-11-11 旭コーデン株式会社 光ファイバー保持装置及び同装置に用いる管状体の製造法
US5867409A (en) * 1995-03-09 1999-02-02 Kabushiki Kaisha Toshiba Linear feedback shift register
US5537069A (en) * 1995-03-30 1996-07-16 Intel Corporation Apparatus and method for selecting a tap range in a digital delay line
US5687202A (en) * 1995-04-24 1997-11-11 Cyrix Corporation Programmable phase shift clock generator
US5543730A (en) * 1995-05-17 1996-08-06 Altera Corporation Techniques for programming programmable logic array devices
US5781766A (en) * 1996-05-13 1998-07-14 National Semiconductor Corporation Programmable compensating device to optimize performance in a DRAM controller chipset
US6384630B2 (en) 1996-06-05 2002-05-07 Altera Corporation Techniques for programming programmable logic array devices
JP3758285B2 (ja) * 1997-03-17 2006-03-22 ソニー株式会社 遅延回路およびそれを用いた発振回路
US5920216A (en) * 1997-04-03 1999-07-06 Advanced Micro Devices, Inc. Method and system for generating digital clock signals of programmable frequency employing programmable delay lines
FR2769433B1 (fr) * 1997-10-03 2000-01-28 Sextant Avionique Oscillateur a boucle de verrouillage de phase
DE19946764C2 (de) * 1999-09-29 2003-09-04 Siemens Ag Digitaler Phasenregelkreis
EP1093227A1 (en) * 1999-10-14 2001-04-18 Motorola, Inc. Digital phase-locked loop circuit
US6745338B1 (en) * 2000-09-12 2004-06-01 Cypress Semiconductor Corp. System for automatically selecting clock modes based on a state of clock input pin and generating a clock signal with an oscillator thereafter
FR2816135B1 (fr) * 2000-10-30 2003-01-03 St Microelectronics Sa Generateur digital de taille reduite produisant des signaux d'horloge
KR100484133B1 (ko) * 2002-01-29 2005-04-18 삼성전자주식회사 링 오실레이터를 이용한 광기록매체 기록 펄스 발생 장치및 방법
US6909301B2 (en) * 2002-09-06 2005-06-21 Texas Instruments Incorporated Oscillation based access time measurement
US20040199786A1 (en) 2002-12-02 2004-10-07 Walmsley Simon Robert Randomisation of the location of secret information on each of a series of integrated circuits
US20050210179A1 (en) * 2002-12-02 2005-09-22 Walmsley Simon R Integrated circuit having random clock or random delay
JP4381750B2 (ja) * 2003-08-28 2009-12-09 株式会社ルネサステクノロジ 半導体集積回路
US7023252B2 (en) * 2004-05-19 2006-04-04 Lsi Logic Corporation Chip level clock tree deskew circuit
US6867613B1 (en) * 2004-07-07 2005-03-15 Advanced Micro Devices, Inc. Built-in self timing test method and apparatus
US20080256503A1 (en) * 2006-09-12 2008-10-16 International Business Machines Corporation Power management architecture and method of modulating oscillator frequency based on voltage supply
US20080068100A1 (en) * 2006-09-12 2008-03-20 Goodnow Kenneth J Power management architecture and method of modulating oscillator frequency based on voltage supply
TW201145836A (en) * 2010-06-11 2011-12-16 Askey Computer Corp Device and method for locking and calibrating a frequency
US10894423B2 (en) 2018-12-03 2021-01-19 Hewlett-Packard Development Company, L.P. Logic circuitry
US11292261B2 (en) 2018-12-03 2022-04-05 Hewlett-Packard Development Company, L.P. Logic circuitry package
AU2018452257B2 (en) 2018-12-03 2022-12-01 Hewlett-Packard Development Company, L.P. Logic circuitry
MX2021005993A (es) 2018-12-03 2021-07-06 Hewlett Packard Development Co Conjunto de circuitos logicos.
EP4235494A3 (en) 2018-12-03 2023-09-20 Hewlett-Packard Development Company, L.P. Logic circuitry
US11338586B2 (en) 2018-12-03 2022-05-24 Hewlett-Packard Development Company, L.P. Logic circuitry
AU2019392184A1 (en) 2018-12-03 2021-07-29 Hewlett-Packard Development Company, L.P. Logic circuitry package
DK3681723T3 (da) 2018-12-03 2021-08-30 Hewlett Packard Development Co Logisk kredsløb
EP3687815B1 (en) 2018-12-03 2021-11-10 Hewlett-Packard Development Company, L.P. Logic circuitry
BR112021010754A2 (pt) 2018-12-03 2021-08-31 Hewlett-Packard Development Company, L.P. Circuitos lógicos
EP3844000B1 (en) 2019-10-25 2023-04-12 Hewlett-Packard Development Company, L.P. Logic circuitry package

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380742A (en) * 1980-08-04 1983-04-19 Texas Instruments Incorporated Frequency/phase locked loop circuit using digitally controlled oscillator
JPS5825710A (ja) * 1981-08-08 1983-02-16 Fujitsu Ltd 可変周波数オシレ−タ
GB8329511D0 (en) * 1983-11-04 1983-12-07 Inmos Ltd Timing apparatus
DE3345142C1 (de) * 1983-12-14 1985-02-14 Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover Schaltung zur Zeitkompression oder Zeitexpansion eines Videosignals
JPS60250712A (ja) * 1984-05-28 1985-12-11 Toshiba Corp デイジタル制御可変周波数発振回路
DE3572232D1 (en) * 1985-05-07 1989-09-14 Itt Ind Gmbh Deutsche Monolithic digital integrated circuit
US5121417A (en) * 1988-09-02 1992-06-09 Eastman Kodak Company Count-locked loop timing generator
JPH02100514A (ja) * 1988-10-07 1990-04-12 Ricoh Co Ltd ディレイライン
US4868522A (en) * 1988-12-13 1989-09-19 Gazelle Microcircuits, Inc. Clock signal distribution device

Also Published As

Publication number Publication date
US5329254A (en) 1994-07-12
KR930005352A (ko) 1993-03-23
EP0528283A2 (en) 1993-02-24
DE69229087T2 (de) 1999-11-11
EP0528283B1 (en) 1999-05-06
EP0528283A3 (en) 1993-07-07
JPH0548446A (ja) 1993-02-26
DE69229087D1 (de) 1999-06-10

Similar Documents

Publication Publication Date Title
KR100192832B1 (ko) 반도체집적회로
US5838178A (en) Phase-locked loop and resulting frequency multiplier
US6005420A (en) Frequency multiplying circuit having a greater multiplying ratio
US5929714A (en) PLL timing generator
US5490182A (en) Phase-locked loop circuit having ring oscillator
JP2004054632A (ja) 多相クロック生成回路
US5614868A (en) Phase locked loop having voltage controlled oscillator utilizing combinational logic
US5230013A (en) PLL-based precision phase shifting at CMOS levels
US6150855A (en) Phase-locked loop and resulting frequency multiplier
US6147532A (en) PLL circuit capable of preventing malfunction of FF circuits connected thereto and semiconductor integrated circuit including the PLL circuit
KR100430618B1 (ko) 피엘엘 회로
JP2001127631A (ja) 周波数シンセサイザ装置とそれを用いた移動無線機
US5710524A (en) Clock synthesizer for low EMI applications
JP2001318731A (ja) 多相クロック発生回路
JPH07231223A (ja) 周波数逓倍回路
JP3185768B2 (ja) 周波数比較器及びこれを用いたクロック抽出回路
KR920010209B1 (ko) 전압 제어발진기(vco)
JPH0691425B2 (ja) Ｄ形フリップフロップを使用した分周回路
KR920003040Y1 (ko) 클럭 분주 선택회로
KR100345397B1 (ko) 고속 동작이 가능한 주파수 합성기
JPH07221633A (ja) ２モジュラスプリスケーラ
KR0154849B1 (ko) 전압제어발진기의 이득조절회로
JPH10270999A (ja) 半導体装置
US20080002799A1 (en) Signal generator circuit having multiple output frequencies
KR100283287B1 (ko) 확장전의주파수를분주하는pll주파수합성기와이에적용되는비정수예비분주기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090109

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee