JP3758285B2 - 遅延回路およびそれを用いた発振回路 - Google Patents
遅延回路およびそれを用いた発振回路 Download PDFInfo
- Publication number
- JP3758285B2 JP3758285B2 JP06284197A JP6284197A JP3758285B2 JP 3758285 B2 JP3758285 B2 JP 3758285B2 JP 06284197 A JP06284197 A JP 06284197A JP 6284197 A JP6284197 A JP 6284197A JP 3758285 B2 JP3758285 B2 JP 3758285B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- circuit
- input
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、入力信号を所定の遅延時間だけ遅延させて出力する遅延回路および遅延回路を用いて構成された発振回路、特にディジタル信号に応じて遅延時間および発振周波数を制御する遅延回路およびそれを用いた発振回路に関するものである。
【0002】
【従来の技術】
遅延時間がディジタル制御信号に応じて任意に設定できる遅延回路の一例を図32に示している。図示のように、遅延回路は直列に接続されているn段の遅延素子DLY1,DLY2,…,DLYnとこれらの遅延素子からのn個の出力信号から一つを選択して出力するn対1選択回路SELからなる。直列に接続されているn段の遅延素子は、入力信号を所定の時間で遅延した遅延信号を次段の遅延素子に出力する。選択回路SELはディジタル制御信号に応じてn段の遅延素子の出力信号から一つを選択して出力する。
【0003】
例えば、各遅延素子が入力信号を同じく遅延時間tD を与えるとすると、図32のように構成された遅延回路により、入力信号に対してtD のステップでtD 〜ntD の遅延時間を任意に与えることができる。
【0004】
遅延回路を用いて構成した発振回路の一例を図33に示している。図示のように、図32に示す遅延回路にインバータINV1が設けられ、選択回路SELの出力信号がインバータINV1に入力され、インバータINV1の出力信号は遅延回路の入力信号として初段の遅延素子DLY1に入力される。選択回路SELの出力回路端子から発振信号(クロック信号)CLKが得られる。
即ち、インバータを介してリング状(環状)に接続された遅延回路により発振回路が構成される。発振回路の発振周波数は遅延回路の遅延時間により制御されるので、ディジタル制御信号により遅延時間を制御することでクロック信号CLKの周波数を制御できる。
【0005】
また、ディジタル信号で発振周波数を制御する発振回路のもう一つの例は、図34に示す。本例はディジタル/アナログ変換器(D/Aコンバータ)DACと電圧制御発振器(VCO)により構成されており、ディジタル/アナログ変換器DACによりディジタル制御信号がアナログ信号である制御電圧信号VCに変換され、制御電圧信号VCにより電圧制御発振器VCOの発振周波数が制御される。これにより、電圧制御発振器VCOにより生成されたクロック信号CLKの周波数はディジタル制御信号により制御できる。
【0006】
図35はディジタル信号で容量を変化させ、容量変化に応じて発振周波数を制御する発振回路の一例を示している。図示のように、ディジタル信号に応じてスイッチSW0,SW1,SW2,…,SWnのオン/オフ状態が制御され、これに応じて発振回路OSCに接続されている容量素子の全容量値が制御される。発振回路OSCの発振周波数は接続されている容量素子の容量に応じて設定されるので、発振回路OSCから得たクロック信号CLKの周波数はディジタル制御信号により制御できる。
【0007】
【発明が解決しようとする課題】
ところで、上述した従来のディジタル制御発振回路、例えば図34と35に示す発振回路では、アナログ的な設計要素を含むため、発振回路の仕様やLSI(大規模集積回路)のプロセス毎に発振周波数範囲とリニアティー(線型特性)、回路規模などのトレードオフを考慮した面倒な回路の設計や修正が必要であるという不利益がある。
【0008】
一方、遅延素子としてインバータやバッファといった通常のゲート回路を用いて、図33に示すように選択回路とともに構成されたディジタル制御発振回路では回路構成が簡単で、且つアナログ的な要素がないため、発振信号の周波数の制御や回路動作の安定性がよい。しかし、通常の遅延素子一段当たりの遅延時間が大きいため、周波数のステップ幅が大きく、発振周波数の細かい設定が困難である。
【0009】
例えば、遅延素子は図36に示すように二段のインバータにより構成された場合、pMOSトランジスタPT1とnMOSトランジスタNT1により構成された前段のインバータの出力端子Aは、後段のインバータを構成するpMOSトランジスタPT2およびnMOSトランジスタNT2の両方のゲートに接続され、インバータの負荷が大きくなり、動作速度が低下する。また、図37の波形図に示すように、通常インバータのしきい値電圧が電源電圧VDDの半分であり、即ち、入力信号のレベルがほぼVDD/2になったあたりでインバータの出力信号レベルが変化するので、インバータ一段当たりの遅延時間tD が大きくなる。
【0010】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、遅延時間を細かく制御でき、発振回路の発振周波数のステップ幅を低減でき、且つ簡単な回路構成でディジタル信号で制御可能な遅延回路およびそれを用いた発振回路を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するため、本発明は第1または第2のレベルをとる入力信号を所定の時間だけ遅延させて出力する遅延回路であって、制御信号を受けて、当該制御信号に応じて第1のノードを第1のレベルに保持する第1の保持手段と、上記制御信号に応じて、第2のノードを第2のレベルに保持する第2の保持手段と、入力信号を受けて、当該入力信号が上記第2のレベルから上記第1のレベルに切り換わったとき、上記第1のノードを上記第1のレベルから上記第2のレベルに切り換える第1の切り換え手段と、上記第1のノードのレベル変化に応じて、上記第2のノードを上記第2のレベルから上記第1のレベルに切り換え、当該第2のノードの電位を有する信号を出力する第2の切り換え手段と、を有し、上記第1の保持手段は、上記第1の電源と上記第1のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第1のノードを第1のレベルに保持する第1の第1導電型トランジスタを有し、上記第2の保持手段は、上記第2の電源と上記第2のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第2のノードを第2のレベルに保持する第1の第2導電型トランジスタを有し、上記第1の切り換え手段は、上記第2の電源と上記第1のノード間に直列に接続されている第2の第2導電型トランジスタと第3の第2導電型トランジスタとを有し、上記第2の第2導電型トランジスタは上記入力信号を受けて、当該入力信号に応じてオン/オフ状態が制御され、上記入力信号が上記第1のレベルに保持されているとき導通状態に設定され、上記第3の第2導電型トランジスタは上記制御信号に応じてオン/オフ状態が制御され、上記第1の保持手段をなす上記第1の第1導電型トランジスタと逆のオン/オフ状態に設定され、当該第2および第3の第2導電型トランジスタが導通状態に設定されたとき、上記第1のノードが上記第1のレベルから上記第2のレベルに切り替えられ、上記第2の切り換え手段は、上記第1の電源と上記第2のノード間に直列に接続されている第2の第1導電型トランジスタと第3の第1導電型トランジスタとを有し、上記第2の第1導電型トランジスタは上記第1のノードのレベルに応じてオン/オフ状態が制御され、上記第1のノードが上記第2のレベルに保持されているとき導通状態に設定され、上記第3の第1導電型トランジスタは上記制御信号に応じてオン/オフ状態が制御され、上記第2の保持手段をなす上記第1の第2導電型トランジスタと逆のオン/オフ状態に設定され、当該第2および第3の第1導電型トランジスタが導通状態に設定されたとき、上記第2のノードが上記第2のレベルから上記第1のレベルに切り換えられる。
また、好適には、少なくとも二つの上記遅延素子が直列に接続され、上記各遅延素子の第2の切り換え手段は、上記第1のノードのレベル変化に応じて、上記第2のノードを上記第2のレベルから上記第1のレベルに切り換え、当該第2のノードの信号を後段の遅延素子の入力信号として後段の遅延素子に出力し、上記入力信号は初段の遅延素子に入力され、さらに各遅延素子の上記制御信号として各遅延素子に入力される。
【0014】
また、本発明では、少なくとも二つの遅延素子が直列に接続され、第1または第2のレベルをとる遅延入力信号を所定の時間だけ遅延させて出力する遅延回路であって、上記各遅延素子は制御信号を受けて、当該制御信号に応じて第1のノードを第1のレベルに保持する第1の保持手段と、上記制御信号に応じて、第2のノードを第2のレベルに保持する第2の保持手段と、入力信号を受けて、当該入力信号が上記第2のレベルから上記第1のレベルに切り換わったとき、上記第1のノードを上記第1のレベルから上記第2のレベルに切り換える第1の切り換え手段と、上記第1のノードのレベル変化に応じて、上記第2のノードを上記第2のレベルから上記第1のレベルに切り換え、当該第2のノードの信号を後段の遅延素子の入力信号として後段の遅延素子に出力する第2の切り換え手段とを有し、上記遅延入力信号は初段の遅延素子の入力信号として初段の遅延素子に入力され、さらに各遅延素子の上記制御信号として各遅延素子に入力される。
【0015】
また、本発明では、制御信号に応じて遅延時間が設定される遅延回路であって、第1の入力端子への入力信号に所定の遅延時間を与えて第1の出力端子に出力する第1の遅延素子と、上記制御信号に応じて、上記第1の遅延素子の出力信号と第2の入力端子への入力信号の何れかを選択して出力する選択手段と、上記選択手段の出力信号に所定の遅延時間を与えて第2の出力端子に出力する第2の遅延素子からなる基本回路を複数段有し、各段の基本回路の上記第1の出力端子は、次段の基本回路の上記第1の入力端子に接続され、各段の基本回路の上記第2の入力端子は、次段の基本回路の上記第2の出力端子に接続されて構成されている。
【0016】
また、本発明では、制御信号に応じて遅延時間が設定される遅延回路であって、第1の入力端子への入力信号を反転して第1のノードに出力する第1の反転手段と、上記第1のノードの信号を反転して第1の出力端子に出力する第2の反転手段と、第2の入力端子への入力信号を反転して第2のノードに出力する第3の反転手段と、上記第2のノードの信号を反転して第2の出力端子へ出力する第4の反転手段と、上記第1の入力端子と第2の出力端子との間に接続され、第1の制御信号に応じてオン/オフ状態が制御される第1のスイッチと、上記第1と第2のノード間に接続され、第2の制御信号に応じてオン/オフ状態が制御される第2のスイッチとからなる遅延素子を複数段を有し、各段の遅延素子の上記第1の出力端子は、次段の遅延素子の上記第1の入力端子に接続され、各段の遅延素子の上記第2の入力端子は、次段の遅延素子の上記第2の出力端子に接続されて構成されている。
【0017】
また、本発明では、遅延回路の出力信号を入力側に帰還させて、当該遅延回路の遅延時間に応じた発振周波数で発振する発振回路であって、上記遅延回路は複数の遅延素子が直列に接続して構成され、各遅延素子は制御信号を受けて、当該制御信号に応じて第1のノードを第1のレベルに保持する第1の保持手段と、上記制御信号に応じて、第2のノードを第2のレベルに保持する第2の保持手段と、入力信号を受けて、当該入力信号が上記第1のレベルから上記第2のレベルに切り換わったとき、上記第1のノードを上記第1のレベルから上記第2のレベルに切り換える第1の切り換え手段と、上記第1のノードのレベル変化に応じて、上記第2のノードを上記第2のレベルから上記第1のレベルに切り換え、当該第2のノードの信号を後段の遅延素子の入力信号として後段の遅延素子に出力する第2の切り換え手段とにより構成され、最終段の遅延素子の出力信号を反転して、反転信号を初段の遅延素子の入力信号として初段の遅延素子に入力する反転手段を有し、当該初段の遅延素子の入力信号は、各遅延素子を制御する上記制御信号として、各遅延素子に供給される。
【0018】
また、本発明では、遅延回路の出力信号を入力側に帰還させ、制御信号に応じて発振周波数が制御される発振回路であって、上記遅延回路は複数の基本回路が直列接続して構成され、各基本回路は、第1の入力端子への入力信号に所定の遅延時間を与えて第1の出力端子に出力する第1の遅延素子と、上記制御信号に応じて、上記第1の遅延素子の出力信号と第2の入力端子への入力信号の何れかを選択して出力する選択手段と、上記選択手段の出力信号に所定の遅延時間を与えて第2の出力端子に出力する第2の遅延素子を有し、各段の基本回路の上記第1の出力端子は、次段の基本回路の上記第1の入力端子に接続され、各段の基本回路の上記第2の入力端子は、次段の基本回路の上記第2の出力端子に接続され、最終段の基本回路の上記第1の出力端子は、上記第2の入力端子に接続され、且つ、初段の基本回路の上記第2の出力端子の出力信号を反転して、反転信号を上記初段の基本回路の上記第1の入力端子に入力する反転手段を有する。
【0019】
また、本発明では、遅延回路の出力信号を入力側に帰還させ、制御信号に応じて発振周波数が制御される発振回路であって、上記遅延回路は複数の遅延素子が直列接続して構成され、各遅延素子は、第1の入力端子への入力信号を反転して第1のノードに出力する第1の反転手段と、上記第1のノードの信号を反転して第1の出力端子に出力する第2の反転手段と、第2の入力端子への入力信号を反転して第2のノードに出力する第3の反転手段と、上記第2のノードの信号を反転して出力する第4の反転手段と、上記第1の入力端子と第2の出力端子との間に接続され、第1の制御信号に応じてオン/オフ状態が制御される第1のスイッチと、上記第1と第2のノード間に接続され、第2の制御信号に応じてオン/オフ状態が制御される第2のスイッチとを有し、各段の遅延素子の上記第1の出力端子は、次段の遅延素子の上記第1の入力端子に接続され、各段の遅延素子の上記第2の入力端子は、次段の遅延素子の上記第2の出力端子に接続され、且つ、初段の遅延素子の上記第2の出力端子の出力信号を反転して、反転信号を上記初段の遅延素子の上記第1の入力端子に入力する反転手段を有する。
【0020】
さらに、本発明では、第1および第2の制御信号に応じて発振周波数とデューティ比が制御される発振信号を生成する発振回路であって、第1の制御信号に応じて入力信号に第1の遅延時間を与えて出力する第1の遅延回路と、上記第1の遅延回路の出力信号を受けて、第2の制御信号に応じて入力信号に第2の遅延時間を与えて出力する第2の遅延回路と、上記第2の遅延回路の出力信号を反転して、反転信号を上記第1の遅延回路の入力信号として上記第1の遅延回路に出力する反転手段とを有し、上記第1の遅延回路の出力信号を発振信号として外部に出力する。
【0021】
本発明によれば、複数の遅延素子が直列接続して遅延回路が構成され、遅延素子はプリチャージ制御信号に応じて予めプリチャージ状態に設定され、入力信号のレベル変化に応じて各遅延素子の状態が順次変化し、信号レベルの変化が各遅延素子により順次遅延回路の出力側に伝わる。遅延素子の遅延時間が小さいので、それにより構成された遅延回路の遅延時間調整を細かく行うことが可能である。
また、上下二段の遅延素子からなる基本回路により、行きと帰りの二つの信号伝搬経路を形成しその伝搬経路間に選択手段を設け、梯子型遅延回路が構成される。入力される遅延制御信号に応じて選択手段により信号の伝搬経路が設定され、それに応じて遅延回路の遅延時間が制御される。これにより、基本回路の数を増減することにより遅延時間の増減に容易に対処てき、且つ最大遅延段数が最小遅延時間に影響を与えることなく、遅延制御信号に対して遅延量の線型特性が保てる。
【0022】
また、本発明によれば、遅延経路を制御する選択手段は、遅延制御信号に応じてオン/オフ状態が制御されるスイッチにより構成され、実際の回路では、一つのトランジスタにより実現できるので、回路の規模の縮小化が図れ、選択手段における不要な遅延時間の発生を抑制できる。
【0023】
本発明の遅延回路を用いて、遅延回路の出力信号を反転させて入力側に帰還させることにより環状発振回路を構成できる。このように構成された発振回路において、細かい変化ステップで発振周波数およびデューティ比の異なる複数の発振信号が得られ、且つ、遅延回路を構成する基本回路数を増減することで広範囲な発振周波数に対処でき、最小発振可能周波数を低く設定でき、また、発振回路の最大発振可能周波数は最小発振周波数の調整に影響されず、制御信号に対して発振回路の発振周波数の線型特性がよく、発振回路の発振可能な周波数範囲を広く設定可能である。
【0024】
さらに、本発明によれば、遅延時間がそれぞれ独立に制御可能な第1と第2の遅延回路を直列に接続して、第2の遅延回路の出力信号を反転して第1の遅延回路に入力することにより環状発振回路が構成され、第1および第2の遅延回路の遅延時間をそれぞれ独立に設定することにより、第1の遅延回路の出力側から発振周波数およびデューティ比が制御可能な発振信号が得られる。
【0025】
【発明の実施の形態】
第1実施例
図1は本発明に係る遅延回路の第1の実施例を示す回路図である。
図示のように、本実施例の遅延回路はn段の遅延素子DLY1,DLY2,…,DLYnにより構成されている。これらの遅延素子は直列に接続されている。即ち、各遅延素子の入力端子INは前段の遅延素子の出力端子OUTに接続されている。初段の遅延素子DLY1の入力端子INは信号SINの入力端子に接続されている。また、各遅延素子DLY1,DLY2,…,DLYnにプリチャージ信号およびその反転信号の入力端子PR,XPRが設けられており、各遅延素子のプリチャージ信号の入力端子PRは信号SINの入力端子に接続され、プリチャージ信号の反転信号の入力端子XPRは、信号SINの反転信号SXIN の入力端子に接続されている。
【0026】
遅延回路を構成する遅延素子の一例を図2に示している。遅延素子はpMOSトランジスタP1,P2およびnMOSトランジスタN1,N2により構成されている。
pMOSトランジスタP1のゲートは遅延素子の入力端子INに接続され、ソースは電源電圧VDDの供給線に接続され、ドレインはノードAに接続されている。nMOSトランジスタN1のゲートはプリチャージ信号の入力端子PRに接続され、ドレインはノードAに接続され、ソースは接地されている。
pMOSトランジスタP2のゲートはプリチャージ信号の反転信号の入力端子XPRに接続され、ソースは電源電圧VDDの供給線に接続され、ドレインは遅延素子の出力端子OUTに接続されている。nMOSトランジスタN2のゲートはノードAに接続され、ドレインは出力端子OUTに接続され、ソースは接地されている。
【0027】
また、図2においてトランジスタの符号の大きさはそのトランジスタの駆動能力を示している。即ち、nMOSトランジスタN1の駆動能力はpMOSトランジスタP1の駆動能力より大きく設定され、pMOSトランジスタP2の駆動能力は、nMOSトランジスタN2の駆動能力より大きく設定されている。
【0028】
図2に示す遅延素子において、入力端子INにハイレベル、例えば電源電圧VDDレベルの信号が印加され、プリチャージ信号入力端子PRに同じくハイレベルの信号が印加され、その反転信号入力端子XPRにローレベルの信号、例えば接地電位GNDレベルの信号が印加されているとき、nMOSトランジスタN1とpMOSトランジスタP2が導通状態にあり、ノードAが接地電位GNDに保持され、出力端子OUTが電源電圧VDDのレベルに保持される。このとき、pMOSトランジスタP1およびnMOSトランジスタN2がともに非導通状態にあるので、プリチャージ信号のレベルが変化した場合でもノードAおよび出力端子OUTのレベルが電荷により保持される。
【0029】
プリチャージ信号がローレベルにあり、且つ入力端子INに印加されている入力信号がハイレベルからローレベルに変化したとき、pMOSトランジスタP1が非導通状態から導通状態に切り換わり、ノードAがローレベルからハイレベルにレベル変化する。これに応じてnMOSトランジスタN2が非導通状態から導通状態に切り換わり、遅延素子の出力端子OUTがハイレベルからローレベルに切り換わる。
【0030】
図3は図1に示す遅延回路の動作を示す波形図であり、入力信号SINおよびその反転信号SXIN 、各遅延素子DLY1,DLY2,…,DLYnの入出力端子および各遅延素子のノードAの波形を示している。
初期状態では、入力信号SINはハイレベル、例えば、電源電圧VDDに保持され、その反転信号SXIN はローレベル、例えば接地電位GNDに保持されている。各遅延素子DLY1,DLY2,…,DLYnにおいて、ノードAがローレベルに保持され、出力信号OUT1,OUT2,…,OUTnは電源電圧VDDレベルに保持されている。
【0031】
時間t0 において、入力信号SINはハイレベルからローレベルに切り換わり、それと同時に、反転信号SXIN はローレベルからハイレベルに切り換わる。遅延素子DLY1において、入力信号SINのレベルが下降してpMOSトランジスタP1のしきい値電圧Vthp を越えると、pMOSトランジスタP1が導通状態となり、ノードAの電位が上昇する。ノードAの電位がnMOSトランジスタN2のしきい値電圧Vthn を越えると、nMOSトランジスタN2が導通状態となり、遅延素子DLY1の出力信号OUT1がハイレベルからローレベルに切り換わる。即ち、入力信号SINの立ち下がりエッジから一定の遅延素子時間を経て、遅延素子DLY1の出力信号OUT1がハイレベルからローレベルに切り換わる。
【0032】
遅延素子DLY1の後段に接続されている各遅延素子DLY2,DLY3,…,DLYnにおいては、上述した遅延素子DLY1と同様な動作が行われ、各遅延素子は入力信号の立ち下がりエッジに対して一定の遅延時間を与えた遅延信号が出力端子に出力する。
ここで、各遅延素子は入力信号に対して同じく遅延時間tD を与えるとすると、遅延素子DLY1,DLY2,…,DLYnの出力信号は、入力信号に対してそれぞれtD ,2tD ,…,ntD の遅延時間が与えられる。n段の遅延素子により入力信号SINに対して最大ntD の遅延時間が与えられる。
【0033】
時間t1 において、入力信号SINがローレベルからハイレベルに切り換わる。これに応じて遅延素子DLY1ではnMOSトランジスタN1は非導通状態から導通状態に切り換わり、ノードAがハイレベルからローレベルに切り換わる。このため、nMOSトランジスタN2が導通状態から非導通状態に切り換わり、また、プリチャージ信号の反転信号端子に入力された信号はローレベルになるため、pMOSトランジスタP2が導通状態となり、遅延素子DLY1の出力信号OUT1がハイレベルになる。
【0034】
他の遅延素子DLY2,DLY3,…,DLYnにおいて、入力信号SINがハイレベルに、その反転信号SXIN がローレベルに切り換わった瞬間、すべてのトランジスタP1,P2,N1,N2が導通状態になり、これらのトランジスタに一瞬貫通電流が流れる。しかし、上述したように各トランジスタの大きさが異なるように形成され、それに応じてこれらのトランジスタの駆動能力も異なる。例えば、nMOSトランジスタN1の駆動能力はpMOSトランジスタP1の駆動能力より大きく、pMOSトランジスタP2はnMOSトランジスタN2の駆動能力より大きくなる。このため、初段の遅延素子DLY1の状態変化の逐次伝搬を待たずに各遅延素子DLY2,DLY3,…,DLYnにおいてノードAの電位が降下し、出力端子の電位が上昇する。そしてこの状態変化はさらにpMOSトランジスタP1とnMOSトランジスタN2の駆動能力を弱めることになり、その結果、初段の遅延素子DLY1の入力信号SINの変化の逐次伝搬を待たずにすべての遅延素子DLY1,DLY2,…,DLYnがほぼ同時に変化して、出力信号OUT1,OUT2,…,OUTnはほぼ同時にハイレベルに切り換えられる。
【0035】
入力信号SINがハイレベル、その反転信号SXIN がローレベルに保持されているとき、各遅延素子DLY1,DLY2,…,DLYnのノードAがローレベル、出力端子がハイレベルの状態に保持される。そして、時間t2 において入力信号SINがハイレベルからローレベルに立ち下がり、各遅延素子の出力信号OUT1,OUT2,…,OUTnは、それぞれの遅延時間を経てハイレベルからローレベルに変化する。
【0036】
以上説明したように、本実施例によれば、複数の遅延素子を直列接続して遅延回路を構成し、各遅延素子はpMOSトランジスタP1とそれより駆動能力が大きいnMOSトランジスタN1、nMOSトランジスタN2とそれより駆動能力が大きいpMOSトランジスタP2により構成し、pMOSトランジスタP1のゲートに入力信号を印加し、nMOSトランジスタN1のゲートはプリチャージ信号端子PRに接続し、pMOSトランジスタP2のゲートはプリチャージ信号の反転信号端子XPRに接続し、nMOSトランジスタN2のゲートはP1とN1のドレインからなる中間ノードAに接続し、入力信号SINをプリチャージ信号として各遅延素子に入力し、それがハイレベルに保持されているとき、ノードAがローレベル、出力端子OUTがハイレベルのプリチャージ状態にあり、入力信号SINの立ち下がりエッジを各遅延素子により順次伝搬し、遅延回路の出力端子から遅延信号OUTnが得られるので、簡単な回路構成でステップ幅の小さい遅延時間が得られる。
【0037】
第2実施例
図4は本発明に係る遅延回路の第2の実施例を示す回路図である。
図示のように本実施例の遅延回路は図1に示す第1の実施例とほぼ同様に直列に接続されているn段の遅延素子DLY1A,DLY2A,…,DLYnAにより構成されている。各遅延素子の入力端子INは前段の遅延素子の出力端子OUTに接続されている。初段の遅延素子DLY1Aの入力端子INは信号SINの反転信号SXIN の入力端子に接続されている。また、各遅延素子DLY1A,DLY2A,…,DLYnAにプリチャージ信号およびその反転信号の入力端子PR,XPRが設けられており、各遅延素子のプリチャージ信号の入力端子PRは信号SINの入力端子に接続され、プリチャージ信号の反転信号の入力端子XPRは、信号SINの反転信号SXIN の入力端子に接続されている。
【0038】
図4の遅延回路を構成する遅延素子の一例を図5に示している。遅延素子はpMOSトランジスタP1,P2およびnMOSトランジスタN1,N2により構成されている。
pMOSトランジスタP2のゲートはプリチャージ信号の反転信号の入力端子XPRに接続され、ソースは電源電圧VDDに接続され、ドレインはノードAに接続されている。nMOSトランジスタN2のゲートは入力信号端子INに接続され、ドレインはノードAに接続され、ソースは接地されている。
pMOSトランジスタP1のゲートはノードAに接続され、ソースは電源電圧VDDに接続され、ドレインは出力端子OUTに接続されている。nMOSトランジスタN1のゲートはプリチャージ信号の入力端子PRに接続され、ドレインは出力端子OUTに接続され、ソースは接地されている。
【0039】
また、pMOSトランジスタP2はnMOSトランジスタN2より駆動能力が大きく、nMOSトランジスタN1はpMOSトランジスタP1より駆動能力が大きく設定されている。
【0040】
遅延素子の入力信号端子INにローレベルの信号、プリチャージ信号の入力端子PRにハイレベルの信号、その反転信号端子XPRにローレベルの信号がそれぞれ入力されているとき、pMOSトランジスタP2、nMOSトランジスタN1が導通状態に保持され、nMOSトランジスタN2、pMOSトランジスタP1が非導通状態に保持されているので、ノードAが電源電圧VDDによりプリチャージされ、ハイレベルに保持され、出力端子OUTは接地電位GNDに保持される。
【0041】
入力端子INの信号がローレベルからハイレベルに変化し、またプリチャージ信号がハイレベルからローレベルに変化し、その反転信号がローレベルからハイレベルに変化する場合に、nMOSトランジスタN2が導通状態に切り換わり、pMOSトランジスタP2が非導通状態に切り換わるので、ノードAはディスチャージされ、ハイレベルからローレベルに変化する。ノードAの電位変化に応じてpMOSトランジスタP1は非導通状態から導通状態に切り換わり、またnMOSトランジスタN1がローレベルのプリチャージ信号により非導通状態に切り換えられるので、遅延素子の出力端子OUTは電源電圧VDDによりチャージされ、ローレベルからハイレベルに切り換わる。
遅延素子DLY1Aから後段へこのような変化が順次伝搬し、入力信号の立ち下がりエッジが一定の遅延時間を経て、末段の遅延素子の出力信号OUTnがローレベルからハイレベルに立ち上がる。
【0042】
図6は図4に示す遅延回路の動作を示す波形図である。以下、図6を参照しつつ、本実施例の遅延回路の動作を説明する。
図6に示すように、初期状態では入力信号SINはハイレベルに保持され、その反転信号SXIN はローレベルに保持されている。各遅延DLY1A,DLY2A,…,DLYnAにおいて、ノードAは電源電圧VDDレベルにプリチャージされ、出力信号OUT1,OUT2,…,OUTnはローレベルに保持されている。
【0043】
時間t0 において入力信号SINはハイレベルからローレベルに切り換わり、それと同時に、反転信号SXIN はローレベルからハイレベルに切り換わる。遅延素子DLY1Aにおいて、nMOSトランジスタN2は非導通状態から導通状態に切り換わり、ノードAはディスチャージされ、ローレベルに切り換わる。これに応じてpMOSトランジスタP1が非導通状態から導通状態に切り換わり、出力端子は電源電圧VDDによりチャージされ、ローレベルからハイレベルに切り換わる。即ち、入力信号SINの立ち下がりエッジ、即ち、その反転信号SXIN の立ち上がりエッジから一定の遅延時間を経て、遅延素子DLY1Aの出力信号OUT1がローレベルからハイレベルに立ち上がる。遅延素子DLY1Aの後段にある各遅延素子DLY2A,DLY3A,…,DLYnAにおいて、同様に入力端子INに入力された信号に対して所定の遅延時間を与えて遅延信号が出力される。
ここで、各遅延素子は入力信号に対して同じく遅延時間tD を与えるとすると、遅延素子DLY1A,DLY2A,…,DLYnAの出力信号は、入力信号に対してそれぞれtD ,2tD ,…,ntD の遅延時間が与えられる。n段の遅延素子により入力信号SINに対して最大ntD の遅延時間が与えられる。
【0044】
時間t1 において、入力信号SINがローレベルからハイレベルに切り換わり、その反転信号SXIN はハイレベルからローレベルに切り換わる。これに応じて遅延素子DLY1AにおいてノードAはローレベルからハイレベルに変化し、出力端子OUTはハイレベルからローレベルに変化する。
【0045】
他の遅延素子DLY2A,DLY3A,…,DLYnAにおいて、入力信号SINがハイレベルに、その反転信号SXIN がローレベルに切り換わった瞬間、すべてのトランジスタP1,P2,N1,N2が導通状態になり、これらのトランジスタに一瞬貫通電流が流れる。しかし、上述したように各トランジスタの大きさが異なるように形成され、駆動能力が異なるため、初段の遅延素子DLY1Aの状態変化の逐次伝搬を待たずに各遅延素子DLY2A,DLY3A,…,DLYnAにおいてノードAの電位が上昇し、出力端子の電位が降下する。この電位の変化はさらにnMOSトランジスタN1とpMOSトランジスタP1の駆動能力を弱めることとなり、その結果、初段の遅延素子DLY1Aの信号変化を待たずにすべての遅延素子DLY1A,DLY2A,…,DLYnAがほぼ同時に変化して、出力信号OUT1,OUT2,…,OUTnはほぼ同時にローレベルに切り換えられる。
【0046】
そして時間t2 において、入力信号SINはハイレベルからローレベルに変化し、これに応じて各遅延素子により、それぞれ所定の遅延時間を経て出力信号OUT1,OUT2,…,OUTnがローレベルからハイレベルに変化する。
【0047】
図7は図5に示す遅延素子の状態変化時の波形を示している。この図は遅延素子の入力信号がローレベルからハイレベルへ変化するとき、ノードAおよび出力端子OUTのレベル変化を示している。なお、ここでは遅延素子のプリチャージ信号入力端子PRがローレベルに保持され、その反転信号の入力端子XPRがハイレベルに保持されている。また、図7の波形図は、ノードAは電源電圧VDDによりプリチャージされ、ハイレベルに保持され、出力端子OUTはローレベルに保持されている、いわゆるプリチャージ状態を初期状態として遅延素子の遅延動作を示すものである。
図示のよう、入力端子INがローレベルに保持されているとき、ノードAがハイレベル、出力端子OUTがローレベルにそれぞれ保持されている。入力端子INに印加された信号のレベルが上昇し、図示のnMOSトランジスタN1のしきい値電圧Vthn を越えた場合、ノードAの電位はハイレベルからローレベルに変化する。ノードAの電位がpMOSトランジスタP1のしきい値電圧Vthp より低くなると、pMOSトランジスタP1が導通状態となり、出力端子OUTの電位が上昇し、最後に電源電圧VDDレベルに達する。
【0048】
このように動作する遅延素子の遅延時間tD は、図7に示す通りである。図37に示す従来のインバータが2段直列して構成した遅延素子の動作波形に較べると、本実施例の遅延素子の遅延時間が短い結果が分かる。
本実施例の遅延素子では前段の出力端子に後段の遅延素子の一つのトランジスタのゲートのみ接続され、各遅延素子の出力端子の負荷容量が小さい。従来の遅延素子では前段の出力端子に後段の遅延素子の二つのトランジスタのゲートが接続され、遅延素子の負荷容量が大きい。また、通常のインバータでは入力信号電圧がほぼ電源電圧VDDの半分のレベルに達するとき出力信号レベルが変化するが、本実施例の遅延素子では、トランジスタのしきい値電圧Vthp ,Vthn で出力端子のレベルが変化する。これらの理由で本実施例の遅延素子の遅延時間が従来のインバータにより構成された遅延素子の遅延時間より小さく、これに応じて遅延時間の細かい調整が可能である。
【0049】
以上説明したように、本実施例によれば、複数の遅延素子を直列接続して遅延回路を構成し、各遅延素子をpMOSトランジスタP1とそれより駆動能力が大きいnMOSトランジスタN1、nMOSトランジスタN2とそれより駆動能力が大きいpMOSトランジスタP2により構成し、nMOSトランジスタN2のゲートに入力信号を印加し、pMOSトランジスタP2のゲートはプリチャージ信号の反転信号の入力端子XPRに接続し、nMOSトランジスタN1のゲートはプリチャージ信号の入力端子PRに接続し、pMOSトランジスタP1のゲートはP2とN2のドレインからなる中間ノードAに接続し、入力信号の反転信号SXIN をプリチャージ信号の反転信号として各遅延素子に入力し、入力信号SINがハイレベルに保持されているとき、ノードAがハイレベル、出力端子OUTがローレベルの状態にあり、入力信号SINの立ち下がりエッジ、即ち反転信号SXIN の立ち上がりエッジを各遅延素子により順次伝搬し、遅延回路の出力端子から遅延信号OUTnが得られるので、簡単な回路構成で遅延回路を形成でき、且つ遅延ステップ幅の小さい遅延時間が得られる。
【0050】
第3実施例
図8は本発明に係る遅延回路の第3の実施例を示す回路図である。
本実施例は遅延素子DLY1B,DLY2B,…,DLYnBとセレクタSEL1,SEL2,…,SELnにより梯子型の可変遅延回路が構成されている。各遅延素子DLY1B,DLY2B,…,DLYnBは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転しない遅延素子からなる。各セレクタSEL1,SEL2,…,SELnは遅延制御信号S1,S2,…,Snに応じて入力端子A,Bに入力される2つの信号の内一つを選択して出力端子OUTに出力する。
【0051】
図8に示すように、遅延素子DLY1B,DLY2B,…,DLYnBとセレクタSEL1,SEL2,…,SELnにより、行きと帰りの二つの経路が構成されている。セレクタSEL1の入力端子Aは信号SINの入力端子TINに接続され、入力端子Bは遅延素子DLY1Bの出力端子に接続されている。遅延素子DLY1Bの入力端子はセレクタSEL2の出力端子に接続されている。セレクタSEL2の入力端子Aは入力端子TINに接続され、入力端子BはセレクタSEL3の出力端子に接続されている。
【0052】
遅延素子DLY2Bの入力端子はセレクタSEL2の入力端子Aとともに入力端子TINに接続されている。セレクタSEL3の入力端子Aは遅延素子DLY2Bの出力端子に接続され、入力端子Bは遅延素子DLY3Bの出力端子に接続されている。遅延素子DLY3Bの入力端子はセレクタSEL4の出力端子に接続されている。セレクタSEL4の入力端子Aは遅延素子DLY2Bの出力端子に接続され、入力端子BはセレクタSEL5の出力端子に接続されている。
遅延回路の以降の部分も同様に遅延素子とセレクタが接続して構成されている。
【0053】
ここで、各セレクタSEL1,SEL2,…,SELnは、遅延制御信号S1,S2,…,Snがローレベルのとき入力端子Aの信号を選択して出力端子OUTに出力し、ハイレベルのとき入力端子Bの信号を選択して出力端子OUTに出力するものとする。このような遅延回路において、ディジタル信号である遅延制御信号S1,S2,…,Snに応じて入力信号SINの折り返し地点が決定され、入力信号SINに対して出力信号SOUT の遅延時間が制御される。
【0054】
例えば、遅延制御信号S1〜S4がハイレベル、S5がローレベルの場合、入力信号SINは遅延素子DLY2Bで遅延され、セレクタSEL4の入力端子Aに入力される。セレクタSEL4により、遅延素子DLY2Bの出力信号が選択され遅延素子DLY3Bに入力される。さらに、セレクタSEL3,SEL2、遅延素子DLY1B、セレクタSEL1の経路で出力信号SOUT として、出力端子TOUT に出力される。なお、遅延制御信号S6以降の各信号S6〜Snは遅延回路の遅延時間に影響を与えることがないため、任意の値に設定することができる。
このように遅延制御信号S1,S2,…,Snの各ビットを設定することにより、遅延回路の遅延時間は遅延素子DLY1B,DLY2B,DLY3B,DLY4Bのそれぞれの遅延時間の合計となる。
【0055】
必要な遅延時間に応じて遅延制御信号S1,S2,…,Snの各ビットを設定することにより、出力端子TOUT から所定の遅延時間が与えられた遅延信号SOUT が得られる。例えば、m段の遅延素子の遅延時間が必要な場合、遅延制御信号の内、S1〜Smをハイレベルに設定し、Sm+1をローレベルに設定すると、遅延回路の出力端子TOUT からの出力信号SOUT は、入力信号SINに対してm段の遅延素子の合計遅延時間で遅れた遅延信号となる。
【0056】
図32に示す従来の可変遅延回路と較べると、本実施例の可変遅延回路は最小遅延時間が遅延段数に影響されることなく、且つ遅延制御信号と遅延時間の線型特性がよい。例えば、従来の可変遅延回路のようにn入力1出力のセレクタで遅延時間時間を制御する場合最大遅延段数nを大きくするとセレクタ部分の回路構成や遅延量が変わり、最小遅延時間が大きくなってしまう。最小遅延時間を変えない回路にするには、最大遅延段数nを大きくするに従って初段の遅延選択経路と後段の遅延選択経路で配線長やセレクタに必要なゲート段数が異なってしまい、遅延制御信号に対する遅延時間の線型特性が劣化する。
【0057】
本実施例によれば、遅延素子DLY1B,DLY2B,…,DLYnBとセレクタSEL1,SEL2,…,SELnを梯子型に接続し、各セレクタに入力する遅延制御信号S1,S2,…,Snによりセレクタを制御し、信号伝搬の経路を変化させることにより遅延回路の遅延時間を制御するので、同じ回路の繰り返しで遅延段数増減に容易に対応でき、また、最大遅延段数nが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれる。さらに、チップ上信号の入出力位置が固定され、回路の設計および変更が容易に行える。
【0058】
第4実施例
図9は本発明に係る遅延回路の第4の実施例を示す回路図である。
本実施例では遅延素子DLY1a,DLY1b,DLY2a,DLY2b,…,DLYna,DLYnbとセレクタSEL1,SEL2,…,SELnにより梯子型の可変遅延回路が構成されている。各遅延素子DLY1a,DLY1b,…,DLYna,DLYnbは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転する遅延素子からなる。各セレクタSEL1,SEL2,…,SELnは遅延制御信号S1,S2,…,Snに応じて入力端子A,Bに入力される2信号の内一つを選択して出力端子OUTに出力する。
【0059】
図9に示すように、遅延素子DLY1a,DLY1b,DLY2a,DLY2b,…,DLYna,DLYnbとセレクタSEL1,SEL2,…,SELnにより、行きと帰りの二つの経路が構成されている。セレクタSEL1の入力端子Aは遅延素子DLY1aの入力端子とともに信号SINの入力端子TINに接続され、入力端子Bは遅延素子DLY1bの出力端子に接続されている。遅延素子DLY1bの入力端子はセレクタSEL2の出力端子に接続されている。セレクタSEL2の入力端子Aは遅延素子DLY1aの出力端子に接続され、入力端子Bは遅延素子DLY2bの出力端子に接続されている。
遅延回路の以降の各段は、同様な構成を有し、各遅延素子とセレクタにより、梯子型の遅延回路が構成されている。
【0060】
ここで、各セレクタSEL1,SEL2,…,SELnは、遅延制御信号S1,S2,…,Snがローレベルのとき入力端子Aの信号を選択して出力端子OUTに出力し、ハイレベルのとき入力端子Bの信号を選択して出力端子OUTに出力するものとする。このような遅延回路において、ディジタル信号である遅延制御信号S1,S2,…,Snに応じて入力信号SINの折り返し地点が決定され、入力信号SINに対して出力信号SOUT の遅延時間が制御される。
【0061】
例えば、遅延素子4段分の遅延時間が必要な場合、遅延制御信号S1,S2,…,Snの内、S1,S2をハイレベルに設定し、信号S3をローレベルに設定することにより、入力端子TINに入力した信号SINは遅延素子DLY1a,DLY2aを介して、セレクタSEL3により折り返され、出力端子TOUT に出力されるので、遅延回路の遅延時間は遅延素子DLY1a,DLY2a,DLY2b,DLY1bのそれぞれの遅延時間の合計となる。
【0062】
一般的に、遅延素子2m段分の遅延時間が必要な場合には、遅延制御信号S1〜Smまではハイレベルに設定し、遅延制御信号Sm+1をローレベルに設定することにより、遅延回路により所望の遅延時間が得られる。
【0063】
以上説明したように、本実施例によれば、遅延素子DLY1a,DLY1b,DLY2a,DLY2b,…,DLYna,DLYnbとセレクタSEL1,SEL2,…,SELnを梯子型に接続し、各セレクタに入力する遅延制御信号S1,S2,…,Snによりセレクタを制御し、信号伝搬の経路を変化させることにより遅延回路の遅延時間を制御するので、同じ回路の繰り返しで遅延段数増減に容易に対応でき、また、最大遅延段数nが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれ、チップ上の非遅延信号の入出力位置も固定できる。
【0064】
第5実施例
図10は本発明に係る遅延回路の第5の実施例を示す回路図である。
本実施例の遅延回路はn段の遅延素子DLYW1,DLYW2,…,DLYWnにより構成されている。各遅延素子DLYW1,DLYW2,…,DLYWnにはプリチャージ信号入力端子PR、その反転信号入力端子XPR、信号入力端子IN1,IN2、遅延信号出力端子OUT1,OUT2がそれぞれ設けられている。
【0065】
各遅延素子のプリチャージ信号入力端子PRは遅延回路の入力端子TINに接続され、その反転信号入力端子XPRはインバータINV1の出力端子に接続されている。インバータINV1の入力端子は遅延回路の入力端子TINに接続されている。なお、バッファBUF1,BUF2は入力信号SINおよびその反転信号を増幅し、入力端子TINおよびインバータINV1の出力端子から遠く配置されている遅延素子に供給されているプリチャージ信号およびその反転信号のレベルを一定に保持する。
【0066】
遅延素子DLYW1の出力端子OUT1は遅延素子DLYW2の入力端子IN1に接続され、遅延素子DLYW1の入力端子IN2は遅延素子DLYW2の出力端子OUT2に接続され、出力端子OUT2は遅延回路の出力端子TOUTに接続されている。
遅延素子DLYW2の出力端子OUT1は遅延素子DLYW3の入力端子IN1に接続され、入力端子IN2は遅延素子DLYW3の出力端子OUT2に接続されている。
遅延素子DLYW3以降の各遅延段の遅延素子も同様に接続されている。最終段を構成する遅延素子DLYWnにおいて、出力端子OUT1は入力端子IN2に接続されている。
【0067】
このように、遅延素子DLYW1,DLYW2,…,DLYWnにより遅延回路が構成されている。遅延回路は上下二つの信号伝搬経路を有し、上方の伝搬経路において信号は左から右へ、下方の伝搬経路において信号は右から左へ伝搬されていく。各遅延素子に遅延制御信号S1,S2,S3,S4,…,S2n−1,S2nが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号SINに対する出力信号SOUT の遅延時間が制御される。
【0068】
図11は遅延素子の一構成例を示している。図示のように、本例の遅延素子は図2に示す本発明の第1の実施例の遅延素子を上下2段並べて構成されている。上段の部分において、入力端子IN1に入力された信号に所定の遅延時間を与えて出力端子OUT1に出力し、下段の部分において、入力端子IN2に入力された信号に所定の遅延時間を与えて出力端子OUT2に出力する。また、上段の入力端子と下段の出力端子OUT2との間にnMOSトランジスタN1が接続され、上段の中間ノードAと下段の中間ノードBとの間にpMOSトランジスタP1が接続されている。
【0069】
nMOSトランジスタN1のゲートはインバータINVAの出力端子に接続され、インバータINVAの入力端子は遅延制御信号SAの入力端子に接続されている。pMOSトランジスタP1のゲートは遅延制御信号SBの入力端子に接続されている。
遅延制御信号SAがハイレベルに保持されているとき、nMOSトランジスタN1のゲートにローレベルの信号が印加され、nMOSトランジスタN1が非導通状態にあり、入力端子IN1に入力された信号は中間ノードAを介して所定の遅延時間で遅れて出力端子OUT1に伝搬される。
一方、遅延制御信号SAがローレベルに保持されているとき、nMOSトランジスタN1のゲートにハイレベルの信号が印加され、nMOSトランジスタN1が導通状態に保持されるので、入力端子IN1に入力された信号は遅延素子を介さずにそのまま出力端子OUT2に出力される。
【0070】
遅延制御信号SBがハイレベルに保持されているとき、pMOSトランジスタP1が非導通状態にあり、上段の回路においてノードAの信号は出力端子OUT1に出力され、下段の回路において入力端子IN2に入力された信号が中間ノードBを介して出力端子OUT2に出力される。
一方、遅延制御信号SBがローレベルに保持されているとき、pMOSトランジスタP1が導通状態に保持され、上段の中間ノードAと下段の中間ノードBが導通され、上段の中間ノードAの信号は下段の中間ノードBに伝搬され、下段の出力端子OUT2に出力される。
【0071】
このように、遅延素子に入力される遅延制御信号SA,SBのレベルを設定することにより遅延素子における信号の伝搬あるいは折り返し動作が制御され、一つの遅延素子は信号遅延と選択の両方の機能を共有する。以下、図10、11を参照しつつ、本実施例の遅延回路の動作を説明する。
遅延回路が動作する前に、上段および下段の回路がそれぞれ入力されるプリチャージ信号およびその反転信号に応じてプリチャージされる。入力端子に入力される信号の立ち下がりエッジがそれぞれ所定の遅延時間を経て出力端子に伝搬されていく。
例えば、図11に示す遅延素子において、遅延制御信号SA,SBがともにハイレベルに保持されているとき、上段の回路において入力端子IN1に入力された信号が遅延時間を経て出力端子OUT1に出力される。ディスチャージ時の信号のレベルの変化は上段の入力端子IN1から出力端子OUT1へ伝わり、信号の変化が図10に示すように後段の回路を介して戻ってきて、下段の入力端子IN2に入力され、下段の回路において入力端子IN2に入力された信号が所定の遅延時間を経て出力端子OUT1に出力される。
【0072】
遅延制御信号SAがハイレベル、SBがローレベルに保持されているとき、上段の中間ノードAと下段の中間ノードBが接続される。この場合、上段の入力端子IN1に入力される信号の立ち下がりエッジに応じて上段回路の中間ノードAがローレベルからハイレベルに切り換わり、下段の回路の中間ノードBもこれに応じて同様にレベルが変化する。中間ノードBのレベル変化に応じて下段の出力端子OUT2がプリチャージ状態のハイレベルからディスチャージ状態のローレベルに変化する。この場合、下段の回路を構成するpMOSトランジスタP4と上段の回路を構成するpMOSトランジスタP5、下段の回路を構成するnMOSトランジスタN3と上段の回路を構成するnMOSトランジスタN5とがそれぞれ同じ大きさに形成された場合、出力端子OUT2に出力された遅延信号の遅延時間は図2に示す遅延素子一つ分の遅延時間と同じになる。図2に示す遅延素子の遅延時間をtD とすると、この場合、入力端子IN1に入力された信号に対して出力端子OUT2から出力される遅延信号の遅延時間はtD である。
その後上段の中間ノードAのレベル変化が出力端子OUT1を介して外部に出力され、図10に示すように後段の回路を経て下段の入力端子IN2に入力される。しかしそのときすでに下段の中間ノードBがハイレベルになっており、ノードBのレベルは変化しない。
【0073】
遅延制御信号SAがローレベルに保持されているとき、上段の入力端子IN1と下段の出力端子OUT2が接続され、入力端子IN1に入力された信号が遅延せず出力端子OUT2に出力される。
【0074】
即ち、遅延制御信号SA,SBがともにハイレベルに保持されているとき、上段と下段の回路はそれぞれ遅延素子として動作し、入力信号に対して図2に示す遅延素子一つ分の遅延時間を与える。
遅延制御信号SAがハイレベル、SBがローレベルに保持されているとき、上段の入力端子IN1に入力された信号に対して遅延素子一つ分の遅延時間を与えて、遅延信号が下段の出力端子OUT2に出力される。
遅延制御信号SAがローレベルに保持されているとき、上段の入力端子IN1に入力された信号が遅れることなく、下段の出力端子OUT2に出力される。
【0075】
このような遅延素子が図10に示すように接続して構成された遅延回路において、各遅延素子DLYW1,DLYW2,…,DLYWnに入力された遅延制御信号S1,S2,S3,S4,…,S2n−1,S2nを制御することにより、遅延回路の遅延時間を制御することができる。且つ、各遅延素子DLYW1,DLYW2,…,DLYWnにおいて、信号の伝搬経路を制御する信号選択部分は一つのトランジスタにより構成され、回路の構成が簡単化される。
【0076】
以上説明したように、本実施例によれば、上下2段並べて構成された遅延素子をn段で遅延回路を構成し、各遅延素子に入力される遅延制御信号に応じて遅延回路における信号の伝搬経路を変化させ、遅延回路の遅延時間を制御し、各遅延素子における信号選択回路は一つのトランジスタにより構成できるので、簡単の回路構成で遅延素子および選択回路の両方の機能を実現でき、回路規模の縮小化を実現でき、論理回路により構成された選択回路に較べて、選択回路における信号の遅延量が小さく抑制でき、遅延制御信号と遅延時間の線型特性が優れた遅延回路を実現できる。
【0077】
第6実施例
図12は本発明に係る遅延回路の第6の実施例を示す回路図である。
本実施例は上述した第3、第4および第5の実施例の可変遅延回路に遅延制御信号S1,S2,…,Snを供給する回路である。
上述したように、可変遅延回路に供給される遅延制御信号の各ビットの値により、遅延回路における信号の伝搬経路が変化して遅延時間が制御される。具体的に、遅延制御信号S1,S2,…,Snの順で最初にローレベルのビットにより信号の折り返し地点が決定され、それに応じた遅延時間が設定される。
【0078】
また、実際の応用では遅延時間の増減を指示するアップダウン信号SUDに応じて遅延制御信号S1,S2,…,Snを生成することがしばしばある。図12はこのような遅延制御信号生成回路の一例を示している。
図示のように、本例の生成回路はアップダウン信号SUD、クロック信号CLKを受けて、アップダウン信号SUDの指示に応じて可変遅延回路の遅延時間を制御する遅延制御信号S1,S2,…,Snを生成する。
【0079】
遅延制御信号生成回路はラッチ回路C1,C2,…,Cnにより構成されている。各ラッチ回路はアップダウン信号SUD、クロック信号CLKを受けて、さらにPXQ端子から前段のラッチ回路の出力信号Qの反転信号XQ、NXQ端子から後段のラッチ回路の反転信号XQを受けて、これらの信号について論理演算を行った結果で次の出力を決定し、クロック信号CLKの1周期毎に遅延制御信号の遅延段数を一段のみ増減する。また、初段のラッチ回路C1のPXQ端子がローレベル、例えば接地電位GNDに保持され、最後段のラッチ回路Cnの端子NXQがハイレベル、例えば電源電圧VDDレベルに保持されている。
【0080】
図13はラッチ回路の一構成例を示している。図示のように、ラッチ回路はANDゲートG1、NORゲートG2、DフリップフロップD1により構成されている。
ANDゲートG1の一方の入力端子はアップダウン信号SUDの入力端子UPに接続され、他方の入力端子は後段のラッチ回路の反転出力信号の入力端子NXQに接続され、NORゲートG2の一方の入力端子は前段のラッチ回路の反転出力信号の入力端子PXQに接続され、他方の入力端子はANDゲートG1の出力端子に接続されている。Dフリップフロップの信号入力端子DはNORゲートG2の出力端子に接続され、クロック信号入力端子はクロック信号CLKの入力端子CKに接続されている。Dフリップフロップの出力端子Qから遅延制御信号の一ビットが出力され、出力端子XQからその反転信号が出力される。
【0081】
ここで、遅延回路の遅延時間を増加させる場合に外部制御回路によりアップダウン信号SUDがローレベルに設定され、遅延時間を低減させる場合にアップダウン信号SUDがハイレベルに設定されるものと仮定する。図12に示す遅延制御信号生成回路において、一つのラッチ回路のみはローレベルの信号を出力し、他のラッチ回路はハイレベルの信号を出力する。
【0082】
例えば、初期状態として、遅延制御信号S1,S2,…,Snの内S1〜Sxはハイレベル、Sx+1〜Snはローレベルとする。遅延時間を増加させるため外部制御回路によりアップダウン信号SUDがローレベルに保持される場合に、クロック信号CLKの変化タイミング、例えば立ち上がりエッジにおいて、ラッチ回路Cx+1の出力信号Qはローレベルからハイレベルに切り換えられる。これに応じて可変遅延回路における信号伝搬経路が変化し、遅延段数が増えるので、遅延時間は遅延素子一段分増加する。
一方、同じ初期状態において、遅延時間を低減させるため外部制御回路によりアップダウン信号SUDがハイレベルに保持されている場合に、クロック信号CLKの立ち上がりエッジにおいて、ラッチ回路Cx−1の出力信号Qはハイレベルからローレベルに切り換えられる。これに応じて可変遅延回路における遅延段数が減少するので、遅延時間は遅延素子一段分低減する。
【0083】
図13に示すラッチ回路において、外部制御回路によりアップダウン信号SUDがローレベルに保持されている場合に、前段のラッチ回路の出力信号に応じてDフリップフロップD1への入力信号レベルが決まる。例えば、前段のラッチ回路からハイレベルの遅延制御信号が出力されている場合、PXQ端子からローレベルの信号が入力され、NORゲートG2の出力端子はハイレベルに保持され、クロック信号CLKの立ち上がりエッジにおいてDフリップフロップD1の出力端子Qがハイレベルに切り換えられる。これにより、可変遅延回路における信号伝搬経路の遅延素子の段数が増え、遅延時間が増加する。
【0084】
一方、外部制御回路によりアップダウン信号SUDがハイレベルに保持されている場合に、後段のラッチ回路の出力信号に応じてDフリップフロップD1の出力信号レベルが決まる。例えば、後段のラッチ回路からローレベルの遅延制御信号が出力されている場合、端子NXQからハイレベルの信号が入力され、ANDゲートG1からハイレベルの信号が出力されるので、NORゲートG2の出力端子がローレベルに保持され、クロック信号CLKの立ち上がりエッジでDフリップフロップD1の出力端子Qがローレベルに切り換えられる。これにより、可変遅延回路における信号伝搬経路の遅延素子段数が減り、遅延時間が低減する。
【0085】
なお、上述した遅延制御信号を生成するためのラッチ回路は多数存在し、図13にその一例のみ示している。ここで、例えば、“・”を論理積、“+”を論理和、INV(x)を信号xの論理反転を表すとすると、次式に示す信号yを生成し、DフリップフロップD1に供給する論理回路を有するものであればよい。
【0086】
【数1】
y=INV(SUD・INV(次段のQ) +INV(前段のQ)) …(1)
【0087】
図14はアップダウン信号SUD、クロック信号CLKに応じて図12に示す遅延制御信号生成回路から出力される遅延制御信号S1,S2,…,Snの波形を示している。図示のように、遅延制御信号S1,S2,…,Snの内、S1,S2,S3がハイレベル、S4〜Snがローレベルの初期状態から始まる。時間t1 においてクロック信号CLKが立ち上がり、このときアップダウン信号SUDがハイレベルに保持されているので、遅延制御信号S3がハイレベルからローレベルに切り換えられる。さらに時間t2 において遅延制御信号S2がハイレベルからローレベルに切り換えられる。これに応じて図12に示す可変遅延回路の信号伝搬経路の遅延素子数が一つずつ減り、遅延時間が遅延素子2段分低減する。
【0088】
時間t3 において、アップダウン信号SUDがハイレベルからローレベルに切り換わり、これに応じて時間t4 においてクロック信号CLKが立ち上がり、遅延制御信号S2がローレベルからハイレベルに切り換わる。さらに、時間t5 でクロック信号CLKの立ち上がりエッジに応じて遅延制御信号S3がローレベルからハイレベルに切り換わる。これにより、可変遅延回路の信号伝搬経路の遅延素子数が一つずつ増え、遅延時間が遅延素子2段分増加する。
【0089】
以上説明したように、本実施例によれば、ANDゲートG1、NORゲートG2からなる論理回路とDフリップフロップD1により構成したラッチ回路C1,C2,…,Cnを用いて遅延制御信号生成回路を構成し、各ラッチ回路の論理回路は前後段のラッチ回路の出力信号および遅延時間の増減を制御するアップダウン信号SUD、動作タイミングを制御するクロック信号CLKに応じて動作し、アップダウン信号SUDのレベルに応じて各ラッチ回路の出力信号を制御し、これを受けた可変遅延回路における信号の伝搬経路を変化させることにより、遅延時間を制御するので、アップダウン信号SUDを設定することで可変遅延回路により所望の遅延時間が得られる。
【0090】
第7実施例
図15は本発明に係る遅延回路の第7の実施例を示す回路図である。
本実施例は上述した本発明の第6の実施例と同様に可変遅延回路に遅延制御信号S1,S2,…,Smを供給する遅延制御信号生成回路であるが、第6の実施例と異なって本実施例では、SRラッチSRLAT1,SRLAT2とNANDゲートG1,G2,G3,G4により構成されたラッチ回路CS1,CS2,…,CSmを用いて、遅延制御信号S1,S2,…,S2m−1,S2mを生成する。
【0091】
図16はラッチ回路の一構成例を示している。図示のように、本例のラッチ回路はSRラッチSRLAT1,SRLAT2とNANDゲートG1,G2,G3,G4により構成され、外部から遅延時間の増減を指示する制御信号CLA,PRA,CLB,PRBおよび前段と後段のラッチ回路の出力信号を受けて、出力信号QA,QBを設定する。
なお、制御信号CLA,PRA,CLB,PRBは外部の制御回路により供給され、例えば、可変遅延回路において遅延素子の段数が偶数でそこから1段遅延素子を増加させる場合はPRAにパルスを与え、遅延段数が偶数段でそこから1段遅延素子を減少させる場合はCLBにパルスを与え、遅延素子段数が奇数段でそこから1段遅延素子を低減させる場合はPRBにパルスを与え、遅延素子段数が奇数段でそこから1段遅延素子を減少させる場合はCLAにパルスを与える。本実施例の遅延制御信号生成回路はこのような制御信号CLA,PRA,CLB,PRBに応じて遅延制御信号S1,S2,…,S2m−1,S2mを生成し、可変遅延回路における遅延素子段数を増減させる。
【0092】
NANDゲートG1,G2,G3,G4はそれぞれ二入力A1,A2を有するNANDゲートであって、NANDゲートG1の入力端子A1はラッチ回路の入力端子PQに接続され、なお入力端子PQは前段のラッチ回路の出力端子QBに接続されている。NANDゲートG1の入力端子A2は制御信号PRAの入力端子に接続されている。NANDゲートG2の入力端子A1は制御信号CLAの入力端子に接続され、入力端子A2はSRラッチSRLAT2の出力端子XQに接続されている。NANDゲートG1,G2の出力端子はそれぞれSRラッチSRLAT1の入力端子XR,XSに接続されている。
【0093】
NANDゲートG3の入力端子A1はSRラッチSRLAT1の出力端子Qに接続され、入力端子A2は制御信号PRBの入力端子に接続されている。NANDゲートG4の入力端子A1は制御信号CLBの入力端子に接続され、入力端子はラッチ回路の入力端子NXQに接続されている。NANDゲートG3,G4の出力端子はそれぞれSRラッチSRLAT2の入力端子XR,XSに接続されている。
【0094】
SRラッチSRLAT1,SRLAT2は同じ構成を有しおり、図17はその構成を示している。図示のようにSRラッチは二つのNANDゲートS1,S2により構成され、NANDゲートS1の一方の入力端子はXR端子に接続され、他方の入力端子はNANDゲートS2の出力端子に接続され、NANDゲートS2の一方の入力端子はXS端子に接続され、他方の入力端子はNANDゲートS1の出力端子に接続されている。
【0095】
このようなSRラッチにおいて、入力端子XR,XSに入力される信号のレベル変化、ここでは立ち下がりエッジにおいて出力端子XQ,Qの信号が設定される。ここで、ハイレベルの信号を“1”、ローレベルの信号を“0”として、入力信号XR,XSが“10”および“01”の場合、出力信号XQ,Qはそれぞれ“01”および“10”に設定され、入力信号が“11”の場合、出力信号は前の状態を保持する。また入力信号が“00”の場合、出力信号は不定となり、これは禁止状態である。
【0096】
図17に示すSRラッチ回路は二つのNANDゲートS1,S2により構成されるので、図16に示すラッチ回路全体は、8つのNANDゲートにより構成される。一つのNANDゲートを4つのMOSトランジスタにより構成できるので、図16に示す一つのラッチ回路は、合計32のトランジスタにより構成される。
【0097】
図18は制御信号CLA,PRA,CLB,PRBおよびそれに応じて設定される遅延時間制御信号S1,S2,…,S2m−1,S2mの一部分の波形を示す波形図である。以下、図15および図18を参照しつつ、本実施例の遅延制御信号生成回路の動作について説明する。
【0098】
図18に示すように、初期状態としてS1(図示しない)、S2,S3,S4,S5はハイレベルに保持され、S6および図示しないS7以降の信号はローレベルに保持されている。時間t0 において、制御信号CLAにパルスが与えられ、これに応じて遅延制御信号S5がハイレベルからローレベルに切り換えられるので、これにより制御される可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が低減する。
【0099】
次いで、時間t1 において、制御信号CLBにパルスが与えられ、これに応じて遅延制御信号S4がハイレベルからローレベルに切り換えられるので、可変遅延回路の遅延時間がさらに遅延素子一段分低減する。同様に時間t2 において制御信号CLAにパルスが与えられ、これに応じて遅延制御信号S3がハイレベルからローレベルに切り換えられるので、これにより制御される可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が低減する。
【0100】
時間t3 において、制御信号PRAにパルスが与えられ、これに応じて遅延制御信号S3がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。次いで時間t4 において制御信号PRBにパルスが与えられ、これに応じて遅延制御信号S4がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。さらに時間t5 において、制御信号PRAにパルスが与えられ、これに応じて遅延制御信号S5がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。
【0101】
以上説明したように、本実施例によれば、SRラッチSRLAT1,SRLAT2およびNANDゲートG1,G2,G3,G4からなるラッチ回路CS1,CS2,…,CSmを用いて遅延制御信号生成回路を構成し、各ラッチ回路は前後段のラッチ回路の出力信号および遅延時間の増減を制御する制御信号CLA,PRA,CLB,PRBを受けて、遅延制御信号S1,S2,…,S2m−1,S2mを生成し、これを受けて可変遅延回路における信号の伝搬経路を変化させることにより、遅延時間を制御するので、制御信号CLA,PRA,CLB,PRBを設定することで可変遅延回路により所望の遅延時間が得られる。
たとえば、カウンタの出力から論理ゲートからなるデコーダで可変遅延回路に必要な遅延制御信号S1〜Snを作る方法では、カウント値が切り替えの際に不要なグリッチが発生することがある。本第6及び第7実施例の遅延信号生成回路によれば、そのような方法に比べグリッチ発生の心配がない。また、遅延信号生成回路が単純かつ同じ回路の繰り返しで実現でき、カウンタや大規模なデコーダ回路を用いることなく、遅延回路の遅延時間を制御することができる。
【0102】
第8実施例
図19は本発明に係る遅延回路の第8の実施例を示す回路図である。
本実施例は図15に示す遅延制御信号生成回路を構成するラッチ回路CS1,CS2,…,CSmのもう一つの構成例を示すものである。
図19に示すように、本実施例のラッチ回路はpMOSトランジスタP1〜P8、nMOSトランジスタN1〜N12により構成され、一段のラッチ回路として合計20個のMOSトランジスタにより構成でき、図16に示すラッチ回路に較べると、ラッチ回路を構成するためのMOSトランジスタ数が大幅に低減される。
【0103】
pMOSトランジスタP1とnMOSトランジスタN3のゲートはともにノードND2に接続され、nMOSトランジスタN1とpMOSトランジスタP2のゲートはともに制御信号PRAの入力端子に接続されている。nMOSトランジスタN2のゲートは端子PQに接続され、前段のラッチ回路の出力端子QBに接続されている。
pMOSトランジスタP3とnMOSトランジスタN4のゲートはともにノードND1に接続され、nMOSトランジスタN5とpMOSトランジスタP4のゲートはともに制御信号CLAの入力端子に接続されている。nMOSトランジスタN6のゲートはノードND4に接続されている。
【0104】
pMOSトランジスタP1,P3のソースはともに電源電圧VDDの供給線に接続され、pMOSトランジスタP1のドレインはpMOSトランジスタP2のソースと接続され、pMOSトランジスタP2のドレインはノードND1に接続されている。nMOSトランジスタN1,N3のドレインはノードND1に共通に接続され、nMOSトランジスタN1のソースはnMOSトランジスタN2のドレインと接続され、nMOSトランジスタN2,N3のソースは接地されている。
pMOSトランジスタP3のドレインはpMOSトランジスタP4のソースに接続され、pMOSトランジスタP4のドレインはノードND2に接続されている。nMOSトランジスタN4,N5のドレインはノードND2に共通に接続され、nMOSトランジスタN5のソースはnMOSトランジスタN6のドレインに接続され、nMOSトランジスタN4,N6のソースは接地されている。
【0105】
また、pMOSトランジスタP5〜P8、nMOSトランジスタN7〜N12は上述した部分とほぼ同様に接続されている。
ラッチ回路の出力端子QAはノードND2に接続され、出力端子XQAはノードND1に接続されている。さらに出力端子QBはノードND4に接続され、出力端子XQBはノードND3に接続されている。また、ラッチ回路の出力端子QAから遅延制御信号の奇数番の信号S1,S3,…,S2m−1が出力され、出力端子QBから遅延制御信号の偶数番の信号S2,S4,…,S2mが出力される。
【0106】
このように構成されたラッチ回路において、出力端子QAからハイレベルの信号が出力され、出力端子QBからローレベルの信号が出力される初期状態より、その動作について説明する。この場合、出力端子XQAはローレベル、出力端子XQBはハイレベルにそれぞれ保持されている。即ち、ノードND1はローレベル、ノードND2はハイレベル、ノードND3はハイレベル、ノードND4はローレベルにそれぞれ保持されている。
例えば、図18の波形図に示すように、制御信号CLAに正のパルスが与えられた場合、nMOSトランジスタN5が導通状態となる。なお、このとき、ラッチ回路の出力端子XQBからハイレベルの信号が出力されているので、nMOSトランジスタN6も導通状態となる。これに応じてノードND2はハイレベルからローレベルに切り換えられ、これに応じてpMOSトランジスタP1,P2がともに導通状態になり、ノードND1はローレベルからハイレベルに切り換えられる。
即ち、ラッチ回路の出力端子QAはハイレベルからローレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分低減する。
【0107】
次いで、上述した説明と同じ初期状態、即ち、出力端子QAからハイレベルの信号が出力され、出力端子QBからローレベルの信号が出力されているとき、制御信号PRBに正のパルス信号が与えられた場合の動作について説明する。このとき、nMOSトランジスタN7が非導通状態から導通状態に切り換えられ、また、nMOSトランジスタN8も導通状態にあるので、ノードND3がハイレベルからローレベルに切り換えられる。これに応じてpMOSトランジスタP7が非導通状態から導通状態に切り換えられ、また、pMOSトランジスタP8も導通状態にあるので、ノードND4がローレベルからハイレベルに切り換えられる。
即ち、ラッチ回路の出力端子QBはローレベルからハイレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分増加する。
【0108】
以上説明したように、本実施例によれば、遅延制御信号生成回路を構成する各ラッチ回路をそれぞれ20個のMOSトランジスタにより構成され、前述した本発明の第7の実施例に較べると、ラッチ回路を構成するためのMOSトランジスタの数を低減でき、遅延制御信号生成回路全体の構成を簡単化できる。
【0109】
第9実施例
図20は本発明に係る遅延回路の第9の実施例を示す回路図である。
本実施例は上述した第8の実施例と同様に、遅延制御信号生成回路を構成するラッチ回路のもう一つの回路例を示している。ただし、本実施例ではラッチ回路を構成するpMOSトランジスタおよびnMOSトランジスタの駆動能力を調整することにより、図19に示す第8の実施例に較べてさらにMOSトランジスタの数を低減できるラッチ回路を実現する。
【0110】
図20に示すように、pMOSトランジスタP1、P3、P5、P7の駆動能力をN1、N2、N5、N6、N7、N8、N11、N12より充分小さく設定し、pMOSトランジスタP2、P4、P6、P8の各トランジスタのソースとドレインが接続されていた配線をショートすれば、図19のラッチ回路にあるpMOSトランジスタP2、P4、P6、P8を削除することが可能であり、ラッチ回路を構成するトランジスタ数がさらに低減する。
【0111】
第10実施例
図21は本発明に係る発振回路の第1の実施例を示す回路図である。
図示のように、本実施例の発振回路は、図1に示す遅延回路の第1の実施例を用いて実現したものである。ここでは、回路の同じ構成部分は同じ符号を用いて表記し、かつ以下の説明においては、遅延素子DLY1,DLY2,…,DLYnからなる遅延回路部分について省略する。
【0112】
遅延回路の最後段の遅延素子DLYnの出力信号CKnはNANDゲートNGT1を介して、遅延回路の入力端子に帰還され、環状発振回路(リングオシレータ)が構成されている。NANDゲートNGT1の一方の入力端子は遅延素子DLYnの出力端子OUTに接続され、他方の入力端子は発振回路の動作/停止状態を制御する制御信号SONの入力端子に接続されている。
制御信号SONがローレベルに保持されているとき、NANDゲートNGT1の出力端子がハイレベルに保持され、各遅延素子DLY1,DLY2,…,DLYnの出力信号CK1,CK2,…,CKnはすべてハイレベルに保持され、発振回路は停止状態に設定される。
一方、制御信号SONがハイレベルに保持されているとき、NANDゲートNGT1の出力端子に遅延素子DLYnの出力信号CKnの反転信号が出力され、これが遅延回路の入力信号として遅延素子DLY1の入力端子INに入力され、発振回路は動作状態に設定され、各遅延素子DLY1,DLY2,…,DLYnからクロック信号CK1,CK2,…,CKnがそれぞれ出力される。
【0113】
図22は図21に示す発振回路が動作時の出力信号を示している。図示のように、発振回路動作時に、遅延回路を構成する各遅延素子DLY1,DLY2,…,DLYnからそれぞれデューティの異なるクロック信号CK1,CK2,…,CKnが得られる。
【0114】
以上説明したように、本実施例によれば、複数の遅延素子DLY1,DLY2,…,DLYnにより遅延回路を構成し、末段の遅延素子DLYnからの出力信号をNANDゲートNGT1を介して、その反転信号を初段の遅延素子DLY1の入力端子に入力させ、リングオシレータを構成するので、デューティ比の異なる複数のクロック信号CK1,CK2,…,CKnを同時に得ることができる。
【0115】
第11実施例
図23は本発明に係る発振回路の第2の実施例を示す回路図である。
本実施例の発振回路は、図8に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はNANDゲートNGT1および遅延素子DLY1,DLY2,…,DLYnとセレクタSEL1,SEL2,…,SELnからなる可変遅延回路により構成されている。セレクタSEL1,SEL2,…,SELnに入力される遅延制御信号S1,S2,…,Snに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
【0116】
遅延回路を構成するセレクタSEL1の出力信号SOUT がNANDゲートNGT1の一方の入力端子に入力され、NANDゲートNGT1の出力信号SINは遅延回路の入力信号として遅延回路に入力される。NANDゲートNGT1の他方の入力端子は発振回路の動作/停止状態を制御する制御信号SONの入力端子に接続されている。
制御信号SONがローレベルに保持されているとき、NANDゲートNGT1の出力端子がハイレベルに保持され、発振動作が停止状態に設定され、制御信号SONがハイレベルに保持されているとき、NANDゲートNGT1の出力端子から遅延回路の出力信号SOUT の反転信号SINが出力され、反転信号SINがさらに遅延回路に入力されるので、環状発振回路において発振動作が行われる。
【0117】
セレクタSEL1,SEL2,…,SELnに入力される遅延制御信号S1,S2,…,Snにより、遅延回路の遅延時間が制御され、これに応じて発振回路の発振周波数が制御される。即ち、可変遅延回路により周波数可変な発振回路が構成できる。例えば、遅延制御信号S1,S2,…,Snにより遅延時間が小さく設定されるとき、発振周波数が大きくなり、逆に遅延時間を大きく設定されるとき、発振周波数が小さくなる。
【0118】
以上説明したように、本実施例によれば、遅延素子DLY1,DLY2,…,DLYnとセレクタSEL1,SEL2,…,SELnにより構成される可変遅延回路とNANDゲートNGT1により環状発振回路を構成し、セレクタSEL1,SEL2,…,SELnに入力される遅延時間制御信号S1,S2,…,Snにより遅延回路の遅延時間を制御することにより発振周波数を制御するので、ディジタル信号により発振周波数が設定できる発振回路を実現でき、同じ回路の繰り返しで遅延段数増減に容易に対応でき、かつ遅延素子の段数を増やしての回路レイアウト上の信号の出力端子の位置が変化しない。また、最大遅延段数nが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれるため、遅延制御信号に対する発振周波数の線型特性がよく、最大発振周波数が大きく設定できる。
【0119】
第12実施例
図24は本発明に係る発振回路の第3の実施例を示す回路図である。
本実施例の発振回路は、図9に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はNANDゲートNGT1および遅延素子DLY1a,DLY1b,DLY2a,DLY2b,…,DLYna,DLYnbとセレクタSEL1,SEL2,…,SELnからなる可変遅延回路により構成されている。セレクタSEL1,SEL2,…,SELnに入力される遅延制御信号S1,S2,…,Snに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
【0120】
なお、遅延回路の構成要素の相違点を除けば、本実施例は図23に示す発振回路の第2の実施例とほぼ同様な構成を有しており、よって上述した第2の実施例の発振回路とほぼ同様な効果を有する。
【0121】
第13実施例
図25は本発明に係る発振回路の第4の実施例を示す回路図である。
本実施例の発振回路は、図10に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はNANDゲートNGT1および遅延素子DLYW1,DLYW2,…,DLYWnからなる可変遅延回路により構成されている。遅延素子DLYW1,DLYW2,…,DLYWnの構成は図11に示しており、これらの遅延素子により構成された可変遅延回路の構成および動作については、遅延回路の第5の実施例では既に詳細に説明しており、ここでは遅延回路の部分について説明を省略する。
【0122】
遅延回路の出力信号SOUT はNANDゲートNGT1の一方の入力端子に入力され、NANDゲートNGT1の他方の入力端子に発振回路の動作/停止状態を制御する制御信号SONの入力端子に接続されている。NANDゲートNGT1の出力信号SOUT は遅延回路の入力信号として遅延回路に入力される。
【0123】
各遅延素子DLYW1,DLYW2,…,DLYWnは遅延と選択の両方の機能を備えており、それぞれの遅延素子に入力される遅延制御信号S1,S2,S3,S4,…,S2n−1,S2nに応じて遅延回路の遅延時間が制御されるので、これに応じて発振回路の発振周波数が制御される。
【0124】
以上説明したように、本実施例によれば、NANDゲートNGT1と遅延素子DLYW1,DLYW2,…,DLYWnからなる可変遅延回路により、環状発振回路を構成し、遅延制御信号S1,S2,S3,S4,…,S2n−1,S2nに応じて遅延回路の遅延時間を制御することにより発振回路の発振周波数を制御するので、ディジタル信号に応じて発振周波数を制御でき、かつ、遅延素子が簡単な構成により遅延と選択両方の機能を有し、最小周波数ステップ幅がセレクタの遅延時間により大きくなる度合いが少なくなる。また、回路の構成するためのトランジスタ数や面積の縮小化が図れる利点がある。
【0125】
第14実施例
図26は本発明に係る発振回路の第5の実施例を示す回路図である。
本実施例の発振回路は、図10に示す遅延回路を二つ縦列接続して構成されている。発振信号CKの出力を二つの遅延回路の中間点から取り出し、二つの出力回路の遅延時間を独立に制御することにより、発振周波数とデューティ比の両方が可変とした発振信号CKが得られる。
【0126】
図示のように、遅延素子ADLYW1,ADLYW2,…,ADLYWnおよび遅延素子DBLYW1,BDLYW2,…,BDLYWnにより、それぞれ二つの遅延回路10、20が構成され、遅延回路10の出力信号SAOUT が遅延回路20の入力信号として、遅延回路20に入力される。遅延回路20の出力信号SBOUT はNANDゲートNGT1の一方の入力端子に入力され、NANDゲートNGT1の他方の入力端子に発振回路の動作/停止状態を制御する制御信号SONが入力される。
【0127】
NANDゲートNGT1の出力信号SINは遅延回路10、20の各遅延素子のプリチャージ信号として、各遅延素子のプリチャージ信号入力端子PRに入力される。また、NANDゲートNGT1の出力信号SINは、インバータAINV1を介して反転され、プリチャージ信号の反転信号として、遅延回路10の各遅延素子の端子XPRに入力される。出力信号SINはインバータBINV1を介して反転され、遅延回路20の各遅延素子の端子XPRに入力される。
【0128】
遅延回路10の各遅延素子ADLYW1,ADLYW2,…,ADLYWnに遅延制御信号AS1,AS2,AS3,AS4,…,AS2n−1,AS2nが入力され、これらの信号に応じて遅延回路10の遅延時間が制御される。遅延回路20の各遅延素子BDLYW1,BDLYW2,…,BDLYWnに遅延制御信号BS1,BS2,BS3,BS4,…,BS2n−1,BS2nが入力され、これらの信号に応じて遅延回路20の遅延時間が制御される。遅延回路10、20の遅延時間はそれぞれの遅延回路に入力される遅延制御信号に応じて制御される。
【0129】
NANDゲートNGT1にローレベルの制御信号SONが入力されているとき、NANDゲートNGT1の出力信号SINがハイレベルに保持され、遅延回路を構成する各遅延素子の出力端子OUT1,OUT2がハイレベルに保持され、発振回路は停止状態に設定される。
制御信号SONがハイレベルになると、短時間で各遅延素子ADLYW1,ADLYW2,…,ADLYWnおよびBDLYW1,BDLYW2,…,BDLYWnの出力端子OUT1,OUT2がプリチャージされ、BDLYW1の出力端子OUT2からの出力信号がNANDゲートNGT1に入力される。入力信号SONがハイレベルの場合はその変化がNANDゲートNGT1の出力端子に伝搬され、NANDゲートNGT1の出力信号SINがローレベルになる。さらにその変化がADLY1の入力端子IN1から出力端子へ、次にADLYW2の入力端子IN1から出力端子OUT1へと順次伝搬してゆく。ここで遅延制御信号AS1,AS2,AS3,AS4,…,AS2n−1,AS2nにより設定された遅延経路でバイパスされると今度は逆方向に遅延素子ADLYW1の入力端子IN2を経由して出力端子OUT2に到達し、遅延回路10の出力信号SAOUTとして出力される。遅延回路20の各遅延素子BDLYW1,BDLYW2,…,BDLYWnにおいて、先程と同じように信号が伝搬し、ここで遅延制御信号BS1,BS2,BS3,BS4,…,BS2n−1,BS2nで設定された信号経路で信号が遅延した後、遅延素子BDLYW1の出力端子OUT2へ到達し、遅延回路20の出力信号SBOUTとしてNANDゲートNGT1に入力されるので、NANDゲートNGT1の出力端子がローレベルからハイレベルへ変化し、遅延回路10、20を構成する各遅延素子がまたプリチャージ状態になる。
【0130】
以上のような信号伝搬によりリング発振が行なわれる。遅延回路10の出力信号SAOUT を発振信号CKとして外部に出力される。従って、発振信号CKの前後の遅延量の和、即ち、遅延回路10と20の遅延時間の和で発振回路の発振周波数が決まる。
また、発振信号CKの出力端子の前後のハイレベルからローレベルへの遅延量が遅延制御信号AS1,AS2,AS3,AS4,…,AS2n−1,AS2nおよびBS1,BS2,BS3,BS4,…,BS2n−1,BS2nにより独立に制御できるので、発振信号CKのデューティ比が制御可能である。
【0131】
以上説明したように、本実施例によれば、遅延素子ADLYW1,ADLYW2,…,ADLYWnおよびBDLYW1,BDLYW2,…,BDLYWnにからなる遅延回路10、20を縦列接続して遅延回路を構成し、遅延回路20の出力信号SBOUT をNANDゲートNGT1に入力し、NANDゲートNGT1の出力信号SINをまた遅延回路10に入力し、遅延回路10、20の中間点、即ち遅延回路10の出力端子から出力信号SAOUT を取り出し、発振信号CKとして出力するので、遅延回路10、20に入力される遅延制御信号をそれぞれ独立に設定することにより、発振信号CKの周波数およびデューティ比をそれぞれ制御することが可能となる。
【0132】
また、実際の回路をLSI上でレイアウトする場合、最低発振周波数を下げる場合に各遅延回路10、20において、右側に遅延素子を追加することにより実現でき、その際に回路の左側に変更を加えることないので、最低発振周波数を下げる場合、即ち発振周波数可変範囲を広げるときに起こりやすい最高発振周波数の低下や、制御信号に対する発振周波数の線型特性の低下などの問題を回避でき、発振周波数のステップ幅の低減と可変範囲の増加を実現できる。
【0133】
第15実施例
図27および図28は本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
図27はドミノインバータにより構成されている遅延素子の一例を示している。本例の遅延素子は、pMOSトランジスタP1,P2,P3、nMOSトランジスタN1,N2,N3により構成されている。
【0134】
pMOSトランジスタP1のソースは電源電圧VDDの供給線に接続され、ドレインはpMOSトランジスタP2のソースに接続されている。pMOSトランジスタP2のソースはpMOSトランジスタP1のドレインと接続され、ドレインはノードAに接続されている。nMOSトランジスタN1のドレインはノードAに接続され、ソースは接地されている。pMOSトランジスタP1とnMOSトランジスタN1のゲートがプリチャージ信号の入力端子PRに共通に接続され、pMOSトランジスタP2のゲートが遅延素子の入力端子INに接続されている。
【0135】
pMOSトランジスタP3のソースは電源電圧VDDの供給線に接続され、ドレインは遅延素子の出力端子OUTに接続されている。nMOSトランジスタN2のドレインは出力端子OUTに接続され、ソースはnMOSトランジスタN3のドレインに接続されている。nMOSトランジスタN3のドレインはnMOSトランジスタN2のソースに接続され、ドレインは接地されている。pMOSトランジスタP3とnMOSトランジスタN3のゲートがプリチャージ信号の反転信号の入力端子XPRに接続され、nMOSトランジスタN2のゲートはノードAに接続されている。
【0136】
この遅延素子において、プリチャージ信号端子PRにハイレベル、その反転信号端子XPRにローレベルの信号が入力されているとき、nMOSトランジスタN1およびpMOSトランジスタP3が導通状態に保持され、ノードAがローレベル、例えば接地電位GNDに、出力端子OUTがハイレベル、例えば電源電圧VDDレベルにそれぞれ保持され、即ち、遅延素子がプリチャージ状態に設定される。
【0137】
プリチャージ後、端子PRにローレベルの信号が入力され、端子XPRにハイレベルの信号が入力される。これに応じて、nMOSトランジスタN1およびpMOSトランジスタP3が非導通状態に保持され、遅延素子のプリチャージ状態が保持される。プリチャージ状態が入力端子INに入力される信号がハイレベルの間に保持され、入力信号がハイレベルからローレベルに切り換わったとき、pMOSトランジスタP2およびnMOSトランジスタN3が導通状態となり、ノードAが電源電圧VDDによりチャージされ、ハイレベルに切り換わり、これに応じてnMOSトランジスタN2も導通状態になり、出力端子OUTはディスチャージされ、ローレベルに切り換えられる。入力信号の立ち下がりエッジから、出力信号の立ち下がりエッジまでの時間が遅延素子の遅延時間となる。
【0138】
このように、本例の遅延素子は、図2に示す遅延素子とほぼ同じ効果が得られ、遅延素子を構成するトランジスタの数が増えた分で、遅延値、回路の面積が多少増加するが、そのかわりに遅延素子プリチャージ時の貫通電流が低減し、回路の消費電力が低減できる。
【0139】
本実施例の遅延素子を用いて、図1に示す遅延回路を構成する場合に、例えば、各遅延素子のプリチャージ信号端子PRが入力信号SINの端子に接続され、プリチャージ信号の反転信号の入力端子XPRが入力信号SINの反転信号端子に接続され、初段の遅延素子の入力端子INは入力信号SINの端子に接続され、以降の各遅延素子の入力端子INは前段の遅延素子の出力端子OUTに接続される。
【0140】
入力信号SINがハイレベルに保持されているとき、各遅延素子がプリチャージ状態に設定され、そして入力信号SINの立ち下がりエッジにおいて、初段の遅延素子ではpMOSトランジスタP1,P2がともに導通状態にあり、ノードAが電源電圧VDDによりチャージされ、ハイレベルに保持される。これに応じてnMOSトランジスタN2が導通状態に保持され、またnMOSトランジスタN3も導通状態にあるので、出力端子OUTがディスチャージされ、ローレベルにきり換わる。初段の出力端子のレベル変化に応じて、次段の各遅延素子が順次状態が変化し、入力信号SINの立ち下がりエッジは、各遅延素子を経て最終段の遅延素子の出力端子OUTに伝達される。
【0141】
以上説明したように、本実施例によれば、pMOSトランジスタP1,P2,P3およびnMOSトランジスタN1,N2,N3からなるドミノインバータにより遅延素子を構成し、遅延素子の状態変化時に貫通電流の発生を抑制できるので、本実施例の遅延素子により構成された遅延回路および発振回路において、消費電力の低減を実現できる。
【0142】
図28はドミノインバータにより構成されている遅延素子の他の例を示している。本例の遅延素子は、pMOSトランジスタP1,P2,P3、nMOSトランジスタN1,N2,N3により構成されている。ただし、これらのトランジスタの接続関係は、図27に示す遅延素子例とは異なる。
【0143】
本例の遅延素子では、プリチャージ信号がローレベルのとき、pnpトランジスタP1とnMOSトランジスタN3がともに導通状態に保持され、ノードAがハイレベル、出力端子OUTはローレベルにそれぞれ保持される。プリチャージ信号がハイレベルに保持され、且つ入力端子INへの入力信号がローレベルからハイレベルに切り換えたとき、nMOSトランジスタN1,N2がともに導通状態に保持され、ノードAがディスチャージされ、その電位がローレベルに切り換わる。これに応じてpMOSトランジスタP3が導通状態に切り換えられ、またpMOSトランジスタP2も導通状態にあるので、出力端子OUTは電源電圧VDDによりチャージされ、ハイレベルに切り換えられる。
このように、入力端子INに入力される信号の立ち上がりエッジが遅延素子により遅延される。
【0144】
なお、図28に示す遅延素子により遅延回路を構成する場合に、図4に示す遅延回路が適用できる。各遅延素子のプリチャージ信号端子PRが入力信号SINの端子に接続され、プリチャージの反転信号の入力端子XPRが入力信号SINの反転信号SXIN 端子に接続される。初段の遅延素子の入力端子INは入力信号SINの反転信号SXIN の端子に接続され、以降の各遅延素子の入力端子INは前段の遅延素子の出力端子OUTに接続される。
【0145】
第16実施例
図29,30,31は、本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
本実施例の遅延素子により、例えば、図10に示す遅延回路を構成することにより、遅延回路の遅延時間は遅延制御信号S1,S2,S3,S4,…,S2n−1,S2nにより設定され、可変遅延回路を実現できる。
【0146】
図29はドミノインバータを用いて構成された遅延素子の一例を示している。本例の遅延素子は、図11に示す遅延素子とほぼ同じ構成を有する。ただし、本例の遅延素子はドミノインバータを用いて構成されている。図示のように、本実施例は二つの遅延素子により構成され、上段の遅延素子は入力端子IN1に入力された信号をノードAを介して出力端子OUT1に出力する。下段の遅延素子は、入力端子IN2に入力された信号をノードBを介して出力端子OUT2に出力する。
【0147】
上段の入力端子IN1と下段の出力端子OUT2との間に、nMOSトランジスタN1からなるスイッチ素子が接続されている。遅延制御信号入力端子SAにローレベルの制御信号が入力されているとき、nMOSトランジスタN1のゲートにハイレベルの信号が印加され、nMOSトランジスタN1が導通状態に保持され、上段の入力端子IN1と下段の出力端子OUT2が接続され、入力端子IN1に入力された信号が遅延時間が与えられることなく、そのまま下段の出力端子OUT2に出力される。
【0148】
また、上段のノードAと下段のノードBとの間にpMOSトランジスタP1からなるスイッチ素子が接続され、遅延制御信号入力端子SBにローレベルの制御信号が入力されているとき、pMOSトランジスタP1が導通状態に保持され、上段のノードAと下段のノードBが接続される。このとき、遅延制御信号入力端子SAにハイレベルの制御信号が入力されているとき、上段の入力端子IN1に入力された信号がノードA、ノードBを介して下段の出力端子OUT2に出力される。この場合、下段の出力端子OUT2に出力された信号が遅延素子1段分の遅延時間が与えられている。
【0149】
さらに、遅延制御信号入力端子SA,SBの両方にハイレベルの制御信号が入力されているとき、nMOSトランジスタN1、pMOSトランジスタP1がともに非導通状態に保持され、この場合、上段の入力端子IN1に入力された信号がノードAを介して上段の出力端子OUT1に出力され、さらに、後段に接続されている他の遅延素子により遅延された後、下段の入力端子IN2に入力される。入力信号がノードBを介して下段の出力端子OUT2に出力される。即ち、この場合、上段および下段の遅延素子によりそれぞれ入力信号が遅延される。
【0150】
図29に示す遅延素子は、遅延と選択両方の機能を有し、かつ、信号の選択は一つのトランジスタにより実現でき、セレクタを用いて構成される可変遅延回路により回路の構成が簡単になる。さらに、遅延素子の状態変化時に貫通電流の発生が抑制され、回路の低消費電力化が図れる。
【0151】
図30は遅延素子のもう一つの構成例を示している。本例の遅延素子は、図11に示す遅延素子を改良したものであり、信号伝搬禁止のためのnMOSトランジスタN8が付加されている。
【0152】
図11に示す遅延素子に対して、nMOSトランジスタN5と接地電位GNDとの間に、nMOSトランジスタN8が付加されている。nMOSトランジスタN8のドレインはnMOSトランジスタN5のソースに接続され、ソースは接地されている。nMOSトランジスタN8のゲートは遅延制御信号の入力端子SAに接続されている。
【0153】
上述したように、遅延制御信号入力端子SAにローレベルの信号が入力されているとき、nMOSトランジスタN1が導通状態に保持され、上段の入力端子IN1と下段の出力端子OUT2が接続され、入力端子IN1への入力信号がそのまま下段の出力端子OUT2に出力される。このとき、付加されているnMOSトランジスタN8が非導通状態に保持されているので、上段の出力端子OUT1がハイレベル、例えば、電源電圧VDDレベルに保持される。これにより、上段の出力端子OUT1以降の各遅延素子の状態が変化せず、チャージおよびディスチャージに伴う消費電力が低減される。
遅延制御信号入力端子SAにハイレベルの信号が入力されているとき、nMOSトランジスタN8が導通状態に保持され、本例の遅延素子は図11に示す遅延素子と同じ動作をする。
【0154】
図31は遅延素子のもう一つの構成例を示している。本例の遅延素子は、図29に示す遅延素子を改良したものであり、信号伝搬禁止のためのnMOSトランジスタN8が付加されている。
図示のように、本例の遅延素子は、nMOSトランジスタN8が付加された点以外に、図29に示す遅延素子とほぼ同じ構成を有する。nMOSトランジスタN8を付加することにより、遅延制御信号入力端子SAにローレベルの信号が入力され、入力信号が導通状態にあるnMOSトランジスタN1によりバイパスされ、下段の出力端子OUT2に直接出力される場合、nMOSトランジスタN8が非導通状態に保持され、上段の出力端子OUT1をハイレベル、例えば電源電圧VDDレベルに保持される。これに応じて、上段の出力端子OUT1に接続された後続の各遅延素子において、状態の変化がなく、消費電力の低減が実現できる。
【0155】
遅延制御信号入力端子SAにハイレベルの制御信号が入力されているとき、nMOSトランジスタN8が導通状態に保持され、本例の遅延素子は、図29に示す遅延素子と同様に動作する。
【0156】
以上説明したように、本実施例によれば、遅延素子に状態変化禁止用のnMOSトランジスタN8を付加して、遅延制御信号に応じてnMOSトランジスタN8のオン/オフ状態を制御することにより、遅延制御信号入力端子SAがハイレベルに保持されているとき、nMOSトランジスタN8が非導通状態に保持され、上段の出力端子OUT1が上段の入力端子IN1への入力信号に応じて変化する。遅延制御信号入力端子SAがローレベルに保持されているとき、上段の入力端子IN1への入力信号が下段の出力端子OUT2にバイパスされ、nMOSトランジスタN8が非導通状態に保持されているので、上段の出力端子OUT1がプリチャージされるが、ディスチャージされることなく、ハイレベルに保持され、後段への信号の伝搬が止まり、後段の状態変化に伴う不必要な消費電力が抑制できる。
また、本発明によれば、上記第1の保持手段は、上記第1の電源と上記第1のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第1のノードを第1のレベルに保持する第1の第1導電型トランジスタを有し、上記第2の保持手段は、上記第2の電源と上記第2のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第2のノードを第2のレベルに保持する第1の第2導電型トランジスタを有し、上記第1の切り換え手段は、上記第2の電源と上記第1のノード間に接続され、上記入力信号を受けて、当該入力信号に応じてオン/オフ状態が制御され、上記入力信号が上記第2のレベルから上記第1のレベルに切り換わったとき、非導通状態から導通状態に切り換わり、上記第1のノードを上記第1のレベルから上記第2のレベルに切り替える第2の第2導電型トランジスタを有し、上記第2の切り換え手段は、上記第1の電源と上記第2のノード間に接続され、上記第1のノードのレベル変化に応じてオン/オフ状態が制御され、上記第1のノードが上記第1のレベルから上記第2のレベルに変化したとき、非導通状態から導通状態に切り換わり、上記第2のノードを上記第2のレベルから上記第1のレベルに切り換える第2の第1導電型トランジスタを有し、上記第1の保持手段をなす第1の第1導電型トランジスタの駆動能力が上記第1の切り換え手段をなす第2の第2導電型トランジスタより大きく設定され、上記第2の保持手段をなす第1の第2導電型トランジスタの駆動能力が上記第2の切り換え手段をなす第2の第1導電型トランジスタより大きく設定されている。
また、本発明によれば、上記第1の保持手段は、上記第1の電源と上記第1のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第1のノードを第1のレベルに保持する第1の第1導電型トランジスタを有し、上記第2の保持手段は、上記第2の電源と上記第2のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第2のノードを第2のレベルに保持する第1の第2導電型トランジスタを有し、上記第1の切り換え手段は、上記第2の電源と上記第1のノード間に直列に接続されている第2の第2導電型トランジスタと第3の第2導電型トランジスタとを有し、上記第2の第2導電型トランジスタは上記入力信号を受けて、当該入力信号に応じてオン/オフ状態が制御され、上記入力信号が上記第1のレベルに保持されているとき導通状態に設定され、上記第3の第2導電型トランジスタは上記制御信号に応じてオン/オフ状態が制御され、上記第1の保持手段をなす上記第1の第1導電型トランジスタと逆のオン/オフ状態に設定され、当該第2および第3の第2導電型トランジスタが導通状態に設定されたとき、上記第1のノードが上記第1のレベルから上記第2のレベルに切り替えられ、上記第2の切り換え手段は、上記第1の電源と上記第2のノード間に直列に接続されている第2の第1導電型トランジスタと第3の第1導電型トランジスタとを有し、上記第2の第1導電型トランジスタは上記第1のノードのレベルに応じてオン/オフ状態が制御され、上記第1のノードが上記第2のレベルに保持されているとき導通状態に設定され、上記第3の第1導電型トランジスタは上記制御信号に応じてオン/オフ状態が制御され、上記第2の保持手段をなす上記第1の第2導電型トランジスタと逆のオン/オフ状態に設定され、当該第2および第3の第1導電型トランジスタが導通状態に設定されたとき、上記第2のノードが上記第2のレベルから上記第1のレベルに切り換えられる。
また、本発明によれば、上記第1の反転手段は、ゲートが上記第1の入力端子に接続され、ソースが第1の電源に接続され、ドレインが上記第1のノードに接続されている第1導電型絶縁ゲート型電界効果トランジスタと、ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第1のノードに接続され、ソースが第2の電源に接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより大きい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
また、本発明によれば、好適には、上記プリチャージ制御信号は初段の遅延素子に入力される入力信号である。
また、本発明によれば、好適には、上記第1の反転手段は、ソースが第1の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第1の第1導電型絶縁ゲート型電界効果トランジスタと、ソースが上記第1の第1導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第1のノードに接続され、ゲートが上記第1の入力端子に接続されている第2の第1導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第1のノードに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
また、本発明によれば、好適には、上記プリチャージ制御信号は初段の遅延素子に入力される入力信号である。
また、本発明によれば、好適には、上記第2の反転手段は、ソースが第1の電源に接続され、ドレインが上記第1の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第1の出力端子に接続され、ソースが第2の電源に接続され、ゲートが上記第1のノードに接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより小さい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
また、本発明によれば、好適には、上記プリチャージ制御信号は初段の遅延素子に入力される入力信号である。
また、本発明によれば、好適には、上記第2の反転手段は、ソースが第1の電源に接続され、ドレインが上記第1の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第1の出力端子に接続され、ゲートが上記第1のノードに接続されている第1の第2導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第1の第2導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第2の第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
また、本発明によれば、好適には、上記第3の反転手段は、ゲートが上記第2の入力端子に接続され、ソースが第1の電源に接続され、ドレインが上記第2のノードに接続されている第1導電型絶縁ゲート型電界効果トランジスタと、ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第2のノードに接続され、ソースが第2の電源に接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより大きい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
また、本発明によれば、好適には、上記第3の反転手段は、ソースが第1の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第1の第1導電型絶縁ゲート型電界効果トランジスタと、ソースが上記第1の第1導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第2のノードに接続され、ゲートが上記第2の入力端子に接続されている第2の第1導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第2のノードに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
また、本発明によれば、好適には、上記第4の反転手段は、ソースが第1の電源に接続され、ドレインが上記第2の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第2の出力端子に接続され、ソースが第2の電源に接続され、ゲートが上記第2のノードに接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより小さい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
また、本発明によれば、好適には、上記第4の反転手段は、ソースが第1の電源に接続され、ドレインが上記第2の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第2の出力端子に接続され、ゲートが上記第2のノードに接続されている第1の第2導電型絶縁ゲート型電界効果トランジスタと、ドレインが上記第1の第2導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第2の第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている。
【0157】
【発明の効果】
以上説明したように、本発明の遅延回路およびそれを用いた発振回路によれば、遅延素子の遅延量が小さく、遅延時間をより細かく制御できる。また、遅延回路の最大遅延量が遅延素子の段数を増減させることで対処でき、チップ上信号の入出力位置が固定でき、最小遅延時間に影響を与えることなく最大遅延時間を設定でき、ディジタル制御信号により遅延時間を制御でき、制御信号に対する遅延量の線型特性がよく、ノイズに強いという利点がある。
また、本発明によれば、可変遅延回路を構成するための選択回路を1トランジスタにより実現でき、回路構成の簡単化を実現でき、遅延量の線型特性を改善実現でき、かつ、遅延量を制御する遅延制御信号の生成回路の構成を簡単化できる。また、本発明の遅延回路により構成された発振回路において、細かいステップ幅で発振周波数およびデューティ比を調整でき、発振周波数およびデューティ比両方を制御できる発振回路を実現できる。
さらに、本発明によれば、遅延素子において回路規模を増大させることなく、消費電力を低減できる利点がある。
【図面の簡単な説明】
【図1】本発明に係る遅延回路の第1の実施例を示す回路図である。
【図2】第1の実施例の遅延素子の回路図である。
【図3】第1の実施例の遅延回路の波形図である。
【図4】本発明に係る遅延回路の第2の実施例を示す回路図である。
【図5】第2の実施例の遅延素子の回路図である。
【図6】第2の実施例の遅延回路の波形図である。
【図7】遅延素子の遅延時間を示す波形図である。
【図8】本発明に係る遅延回路の第3の実施例を示す回路図である。
【図9】本発明に係る遅延回路の第4の実施例を示す回路図である。
【図10】本発明に係る遅延回路の第5の実施例を示す回路図である。
【図11】第5の実施例の遅延回路を構成する遅延素子の回路図である。
【図12】遅延制御信号生成回路の回路図である。
【図13】遅延信号生成素子の回路図である。
【図14】遅延制御信号生成回路の波形図である。
【図15】遅延制御信号生成回路の他の回路例である。
【図16】ラッチ回路とNANDゲートからなる遅延制御信号生成素子の回路図である。
【図17】ラッチ回路の構成を示す回路図である。
【図18】遅延制御信号生成回路の波形図である。
【図19】遅延信号生成素子の他の構成例を示す回路図である。
【図20】遅延信号生成素子の他の構成例を示す回路図である。
【図21】本発明に係る発振回路の第1の実施例を示す回路図である。
【図22】発振回路の波形図である。
【図23】本発明に係る発振回路の第1の実施例を示す回路図である。
【図24】本発明に係る発振回路の第2の実施例を示す回路図である。
【図25】本発明に係る発振回路の第3の実施例を示す回路図である。
【図26】本発明に係る発振回路の第4の実施例を示す回路図である。
【図27】ドミノインバータからなる遅延素子の一例を示す回路図である。
【図28】ドミノインバータからなる遅延素子の他の例を示す回路図である。
【図29】ドミノインバータからなる上下二段の遅延素子の一例を示す回路図である。
【図30】ドミノインバータからなる上下二段の遅延素子の改良例を示す回路図である。
【図31】ドミノインバータからなる上下二段の遅延素子の他の改良例である。
【図32】従来の可変遅延回路の回路図である。
【図33】従来の周波数可変発振回路の回路図である。
【図34】DACとVCOからなる従来の周波数可変発振回路の回路図である。
【図35】スイッチと容量素子からなる従来の周波数可変発振回路の回路図である。
【図36】インバータからなる従来の遅延素子の回路図である。
【図37】従来の遅延素子の遅延時間を示す波形図である。
【符号の説明】
DLY1,DLY2,…,DLYn,DLY1A,DLY2A,…,DLYnA,DLY1B,DLY2B,…,DLYnB…遅延素子、SEL1,SEL2,…,SELn…セレクタ、DLY1a,DLY1b,DLY2a,DLY2b,…,DLYna,DLYnb,DLYW1,DLYW2,…,DLYWn…遅延素子、C1,C2,…,Cn、CS1,CS2,…,CSn…遅延制御信号生成素子、SRLAT1,SRLAT2…ラッチ回路、P1,P2,P3,P4,P5,P6,P7…pMOSトランジスタ、N1,N2,N3,N4,N5,N6,N7,N8…nMOSトランジスタ、VDD…電源電圧、GND…接地電位。
Claims (2)
- 第1または第2のレベルをとる入力信号を所定の時間だけ遅延させて出力する遅延素子を有する遅延回路であって、
上記遅延素子は制御信号を受けて、当該制御信号に応じて第1のノードを第1のレベルに保持する第1の保持手段と、
上記制御信号に応じて、第2のノードを第2のレベルに保持する第2の保持手段と、
入力信号を受けて、当該入力信号が上記第2のレベルから上記第1のレベルに切り換わったとき、上記第1のノードを上記第1のレベルから上記第2のレベルに切り換える第1の切り換え手段と、
上記第1のノードのレベル変化に応じて、上記第2のノードを上記第2のレベルから上記第1のレベルに切り換え、当該第2のノードの電位を有する信号を出力する第2の切り換え手段と、を有し、
上記第1の保持手段は、上記第1の電源と上記第1のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第1のノードを第1のレベルに保持する第1の第1導電型トランジスタを有し、
上記第2の保持手段は、上記第2の電源と上記第2のノード間に接続され、上記制御信号に応じてオン/オフ状態が制御され、導通時に上記第2のノードを第2のレベルに保持する第1の第2導電型トランジスタを有し、
上記第1の切り換え手段は、上記第2の電源と上記第1のノード間に直列に接続されている第2の第2導電型トランジスタと第3の第2導電型トランジスタとを有し、上記第2の第2導電型トランジスタは上記入力信号を受けて、当該入力信号に応じてオン/オフ状態が制御され、上記入力信号が上記第1のレベルに保持されているとき導通状態に設定され、上記第3の第2導電型トランジスタは上記制御信号に応じてオン/オフ状態が制御され、上記第1の保持手段をなす上記第1の第1導電型トランジスタと逆のオン/オフ状態に設定され、当該第2および第3の第2導電型トランジスタが導通状態に設定されたとき、上記第1のノードが上記第1のレベルから上記第2のレベルに切り替えられ、
上記第2の切り換え手段は、上記第1の電源と上記第2のノード間に直列に接続されている第2の第1導電型トランジスタと第3の第1導電型トランジスタとを有し、上記第2の第1導電型トランジスタは上記第1のノードのレベルに応じてオン/オフ状態が制御され、上記第1のノードが上記第2のレベルに保持されているとき導通状態に設定され、上記第3の第1導電型トランジスタは上記制御信号に応じてオン/オフ状態が制御され、上記第2の保持手段をなす上記第1の第2導電型トランジスタと逆のオン/オフ状態に設定され、当該第2および第3の第1導電型トランジスタが導通状態に設定されたとき、上記第2のノードが上記第2のレベルから上記第1のレベルに切り換えられる
遅延回路。 - 少なくとも二つの上記遅延素子が直列に接続され、
上記各遅延素子の第2の切り換え手段は、上記第1のノードのレベル変化に応じて、上記第2のノードを上記第2のレベルから上記第1のレベルに切り換え、当該第2のノードの信号を後段の遅延素子の入力信号として後段の遅延素子に出力し、
上記入力信号は初段の遅延素子に入力され、さらに各遅延素子の上記制御信号として各遅延素子に入力される
請求項1記載の遅延回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06284197A JP3758285B2 (ja) | 1997-03-17 | 1997-03-17 | 遅延回路およびそれを用いた発振回路 |
US09/039,028 US6127872A (en) | 1997-03-17 | 1998-03-13 | Delay circuit and oscillator circuit using the same |
EP02076906A EP1253716B1 (en) | 1997-03-17 | 1998-03-16 | Delay circuit and oscillator circuit using the same |
DE69842258T DE69842258D1 (de) | 1997-03-17 | 1998-03-16 | Verzögerungsschaltung und Oszillator unter Verwendung derselben |
EP98301956A EP0866555A3 (en) | 1997-03-17 | 1998-03-16 | Delay circuit and oscillator circuit using the same |
KR1019980008926A KR100684050B1 (ko) | 1997-03-17 | 1998-03-17 | 지연회로및그것을이용한발진회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06284197A JP3758285B2 (ja) | 1997-03-17 | 1997-03-17 | 遅延回路およびそれを用いた発振回路 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005329316A Division JP2006060874A (ja) | 2005-11-14 | 2005-11-14 | 発振回路 |
JP2005329315A Division JP4010328B2 (ja) | 2005-11-14 | 2005-11-14 | 遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10261943A JPH10261943A (ja) | 1998-09-29 |
JP3758285B2 true JP3758285B2 (ja) | 2006-03-22 |
Family
ID=13211946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06284197A Expired - Lifetime JP3758285B2 (ja) | 1997-03-17 | 1997-03-17 | 遅延回路およびそれを用いた発振回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6127872A (ja) |
EP (2) | EP1253716B1 (ja) |
JP (1) | JP3758285B2 (ja) |
KR (1) | KR100684050B1 (ja) |
DE (1) | DE69842258D1 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775339B1 (en) | 1999-08-27 | 2004-08-10 | Silicon Graphics, Inc. | Circuit design for high-speed digital communication |
US6417713B1 (en) | 1999-12-30 | 2002-07-09 | Silicon Graphics, Inc. | Programmable differential delay circuit with fine delay adjustment |
US7031420B1 (en) | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
US6359519B1 (en) * | 2000-02-11 | 2002-03-19 | Agere Systems Guardian Corp. | Self-timed numerically controlled ring oscillator |
US7304503B2 (en) * | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
US7142018B2 (en) | 2004-06-08 | 2006-11-28 | Transmeta Corporation | Circuits and methods for detecting and assisting wire transitions |
US7656212B1 (en) | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
US7635992B1 (en) | 2004-06-08 | 2009-12-22 | Robert Paul Masleid | Configurable tapered delay chain with multiple sizes of delay elements |
US7336103B1 (en) | 2004-06-08 | 2008-02-26 | Transmeta Corporation | Stacked inverter delay chain |
US7173455B2 (en) | 2004-06-08 | 2007-02-06 | Transmeta Corporation | Repeater circuit having different operating and reset voltage ranges, and methods thereof |
US7405597B1 (en) | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
US7071747B1 (en) | 2004-06-15 | 2006-07-04 | Transmeta Corporation | Inverting zipper repeater circuit |
US7330080B1 (en) | 2004-11-04 | 2008-02-12 | Transmeta Corporation | Ring based impedance control of an output driver |
US7592842B2 (en) * | 2004-12-23 | 2009-09-22 | Robert Paul Masleid | Configurable delay chain with stacked inverter delay elements |
JP4291295B2 (ja) * | 2005-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 論理回路 |
DE102005020903B3 (de) * | 2005-05-07 | 2006-11-09 | Infineon Technologies Ag | Steuerbare Verzögerungseinrichtung |
US20070013425A1 (en) * | 2005-06-30 | 2007-01-18 | Burr James B | Lower minimum retention voltage storage elements |
US7663408B2 (en) * | 2005-06-30 | 2010-02-16 | Robert Paul Masleid | Scannable dynamic circuit latch |
US7394681B1 (en) | 2005-11-14 | 2008-07-01 | Transmeta Corporation | Column select multiplexer circuit for a domino random access memory array |
US7414485B1 (en) * | 2005-12-30 | 2008-08-19 | Transmeta Corporation | Circuits, systems and methods relating to dynamic ring oscillators |
US7642866B1 (en) * | 2005-12-30 | 2010-01-05 | Robert Masleid | Circuits, systems and methods relating to a dynamic dual domino ring oscillator |
JP4728152B2 (ja) * | 2006-03-16 | 2011-07-20 | 川崎マイクロエレクトロニクス株式会社 | スペクトラム拡散クロックジェネレータ |
US7710153B1 (en) * | 2006-06-30 | 2010-05-04 | Masleid Robert P | Cross point switch |
US7495466B1 (en) * | 2006-06-30 | 2009-02-24 | Transmeta Corporation | Triple latch flip flop system and method |
WO2009019743A1 (ja) * | 2007-08-03 | 2009-02-12 | Fujitsu Limited | リングオシレータ、遅延測定装置及び遅延測定方法並びに遅延測定プログラム |
JPWO2010032659A1 (ja) * | 2008-09-19 | 2012-02-09 | 日本電気株式会社 | 擾乱検出回路、半導体集積回路、擾乱検出方法および試験方法 |
EP2518630A4 (en) * | 2009-12-25 | 2013-01-23 | Fujitsu Ltd | SIGNAL DECODING CIRCUIT, WAIT TIME SETTING CIRCUIT, MEMORY CONTROLLER, PROCESSOR, COMPUTER, SIGNAL DECODING METHOD, AND WAIT TIME SETTING METHOD |
JP6059956B2 (ja) * | 2012-10-31 | 2017-01-11 | ラピスセミコンダクタ株式会社 | 多相クロック生成回路及びこれを含むdll回路 |
JP6201401B2 (ja) * | 2013-04-26 | 2017-09-27 | 富士通株式会社 | タイミング制御回路 |
WO2016071813A2 (en) * | 2014-11-03 | 2016-05-12 | Istituto Nazionale Di Fisica Nucleare | Digitally controlled oscillator (dco) architecture |
CN110235366B (zh) | 2017-01-24 | 2023-11-10 | 瑞典爱立信有限公司 | 可变延迟电路 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3649843A (en) * | 1969-06-26 | 1972-03-14 | Texas Instruments Inc | Mos bipolar push-pull output buffer |
US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
JPS54150064A (en) * | 1978-05-18 | 1979-11-24 | Toshiba Corp | Pulse generation circuit |
US4250414A (en) * | 1978-07-31 | 1981-02-10 | Bell Telephone Laboratories, Incorporated | Voltage generator circuitry |
US4503550A (en) * | 1982-07-01 | 1985-03-05 | Rca Corporation | Dynamic CCD input source pulse generating circuit |
US4638186A (en) * | 1985-12-02 | 1987-01-20 | Motorola, Inc. | BIMOS logic gate |
US5061907A (en) * | 1991-01-17 | 1991-10-29 | National Semiconductor Corporation | High frequency CMOS VCO with gain constant and duty cycle compensation |
JPH0548446A (ja) * | 1991-08-09 | 1993-02-26 | Sony Corp | 半導体集積回路 |
JP3127517B2 (ja) * | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
US5355037A (en) * | 1992-06-15 | 1994-10-11 | Texas Instruments Incorporated | High performance digital phase locked loop |
JP3550404B2 (ja) * | 1992-09-10 | 2004-08-04 | 株式会社日立製作所 | 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置 |
JPH06188699A (ja) * | 1992-12-22 | 1994-07-08 | Toshiba Corp | 遅延回路 |
US5544203A (en) * | 1993-02-17 | 1996-08-06 | Texas Instruments Incorporated | Fine resolution digital delay line with coarse and fine adjustment stages |
US5451894A (en) * | 1993-02-24 | 1995-09-19 | Advanced Micro Devices, Inc. | Digital full range rotating phase shifter |
JPH0766693A (ja) * | 1993-08-24 | 1995-03-10 | Sony Corp | リングオシレータ型vco |
US5406216A (en) * | 1993-11-29 | 1995-04-11 | Motorola, Inc. | Technique and method for asynchronous scan design |
DE4342266C2 (de) * | 1993-12-10 | 1996-10-24 | Texas Instruments Deutschland | Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator |
EP0661809A1 (en) * | 1993-12-30 | 1995-07-05 | STMicroelectronics S.A. | A buffer stage for use with a current controlled oscillator |
US5485126A (en) * | 1994-01-25 | 1996-01-16 | International Business Machines Corporation | Ring oscillator circuit having output with fifty percent duty cycle |
US5570294A (en) * | 1994-03-11 | 1996-10-29 | Advanced Micro Devices | Circuit configuration employing a compare unit for testing variably controlled delay units |
US5559476A (en) * | 1995-05-31 | 1996-09-24 | Cirrus Logic, Inc. | Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation |
US5585764A (en) * | 1995-06-13 | 1996-12-17 | Advanced Micro Devices, Inc. | High-speed voltage controlled oscillator which is insensitive to changes in power supply voltage |
US5818259A (en) * | 1995-11-30 | 1998-10-06 | Philips Electronics North America Corporation | Low voltage logic circuit |
US5796313A (en) * | 1996-04-25 | 1998-08-18 | Waferscale Integration Inc. | Low power programmable ring oscillator |
KR0177586B1 (ko) * | 1996-06-29 | 1999-04-01 | 김주용 | 오실레이터 출력 발생장치 |
-
1997
- 1997-03-17 JP JP06284197A patent/JP3758285B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-13 US US09/039,028 patent/US6127872A/en not_active Expired - Lifetime
- 1998-03-16 EP EP02076906A patent/EP1253716B1/en not_active Expired - Lifetime
- 1998-03-16 DE DE69842258T patent/DE69842258D1/de not_active Expired - Lifetime
- 1998-03-16 EP EP98301956A patent/EP0866555A3/en not_active Withdrawn
- 1998-03-17 KR KR1019980008926A patent/KR100684050B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP1253716A2 (en) | 2002-10-30 |
US6127872A (en) | 2000-10-03 |
KR100684050B1 (ko) | 2007-07-06 |
EP1253716A3 (en) | 2006-04-12 |
DE69842258D1 (de) | 2011-06-16 |
EP0866555A3 (en) | 2000-04-19 |
EP1253716B1 (en) | 2011-05-04 |
KR19980080329A (ko) | 1998-11-25 |
JPH10261943A (ja) | 1998-09-29 |
EP0866555A2 (en) | 1998-09-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3758285B2 (ja) | 遅延回路およびそれを用いた発振回路 | |
US5220216A (en) | Programmable driving power of a CMOS gate | |
JP3400124B2 (ja) | パストランジスタ型セレクタ回路及び論理回路 | |
JPH08125509A (ja) | 可変遅延回路、リング発振器、及びフリップフロップ回路 | |
JPH0897701A (ja) | 半導体回路 | |
US20020024368A1 (en) | Flip-flop circuits having digital-to-time conversion latches therein | |
KR101038470B1 (ko) | 동작영역이 넓은 디지털제어발진기 | |
KR100715845B1 (ko) | 위상혼합기 및 이를 이용한 다중위상 발생기 | |
EP0270300A2 (en) | Static PLA or ROM circuit with self-generated precharge | |
JP4010328B2 (ja) | 遅延回路 | |
JP3607580B2 (ja) | 電圧制御発振器 | |
JP3637706B2 (ja) | ディジタル遅延回路およびそれを用いたディジタル制御発振回路 | |
JP4238931B2 (ja) | 発振回路 | |
KR100416378B1 (ko) | 위상 분할 회로 | |
US6133796A (en) | Programmable divider circuit with a tri-state inverter | |
JP2006060874A (ja) | 発振回路 | |
JP2005006025A (ja) | リング発振回路 | |
JPS60250712A (ja) | デイジタル制御可変周波数発振回路 | |
US7023255B1 (en) | Latch with data jitter free clock load | |
EP0709960B1 (en) | Variable delay circuit | |
JP3682765B2 (ja) | 周波数分周器 | |
JP3676213B2 (ja) | 遅延回路及びそれを用いたリング発振器 | |
JP3194430B2 (ja) | 電流スイッチ回路 | |
US20050253641A1 (en) | Circuit with at least one delay cell | |
US20070052447A1 (en) | CMOS buffer circuits and integrated circuits using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031210 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051213 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051226 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100113 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100113 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110113 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120113 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130113 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |