KR0177586B1 - 오실레이터 출력 발생장치 - Google Patents

Abstract

본 발명은 오실레이터 회로에 관한 것으로, 특히 인버터로 이루어지는 오실레이터와 그 오실레이터의 각각의 인버터 출력을 전원으로 이용하는 또다른 오실레이터 발생단을 두어 전체로 구성되는 오실레이터 하나에 의해 서로 다른 주기를 갖는 오실레이터 출력파형을 발생시키는 오실레이터 출력 발생장치에 관한 것으로 상기 목적을 달성하기 위하여 단주기 출력파형을 발생시키기 위한 제1링오실레이터 수단과, 장주기 출력파형을 발생시키기 위한 제2링오실레이터 수단과 파형을 완충시켜 출력하기 위한 버퍼수단과, 외부환경, 즉 전압과 온도에 영향을 받지 않는 파형을 출력하기 위한 시리즈 PMOS, NMOS 기준전위 수단과, 외부환경, 즉 온도에 영향을 받지 않는 시리즈 저항수단과, 모드 신호에 의해 제어되어 한 출력단에 서로 다른 주기를 발생시키기 위한 모드 주기 제어수단과, 모드 신호에 의해 단주기 출력신호를 발생시키기 위한 제1단주기 출력신호 발생부와, 모드 신호에 의해 장주기 출력신호를 발생시키기 위한 제1장주기 출력신호 발생부와, 상기 제1단주기 출력신호 발생부 또는 상기 제1장주기 출력신호 발생부로부터 전달된 신호를 전달시키기 위한 전달 트랜지스터부를 구비한다.

Description

오실레이터 출력 발생장치

제1도는 종래기술에 따른 오실레이터 회로도.

제2도는 본 발명의 제1실시예에 따른 오실레이터 회로도.

제3도는 본 발명의 제1실시예에 기준전위가 추가된 오실레이터 회로도.

제4도는 본 발명의 제1실시예에 저항이 추가된 오실레이터 회로도.

제5도는 본 발명의 제2실시예에 따른 오실레이터 회로도.

제6도는 본 발명의 제2실시예에 기준전위가 추가된 오실레이터 회로도.

제7도는 본 발명의 제2실시예에 저항이 추가된 오실레이터 회로도.

제8도는 본 발명의 제3실시예에 따른 오실레이터 회로도.

제9도는 본 발명의 제3실시예에 기준전위가 추가된 오실레이터 회로도.

제10도는 본 발명의 제3실시예에 저항이 추가된 오실레이터 회로도.

제11도는 본 발명의 제1실시예에 따른 서로 분리되어 다른 주기를 갖는 오실레이터 동작 타이밍도.

제12도는 본 발명의 제2실시예에 따른 하나의 출력이 모드에 따라 주기 변화를 갖는 오실레이터 동작 타이밍도.

제13도는 본 발명의 제3실시예에 따른 서로 분리되어 다른 주기를 갖다가 동일 주기를 갖는 오실레이터 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1, 11, 21, 31, 41, 51, 61 : 제1링오실레이터부

2, 14, 25, 35, 78, 90, 110 : 제1버퍼부

12, 24, 34, 42, 54, 64 : 제2링오실레이터부 13 : 지연 트랜지스터부

15, 26, 36, 79, 91, 111 : 제2버퍼부

22, 52, 86 : 시리즈 PMOS 기준전위

23,53,85 : 시리즈 NMOS 기준전위

32, 33, 62, 63, 105, 106 : 시리즈 저항

43, 55, 65 : 모드 주기 제어부

71, 72, 81, 82, 101, 102 : 제1단주기 출력신호 발생부

76, 77, 88, 89, 108, 109 : 제1장주기 출력신호 발생부

73, 74, 83, 84, 103, 104 : 전달 트랜지스터부

75, 87, 107 : 제2출력신호 발생부 Out-s : 제1출력단

Out-1 : 제2출력단

Out : 출력단

본 발명은 오실레이터에 관한 것으로, 특히 서로 다른 주기의 출력신호를 발생시키는 오실레이터 출력 발생장치에 관한 것이다.

제1도는 종래의 오실레이터 회로도로서, 직렬접속된 제1, 제2, 제3, 제4, 제5인버터(IV1, IV2, IV3, IV4, IV5)와, 상기 제5인버터(IV5)의 출력단이 상기 제1인버터의 입력단에 접속되는 피드백 라인과, 상기 제5인버터의 출력단에 접속되어 상기 제5인버터의 출력신호를 완충시켜 출력단으로 내보내는 직렬접속된 제6, 제7인버터(IV6, IV7)로 구성된다.

따라서, 이러한 인버터 회로로 구성된 오실레이터 회로에 있어서는 언제나 일정한 주기를 가지는 파형만이 출력된다.

따라서 만일 서로 다른 주기를 갖는 오실레이터 출력이 필요한 경우 상기 오실레이터 외에 또다른 오실레이터가 추가로 필요하게 되며 이에 따른 칩의 점유면적이 증가되고 전력소비가 많아지게 되는 문제점이 있었다.

따라서, 본 발명에서는 이러한 문제점을 해결하기 위한 것으로, 다수의 인버터로 이루어지는 오실레이터와, 그 오실레이터의 각각의 인버터 출력을 전원으로 이용하는 또다른 오실레이터 발생단을 두어 전체로 구성되는 하나의 오실레이터에 의해 서로 다른 주기를 갖는 오실레이터 출력파형을 발생시키기 위한 오실레이터 출력 발생장치를 제공함에 그 목적이 있다.

상기 목적 달성을 위한 본 발명의 제1실시예에 따른 오실레이터 출력 발생장치는 적어도 3개 이상 홀수개의 인버터가 직렬접속되고 최종단 인버터의 출력단이 최선단 인버터의 입력단에 접속되며 상기 각 인버터의 출력단이 제2링오실레이터부의 각 지연 트랜지스터부의 전원측으로 사용되고 제1버퍼부의 입력단으로 최종단 인버터의 출력신호를 인가시켜 단주기 출력신호를 발생시키는 제1링오실레이터 수단과, 상기 제1링오실레이터부의 최종단 인버터 출력단에 접속되어 상기 최종단 인버터의 출력신호를 완충시켜 단주기 출력신호를 외부로 출력하는 적어도 2개 이상 짝수개이 인버터가 직렬접속된 제1버퍼 수단과, 적어도 3개 이상의 홀수개의 지연 트랜지스터부가 직렬접속되고 상기 각 지연 트랜지스터부의 전원측이 상기 제1링오실레이터부의 각 인버터 출력단에 접속되며 최종단 지연 트랜지스터부의 출력단이 최선단 지연 트랜지스터부의 입력단에 접속되어 제2버퍼부의 입력단으로 장주기 출력신호를 발생시키기 위한 제2링오실레이터 수단과, 상기 제2링오실레이터부의 최종단 지연 트랜지스터부의 출력단에 접속되어 상기 최종단 지연 트랜지스터부의 출력신호를 완충시켜 장주기 출력신호를 외부로 출력하는 적어도 2개 이상 짝수개 인버터가 직렬접속된 제2버퍼 수단을 포함하는 것을 특징으로 한다.

상기 목적 달성을 위한 본 발명의 제1실시예에 추가된 다른 오실레이터 출력 장치는 외부환경, 즉 전압과 온도에 영향을 받지않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 PMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단에 접속된 시리즈 PMOS 기준전위 수단과, 외부환경, 즉 전압과 온도에 영향을 받지않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 NMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단에 접속된 시리즈 NMOS 기준전위 수단을 포함하는 것을 특징으로 한다.

상기 목적 달성을 위한 본 발명의 제1실시예에 추가된 또다른 오실레이터 발생 장치는 외부환경, 즉 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 PMOS 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단 사이에 접속된 시리즈 저항 수단과, 외부환경, 즉 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 NMOS 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단 사이에 접속된 시리즈 저항 수단을 포함하는 것을 특징으로 한다.

상기 목적 달성를 위한 본 발명의 제2실시예에 따른 오실레이터 발생 장치는 적어도 3개 이상 홀수개의 인버터가 직렬접속되도 최종단 인버터의 출력단이 최선단 인버터의 입력단에 접속되며 상기 각 인버터의 출력단이 제2링오실레이터부의 각 지연 트랜지스터부의 전원측으로 사용되어 모드 주기 제어부의 한 입력단으로 단주기 출력신호를 발생시키는 제1링오실레이터 수단과, 적어도 3개 이상의 홀수개의 지연 트랜지스터부가 직렬접속되고 상기 각 지연 트랜지스터부의 전원측이 상기 제1링오실레이터부의 각 인버터 출력단에 접속되며 최종단 지연 트랜지스터부의 출력단이 최선단 지연 트랜지스터부의 입력단에 접속되어 상기 모드 주기 제어부의 한 입력단으로 장주기 출력신호를 발생시키기 위한 제2링오실레이터 수단과, 상기 제1링오실레이터부의 출력신호와 상기 제2링오실레이터부의 출력신호 및 모드 신호를 입력으로하여 출력단으로 단주기 및 장주기 출력신호를 발생시키기 위한 모드 주기 제어수단을 포함하는 것을 특징으로 한다.

상기 목적 달성을 위한 본 발명의 제2실시예에 추가된 다른 오실레이터 발생 장치는 외부환경, 즉 전압과 온도에 영향을 받지않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 PMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단에 접속된 시리즈 PMOS 기준전위 수단과, 외부환경, 즉 전압과 온도에 영향을 받지않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 NMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단에 접속된 시리즈 NMOS 기준전위 수단을 포함하는 것을 특징으로 한다.

상기 목적 달성을 위한 본 발명의 제2실시예에 추가된 또다른 오실레이터 발생 장치는 외부환경, 즉 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 PMOS 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단 사이에 접속된 시리즈 저항 수단과, 외부환경, 즉 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 NMOS 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단 사이에 접속된 시리즈 저항 수단을 포함하는 것을 특징으로 한다.

상기 목적 달성을 위한 본 발명의 제3실시예에 따른 오실레이터 발생 장치는 모든 신호가 하이일 때 큰 사이즈로 턴-온되어 단주기 출력신호를 발생시키기 위한 제1단주기 출력신호 발생 수단과, 모든 신호가 로우일 때 제2출력신호 발생부의 PMOS, NMOS형 트랜지스터와 거의 비슷한 사이즈로 턴-온되어 제1장주기 출력신호를 발생시키기 위한 제1장주기 출력신호 발생 수단과, 상기 제1단주기 출력신호 발생부 및 상기 제2장주기 출력신호 발생부로부터 전달된 전원전압을 다음단 제1장주기 출력신호 발생부, 전달 트랜지스터부 MOS 트랜지스터 게이트 및 제2출력신호 발생부 NMOS 드레인 단자와 PMOS 드레인 단자로 전달시키는 전달 트랜지스터 수단과, 제2출력신호를 발생기키기 위한 제2출력신호 발생 수단과, 제1단주기 출력신호 발생부 또는 제1장주기 출력신호 발생부로부터 전달된 접지전압을 다음단 제1장주기 출력신호 발생부, 전달 트랜지스터부 MOS 트랜지스터 게이트 및 제2출력신호 발생부 NMOS 드레인 단자와 PMOS 드레인 단자로 전달시키는 전달 트랜지스터 수단과, 모드 신호가 로우일 때 제2출력신호 발생부의 PMOS, NMOS형 트랜지스터와 거의 비슷한 사이즈로 턴-온되어 제1장주기 출력신호를 발생시키기 위한 제1장주기 출력신호 발생 수단과, 모든 신호가 하이일 때 큰 사이즈로 턴-온되어 단주기 출력신호를 발생시키기 위한 제1단주기 출력신호 발생 수단과, 제1단주기 출력신호 및 제1장주기 출력신호를 완충시켜 제1출력단에 내보내는 제1버퍼부를 포함하는 것을 특징으로 한다.

상기 목적 달성을 위한 본 발명의 제3실시예에 추가된 다른 오실레이터 발생 장치는 외부환경, 즉 전압, 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 NMOS 드레인 단자와 상기 전달 트랜지스터부의 PMOS 소스 단자 사이에 접속된 시리즈 NMOS 기준전위 수단과, 외부환경, 즉 전압, 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 PMOS 소스 단자와 상기 전달 트랜지스터부의 NMOS 드레인 단자 사이에 접속된 시리즈 PMOS 기준전위 수단을 포함하는 것을 특징으로 한다.

상기 목적 달성을 위한 본 발명의 제3실시예에 추가된 또다른 오실레이터 발생 장치는 외부환경, 즉 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 NMOS 드레인 단자와 상기 전달 트랜지스터부의 PMOS 소스 단자 사이에 접속된 시리즈 저항과, 외부환경, 즉 온도에 영향을 받지 않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 PMOS 소스 단자와 상기 전달 트랜지스터부의 NMOS 드레인 단자 사이에 접속된 시리즈 저항을 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상술한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

제2도는 본 발명의 제1실시예에 따른 오실레이터 회로도로서, 제11인버터(IV11),제12인버터( IV12), 제13인버터(IV13), 제14인버터(IV14), 제15인버터(IV15)가 직렬접속되고 제15인버터의 출력단이 다시 제11인버터의 입력단으로 귀환되는 제1링오실레이터부(11)와, 다섯 개의 직렬접속된 지연 트랜지스터부(13)가 있어 각 지연 트랜지스터부는 PMOS형 트랜지스터의 드레인 단자와 NMOS형 트랜지스터의 드레인 단자가 접속되고 상기 PMOS형 트랜지스터의 소스 단자와 상기 NMOS형 트랜지스터의 소스 단자가 접속되어 상호 접속된 소스 단자는 상기 제1링오실레이터부의 각 인버터의 출력단에 접속되고 상호 접속된 드레인 단자는 다음단 PMOS와 NMOS형 트랜지스터의 공통 게이트단에 연결되며 상기 PMOS와 NMOS형 트랜지스터의 게이트는 상호 접속되어 선단 출력단의 신호를 받고 최종단 지연 트랜지스터부의 출력단이 다시 최선단 공통 게이트로 귀환되는 구조를 갖는 제2링오실레이터부(12)와, 상기 제1링오실레이터부의 제15인버터의 출력단에 접속되어 출력된 신호를 완충시켜 제1출력단(Out-s)으로 내보내는 직렬접속된 제16인버터(IV16)와 제17인버터(IV17)로 구성된 제1버퍼부(14)와, 상기 제2링오실레이터부의 최종단 지연 트랜지스터부의 출력단에 접속되어 상기 접속점으로 출력된 신호를 완충시켜 제2출력단으로 내보내는 제18인버터(IV18)와 제19인버터(IV19)가 직렬접속된 제2버퍼부(15)로 구성된다.

상기 구성으로 이루어진 본 발명인 제1실시예의 동작을 살펴보면, 먼저 결론부터 내리면 제1출력단은 종래처럼 짧은 주기의 일정한 파형을 갖는 신호가 출력되고 제2출력단은 상기 제1출력단의 파형보다 펄스폭이 큰 긴 주기의 파형을 갖는 신호가 출력된다.

즉, 서로 다른 주기 신호를 갖는 파형이 출력되는 것이다.

이는 인버터와 MOS 트랜지스터의 사이즈 비율에 기인한 것으로 상기 MOS 트랜지스터의 턴-온 사이즈를 상대적으로 적게하여 상기 제1링오실레이터부 보다 제2링오실레이터부의 한 주기 싸이클 시간이 길어지게 하는 것이다.

이를 더 상세하게 설명하면, 예를들어 제15인버터의 출력단에 로우 신호가 출력되고 최종단 지연 트랜지스터부의 출력단에 하이 신호가 출력되었다고 하면 로우 신호가 제11인버터의 입력단에, 하이 신호가 최선단 지연 트랜지스터부의 공통 게이트로 각각 입력된다.

그러면 제11인버터의 출력단은 하이, 제12인버터의 출력단은 로우, 제13인버터의 출력단은 하이, 제14인버터의 출력단은 로우, 제15인버터의 출력단은 하이가 되어 입력단에 반전된 신호가 언제나 제1링오실레이터부의 출력단에 출력된다.

이때 한 싸이클 속도는 제2링오실레이터부에 비해 빠르게 전개된다. 따라서, 펄스폭도 상대적으로 짧아진다.

이제 상기 인버터들의 각 출력단을 전원측으로 사용하는 각각의 지연 트랜지스터부는 최선단 지연 트랜지스터부의 공통 게이트 단자로 하이 신호가 인가되어 NMOS형 트랜지스터가 턴-온되고 따라서 제11인버터상의 하이 신호가 상기 NMOS형 트랜지스터를 통해 다음단 공통 게이트 단자로 인가되는데 여기서, NMOS형 트랜지스터의 턴-온 사이즈가 매우 작기 때문에 비록 제11인버터의 출력단이 하이더라도 상기 최선단 지연 트랜지스터부의 출력단은 빠르게 하이로 전환하지 못하고 로우 상태로 존재하게 된다.

계속해서 상기 최선단 출력단이 로우 상태로 있어 다음단 PMOS형 트랜지스터가 턴-온되고 상기 PMOS형 트랜지스터를 통해 상기 제12인버터 출력단 신호가 전달되지만 이때에도 마찬가지로 상기 PMOS형 트랜지스터의 턴-온 사이즈가 매우 적기 때문에 출력단에는 비록 최선단 지연 트랜지스터부 출력단 전압보다는 좀더 전위가 상승했지만 아직 로우 상태를 유지하는 것이다.

결국, 상기 제2링오실레이터부의 최종단 출력단이 하이였다고 가정했을 때 상기 하이 신호가 로우 신호로 바뀌기 위해서는 최종단 지연 트랜지스터부의 공통 게이트 단자로 입력되는 전압이 하이로 인식되는 전압이며 이는 상기 제1링오실레이터부의 여러 싸이클 주기에 해당한다. 다시 말해서, 상기 제1링오실레이터로부터 발생된 신호는 주파수가 크고 상기 제2일오실레이터부에 의해 발생된 신호는 주파수가 작으며 결국 긴 펄스폭을 가지는 파형이 출력되는 것이다.

제11도는 제2도에 대한 출력 파형도로서, 제1출력단에 출력된 파형의 모습과 제2출력단에 출력된 파형의 모습을 비교해보면 서로 다른 주기를 갖는 신호가 출력되었음을 알 수 있다.

제3도는 본 발명의 제1실시예에 기준전위가 추가된 오실레이터 회로도로서, 제2도이 제1실시예와 차이점은 단지 외부환경 즉, 전압과 온도에 영향을 받지 않는 일정한 펄스폭을 갖는 파형을 얻을 수 있다는 것이다.

제1실시예에 있어서는 출력파형의 펄스폭이 외부환경, 즉 전압, 온도에 의해서 약간의 변화를 가져올 수 있다는 것이다.

따라서, 외부환경에 무관한 출력파형을 얻기 위해 시리즈 PMOS 기준전위부(22)와 시리즈 NMOS 기준전위부(23)가 추가되었다.

그 구성관계는 제1실시예와 동일하며 다만 상기 시리즈 PMOS 기준전위부는 상기 제2링오실레이터부 PMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부 각 인버터 출력단 사이에 접속되고 게이트로 PMOS 기준전위가 인가되며 상기 시리즈 NMOS 기준전위부는 상기 제2링오실레이터부 NMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부 각 인버터 출력단 사이에 접속되고 게이트로 NMOS 기준전위가 인가되는 점이 다를 뿐이다.

상기 구성에 의한 동작 또한 제1실시예와 같으므로 약하기로 한다.

제4도는 본 발명의 제1실시예에 저항이 추가된 오실레이터 회로도로서, 외부환경 중에서 온도에 무관한 저항들로 구성된 시리즈 저항부(32, 33)를 상기 시리즈 PMOS 기준전위부와 상기 시리즈 NMOS 기준전위부의 위치상에 연결하였을 뿐 다른 구성관계는 상기 제1실시예와 같으며 동작 또한 동일하므로 약하기로 한다.

제5도는 본 발명의 제2실시예에 따른 오실레이터 회로도로서, 제1링오실레이터부(41)와 제2링오실레이터부(42)의 구성은 제2도에 도시된 제1실시예와 동일하므로 약하고 모드 주기 제어부(43)의 구성관계만 기술하기로 한다.

상기 모드 주기 제어부는 상기 제1링오실레이터부의 출력신호와 모드 신호를 논리 연산하여 제43낸드 게이트의 한 단자로 출력하기 위한 제41낸드 게이트와, 제46인버터에 의해 반전된 모드 신호와 상기 제2링오실레이터부의 출력신호를 논리 연산하여 상기 제43낸드 게이트의 다른 입력단자로 출력하기 위한 제42낸드 게이트와, 상기 제41낸드 게이트의 출력신호와 상기 제42낸드 게이트의 출력신호를 논리 연산하여 출력단에 상기 제1링오실레이터부의 출력신호와 상기 제2링오실레이터부의 출력신호를 조합하여 출력하기 위한 제43낸드 게이트로 구성된다.

상기 구성으로 이루어진 본 발명의 제2실시예에 대한 동작 관계를 살펴보면, 상기 제1링오실레이터부의 출력단으로 제11도에 도시된 제1출력단의 파형이 출력되고 상기 제2링오실레이터부의 출력단에는 제11도에 도시된 제2출력단의 파형이 출력되어 상기 모드 주기 제어부에 의해 조합된 하나의 파형이 출력단에 출력된다.

먼저, 모드 신호가 하이일 때 제42낸드 게이트의 출력단에는 상기 제2링오실레어터부의 출력신호에 관계없이 언제나 하이 신호가 출력되고, 제41낸드 게이트의 출력단에는 상기 제1링오실레이터부의 출력신호가 반전되어 출력된다. 이 반전된 신호와 상기 제42낸드 게이트의 출력신호인 하이 신호가 제43낸드 게이트에 의해 연산되어 결국, 최종 출력단에는 상기 제1일오실레이터부의 출력신호가 출력된다. 즉, 모든 신호가 하이일때는 최종 출력단에는 상기 제1링오실레이터부의 출력신호가 출력되는 것이다. 제12도에서 모드 신호가 하이일 때 출력단에 도시된 펄스폭이 작은 부분이다. 모드 신호가 로우일때는 반대로 제41낸드 게이트의 출력단에 언제나 하이 신호가 출력되고 제42낸드 게이트의 입력단에는 제46인버터에 의해 반전된 하이의 모드 신호와 상기 제2링오실레이터부의 출력신호가 입력되어 결국 상기 제42낸드 게이트이 출력단에는 상기 제2링오실레이터부의 출력신호가 반전되어 출력되고 제43낸드 게이트를 통해 최종 출력단에는 상기 제2링오실레이터부의 출력신호가 출력된다. 제12도에서 모드 신호가 로우일 때 출력단에 도시된 펄스폭이 큰 부분이다.

본 발명의 제2실시예에서는 하나의 출력파형에 서로 다른 주기의 출력신호를 발생시키는 경우이다.

제6도는 본 발명의 제2실시예에 기준전위가 추가된 오실레이터 회로도로서, 제5도에 도시된 바와 같이 제2실시예에 외부환경, 즉 전압과 온도에 영향을 받지않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부(54)의 PMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부(51)의 각 인버터 출력단에 접속된 시리즈 PMOS 기준전위부(52)와, 외부환경, 즉 전압과 온도에 영향을 받지않는 출력파형을 발생시키기 위하여 상기 제2링오실레이터부의 NMOS형 트랜지스터 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단에 접속된 시리즈 NMOS 기준전위부(53)가 추가되어 구성된다.

상기 구성으로 이루어진 동작 설명은 제2실시예의 동작과 동일하므로 약하기로 하며 출력파형은 제12도에 도시된 출력파형의 모습과 동일하며 다만, 언제나 펄스폭이 일정하게 유지되는 점에서 제2실시예의 출력파형과 차이점이 있다.

제7도는 본 발명의 제2실시예에 저항이 추가된 오실레이터 회로도로서, 제5도에 도시된 바와 같이 제2실시예에 외부환경 중에서 온도에 무관한 저항들로 구성된 시리즈 저항부(62, 63)를 상기 시리즈 PMOS 기준전위부와 상기 시리즈 NMOS 기준전위부에 연결하였을 뿐 다른 구성관계는 상기 제2실시예와 같으며 동작 또한 동일하므로 약하기로 한다.

제8도는 본 발명의 제3실시예에 따른 오실레이터 회로도로서, 게이트로 제75인버터에 의해 반전된 모드 신호가 인가되고 전원전압(Vcc)과 제1장주기 출력신호 발생부(76) PMOS형 트랜지스터 드레인 단자 사이에 접속되어 상기 모드 신호가 하이일 때 큰 사이즈로 턴-온되어 제1출력단에 단주기 출력신호를 발생시키기 위한 제1단주기 출력신호 발생부(71)와 게이트로 선단 전달 트랜지스터부(73)의 PMOS형 트랜지스터 드레인 단자로 전달된 신호 또는 선단 전달 트랜지스터부(74)의 NMOS형 트랜지스터 드레인 단자로 전달된 신호가 인가되고 전원전압과 상기 전달 트랜지스터부(73) PMOS형 트랜지스터 소스 단자 사이에 접속되어 모드 신호가 로우일 때 제2출력신호 발생부(75)의 PMOS, NMOS형 트랜지스터와 거의 비슷한 사이즈로 턴-온되어 제1장주기 출력신호를 발생시키기 위한 제1장주기 출력신호 발생부(76)와, 게이트로 선단 전달 트랜지스터부(73)의 PMOS형 트랜지스터 드레인 단자로 전달된 신호 또는 선단 전달 트랜지스터부(74)의 NMOS형 트랜지스터 드레인 단자로 전달된 신호가 인가되고 상기 제1장주기 출력신호 발생부 PMOS형 트랜지스터 드레인 단자와 제2출력신호 발생부 NMOS형 트랜지스터 드레인 단자 사이에 접속되어 상기 제1단주기 출력신호 발생부 또는 상기 제1장주기 출력신호 발생부를 통해 전달된 신호를 다음단 제1장주기 출력신호 발생부, 전달 트랜지스터부 MOS 트랜지스터 게이트 및 제2출력신호 발생부 NMOS 드레인 단자와 PMOS 드레인 단자로 전달시키는 전달 트랜지스터부(73)와, 다섯 개의 지연 트랜지스터부가 직렬접속되고 상기 각 지연 트랜지스터부는 NMOS형 트랜지스터 소스 단자와 PMOS형 트랜지스터 소스 단자가 접속되고 상기 NMOS형 트랜지스터 드레인 단자는 상기 전달 트랜지스터부(73) PMOS형 트랜지스터 드레인 단자에 접속되고 상기 PMOS형 드레인 단자는 전달 트랜지스터부 NMOS형, 트랜지스터 드레인 단자에 접속되고 상기 NMOS형 트랜지스터 게이트와 PMOS형 트랜지스터 게이트가 상호 접속되어 선단 지연 트랜지스터부의 출력단 신호가 인가되고 상기 NMOS형 트랜지스터 소스 단와 PMOS형 트랜지스터 소스 단자 접속점이 다음단 지연 트랜지스터부 게이트 단자로 연결되어 제2출력신호를 발생시키는 제2출력신호 발생부와, 게이트로 선단 전달 트랜지스터부(73)의 PMOS형 트랜지스터 드레인 단자로 전달된 신호 또는 선단 전달 트랜지스터부(74)의 NMOS형 트랜지스터 드레인 단자로 전달된 신호가 인가되고 상기 제1장주기 출력신호 발생부 NMOS형 트랜지스터 드레인 단자와 제2출력신호 발생부 PMOS형 트랜지스터 드레인 단자 사이에 접속되어 상기 제1단주기 출력신호 발생부 또는 상기 제1장주기 출력신호 발생부를 통해 전달된 신호를 다음단 제1장주기 출력신호 발생부, 전달 트랜지스터부 MOS 트랜지스터 게이트 및 제2출력신호 발생부 NMOS 드레인 단자와 PMOS 드레인 단자로 전달시키는 전달 트랜지스터부(74)와, 게이트로 선단 전달 트랜지스터부(73)의 PMOS형 트랜지스터 드레인 단자로 전달된 신호 또는 선단 전달 트랜지스터부(74)의 NMOS형 트랜지스터 드레인 단자로 전달된 신호가 인가되고 접지전압과 상기 전달 트랜지스터부(74) NMOS형 트랜지스터 소스 단자 사이에 접속되어 모드 신호가 로우일 때 제2출력신호 발생부의 PMOS, NMOS형 트랜지스터와 거의 비슷한 사이즈로 턴-온되어 제1장주기 출력신호를 발생시키기 위한 제1장주기 출력신호 발생부(77)와, 게이트로 모드 신호가 인가되고 접지전압(Vss)과 제1장주기 출력신호 발생부(77) NMOS형 트랜지스터 드레인 단자 사이에 접속되어 상기 모드 신호가 하이일 때 큰 사이즈로 턴-온되어 제1출력단에 단주기 출력신호를 발생시키기 위한 제1단주기 출력신호 발생부(72)로 구성된다.

상기 구성으로 이루어진 본 발명인 제3실시예의 동작관계를 살펴보면, 먼저 모드 신호가 하이일 때 제75노드가 로우 상태에 있고 제80노드가 하이 상태에 있다고 가정하면 상기 모드 신호에 의해 제1단주기 출력신호 발생부(71) 및 제1단주기 출력신호 발생부(72)의 모스 트랜지스터들이 동시에 턴-온되어 전원전압이 상기 제1장주기 출력신호 발생부(76) 각 PMOS 트랜지스터 드레인 단자상에 전달되고 상기 제1장주기 출력신호 발생부(77) 각 NMOS 트랜지스터 드레인 단자상에 접지전압이 전달된다. 상기 제75노드상의 로우 신호는 최선단으로 피드백 되고 전달 트랜지스터부(73) PMOS형 트랜지스터를 턴-온시켜 상기 제1장주기 출력신호 발생부 PMOS형 트랜지스터 드레인 단자상에 있던 전원전압이 제71노드로 전달된다. 제80노드상의 하이 신호는 피드백되어 제2출력신호 발생부 최선단 NMOS형 트랜지스터를 턴-온시켜 상기 제71노드상의 하이 신호를 제76노드상으로 전달하게 되는데, 상기 제1단주기 출력신호 발생부(71) PMOS형 트랜지스터들에 비해 상대적으로 상기 제2출력신호 발생부 NMOS, PMOS형 트랜지스터들의 턴-온 사이즈 비율이 작게 되어 있어 상기 제76노드상은 상기 제71 노드상의 하이 신호가 그대로 전달되지 못하고 약간의 전압 상승밖에 일어나지 않는다. 따라서, 상기 제76노드는 여전히 로우 상태를 가리키며 로우 신호가 다음단 지연 트랜지스터부의 공통 게이트로 인가된다. 계속해서 상기 제71노드가 하이 상태에 있어 상기 전달 트랜지스터부(74) NMOS형 트랜지스터가 턴-온되어 제72노드상은 접지전압이 전달되어 로우 상태가 되고 제77노드는 상기 제76노드상의 로우 신호에 의해 PMOS형 트랜지스터가 턴-온되어 상기 제72노드상의 로우 신호가 전달되어 로우 상태가 된다. 그러나, 상기 제77노드상의 전위는 상기 제76노드상의 전위에 비해 비록 두 단자가 로우로 인식되지만 높다. 이어서, 다다음 단에서는 상기 제72노드가 로우 상태에 있어 전달 트랜지스터부(73) PMOS형 트랜지스터가 턴-온되어 제73노드상에는 전원전압이 전달되어 하이 상태가 되고 제78노드는 상기 제77노드의 로우 신호에 의해 PMOS형 트랜지스터가 턴-온되어 상기 제73노드의 하이 신호가 전달되는데 상기 PMOS형 트랜지스터의 턴-온 사이즈가 작아 로우에서 하이로의 전압상승은 일어나지만 로우로 인식된다. 그러나, 제78노드상의 전위는 제77노드상의 전위보다 더 높은 로우 상태이다. 다시 말해서 하이에 더 근접된 로우상태이다. 상기 제73노드의 하이 신호와 상기 제78노드의 로우 신호에 의해 그 다음단의 제74노드는 전달 트랜지스터부(74)의 NMOS형 트랜지스터가 턴-온되어 접지전압이 전달되므러써 로우 상태가 되고 제79노드는 턴-온된 PMOS형 트랜지스터를 통해 상기 제74 노드상의 로우 신호가 전달되므로써 로우 신호가 출력된다. 마찬가지로 상기 제79노드상의 전위는 상기 제78노드상의 전위보다 높다. 이어서, 최종단은 상기 제74노드상의 로우 신호에 의해 상기 전달 트랜지스터부(73) PMOS형 트랜지스터가 턴-온되어 전원전압이 제75노드로 전달되어 상기 제75노드는 하이 상태가 되고, 제80노드는 상기 제79노드의 로우 신호에 의해 턴-온된 PMOS형 트랜지스터를 통해 상기 제75노드상의 하이 신호가 전달되는데 이는 지연 트랜지스터부의 NMOS, PMOS형 트랜지스터의 턴-온 사이즈가 작지만 상기 제79노드상의 전위가 이제 하이 상태에 가깝기 때문에 상대적으로 크게 턴-온되어 많은 전류가 흐르기 때문이다. 이처럼 상기한 바와 같이 최초 상기 제75노드상의 로우 신호와 제80노드상의 하이 신호가 피드백 라인을 통해 각각 최선단으로 입력되어 상기 제75노드상에는 최초의 로우 신호가 반전된 하이 신호를 출력하고 상기 제80노드상에는 최초 하이 신호를 그대로 출력한다.

계속해서 상기 제75노드상의 하이 신호는 피드백 라인을 거쳐 다시 최선단으로 입력되고 상기 제80노드상의 하이 신호는 제2출력신호 발생부의 최선단으로 입력되어 상기의 동작을 반복하게 된다.

제13도는 제8도에 대한 출력파형도로서, 모드 신호가 하이일때와 로우일 때 제1출력단과 제2출력단으로 발생된 파형의 모습을 보이고 있는데, 상기 모드 신호가 하이일 때 제1출력단에는 펄스폭이 짧고 로우에서 하이, 하이에서 로우로의 변화가 자주 일어나며 주기가 짧은 파형이 출력되고 제2출력단에 펄스폭이 길고 주기가 긴 파형이 출력되고 있음을 보이고 있는데 이느 상기 제1단주기 출력신호 발생부(71, 72)의 PMOS형 트랜지스터와 NMOS형 트랜지스터의 턴-온 사이즈가 제2출력신호 발생부의 MOS 트랜지스터 턴-온 사이즈보다 커 많은 전류가 흘러 신호의 전달이 빠르게 일어나기 때문이며, 제2출력단은 상기 제2출력신호 발생부의 MOS 트랜지스터의 턴-온 사이즈가 작아 전위의 변화가 느리게 일어나기 때문이다.

한편, 상기 모드 신호가 로우일 때 상기 제1단주기 출력신호 발생부(71, 72)의 모스 트랜지스터들은 턴-오프되어 영향을 미치지 못하고 제1장주기 출력신호 발생부(76, 77)에 의해 영향을 받는다. 이때 상기 제1장주기 출력신호 발생부(76, 77)의 PMOS, NMOS형 트랜지스터는 상기 제2출력신호 발생부의 PMOS, NMOS형 트랜지스터의 턴-온 사이즈 비율과 동일하게 한다. 이렇게 하므로써 모드 신호가 하이일때의 동작과 마찬가지의 동작이 이루어지게 되고 상기 제1장주기 출력신호 발생부에 의해 상기 제1출력단에는 상기 제2출력단의 파형처럼 긴 주기의 출력신호가 발생된다.

요약하면, 본 발명의 제3실시예에 있어서는 서로 다른 2개의 출력단이 있어 제1출력단에는 모드 신호가 하이일 때 제1단주기 출력신호 발생부(71, 72)에 의해 단주기 출력신호가 발생되고 상기 모드 신호가 로우일 때 제1장주기 출력신호 발생부(76, 77)에 의해 장주기 출력신호가 발생되고 제2출력단에는 모드 신호가 하이일때나 로우일 때 모두 상기 제2출력신호 발생부에 의해 장주기 출력신호가 발생되며 이는 트랜지스터의 사이즈 비율에 의해 결정된다.

제9도는 본 발명의 제3실시예에 기준전위가 추가된 오실레이터 회로도로서, 상기 전달 트랜지스터부(83) PMOS형 트랜지스터 드레인 단자와 상기 제2출력신호 발생부(87) NMOS형 트랜지스터 드레인 단자 사이에 접속되고 게이트로 NMOS 기준전위가 인가되는 시리즈 NMOS 기준전위부(85)와, 상기 제2출력신호 발생부 PMOS형 트랜지스터 드레인 단자와 상기 전달 트랜지스터부(84) NMOS형 트랜지스터 드레인 단자 사이에 접속되고 게이트로 PMOS 기준전위가 인가되는 PMOS형 트랜지스터로 구성된 시리즈 PMOS 기준전위부(86)가 추가되었다.

따라서, 본 발명의 제3실시예에서의 동작과 동일하고 다만 외부환경, 즉 전압과 온도에 영향을 받지 않는 출력신호가 발생된다는 차이점만 있을 뿐이므로 이에 대한 추가설명은 생략하기로 한다.

제10도는 본 발명의 제3실시예에 저항이 추가된 오실레이터 회로도로서, 상기 전달 트랜지스터부(103) PMOS형 트랜지스터 드레인 단자와 상기 제2출력신호 발생부(107) NMOS형 트랜지스터 드레인 단자 사이에 접속된 시리즈 저항(105)과, 상기 제2출력신호 발생부(107) PMOS형 트랜지스터 드레인 단자와 상기 전달 트랜지스터부(104) NMOS형 트랜지스터 드레인 단자 사이에 접속된 시리즈 저항(106)이 추가되었다.

따라서, 본 발명의 제3실시예에서의 동작과 동일하고 다만 외부환경, 즉 온도에 영향을 받지 않는 출력신호가 발생된다는 차이점만 있을 뿐이므로 이에 대한 추가설명은 생략하기로 한다.

이상에서 설명한 바와 같이, 본 발명의 오실레이터 발생 장치를 실제 장치에 구현하게 되면 전력소모를 줄이고 서로 다른 주기의 출력을 발생시키는 효과가 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (23)

1. 적어도 3개 이상의 홀수개의 인버터가 직렬접속되고 최종단 인버터의 출력단이 최선단 인버터의 입력단에 접속되어 제2링오실레이터부의 각 지연 트랜지스터부의 전원측으로 각 인버터의 해당 출력신호를 인가시키고 제1버퍼부의 일력단으로 최종단 인버터의 출력신호를 인가시켜 제1주기의 출력신호를 발생시키는 제1링오실레이터 수단과, 상기 제1링오실레이터부의 최종단 인버터 출력단에 접속되어 상기 최종단 인버터의 출력신호를 완충시켜 외부로 출력하는 적어도 2개 이상 짝수개의 인버터가 직렬접속된 제1버퍼수단과, 적어도 3개 이상의 홀수개의 지연 트랜지스터가 직렬접속되고 상기 각 지연 트랜지스터부의 전원측이 상기 제1링오실레이터부의 각 해당 인버터의 출력단에 접속되며 최종단 지연 트랜지스터부의 출력단이 최선단 지연 트랜지스터부의 입력단에 접속되어 제2버퍼부의 입력단으로 상기 제1주기보다 큰 제2주기의 출력신호를 발생시키기 위한 제2링오실레이터 수단과, 상기 제2링오실레이터부의 최종단 지연 트랜지스터의 출력단에 접속되어 상기 최종단 지연 트랜지스터의 출력신호를 완충시켜 출력하는 적어도 2개 이상 짝수개의 인버터가 직렬접속된 제2버퍼 수단을 포함하는 것을 특징으로 하는 오실레이터 출력 장치.
2. 제1항에 있어서, 상기 각 지연 트랜지스터 수단은 PMOS형 트랜지스터의 게이트 단자와 NMOS형 트랜지스터의 게이트 단자가 상호 접속되어 전단 지연 트랜지스터의 출력신호에 의해 제어되고, 상기 PMOS형 트랜지스터의 소스 단자와 상기 NMOS형 트랜지스터의 소스 단자가 상호 접속되어 상기 제1링오실레이터부의 각 인버터의 출력신호를 입력으로 받아들이며, 상기 PMOS형 트랜지스터의 드레인 단자와 상기 NMOS형 트랜지스터의 드레인 단자가 상호 접속되어 후단 지연 트랜지스터의 공통 게이트 단자를 제어하는 출력신호를 발생시키는 것을 특징으로 하는 오실레이터 출력 발생장치.
3. 제1항 또는 제2항에 있어서, 상기 각 지연 트랜지스터의 PMOS형 트랜지스터의 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단자 사이에 접속되며 각 게이트로 PMOS 기준전위가 인가되는 다른 PMOS형 트랜지스터와, 상기 각 지연 트랜지스터의 NMOS형 트랜지스터의 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단자 사이에 접속되며 각 게이트로 NMOS 기준전위가 인가되는 다른 NMOS형 트랜지스터가 추가되는 것을 특징으로 하느 오실레이터 출력 발생장치.
4. 제1항 또는 제2항에 있어서, 상기 각 지연 트랜지스터의 PMOS형 트랜지스터의 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단자 사이에 접속된 저항과, 상기 각 지연 트랜지스터의 NMOS형 트랜지스터의 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단자 사이에 접속된 저항이 추가되는 것을 특징으로 하는 오실레이터 출력 발생장치.
5. 적어도 3개 이상의 홀수개의 인버터가 직렬접속되고 최종단 인버터의 출력단이 최선단 인버터의 입력단에 접속되어 제2링오실레이터부의 각 지연 트랜지스터의 전원측으로 각 인버터의 해당 출력신호를 인가시키고 출력수단의 한 입력단으로 최종단 인버터의 제1주기의 출력신호를 발생시키는 제1링오실레이터 수단과, 적어도 3개 이상의 홀수개의 지연 트랜지스터가 직렬접속되고 상기 각 지연 트랜지스터의 전원측이 상기 제1링오실레이터부의 각 해당 인버터의 출력단에 접속되며 최종단 지연 트랜지스터의 출력단이 최선단 지연 트랜지스터의 입력단에 접속되어 상기 출력수단의 다른 입력단으로 제2주기의 출력신호를 발생시키는 제2링오실레이터 수단과, 상기 제1링오실레이터부의 제1주기의 출력신호와 상기 제2링오실레이터부의 제2주기의 출력신호를 입력으로하여 모든 실호가 하이일 때 제1주기의 출력신호를 발생시키고 상기 모드 신호가 로우일 때 제2주기의 출력신호를 발생시키는 출력수단을 포함하는 것을 특징으로 하는 오실레이터 출력 발생장치.
6. 제5항에 있어서, 상기 각 지연 트랜지스터 수단은 PMOS형 트랜지스터의 게이트 단자와 NMOS형 트랜지스터의 게이트 단자가 상호 접속되어 전단 지연 트랜지스터의 출력신호에 의해 제어되고, 상기 PMOS형 트랜지스터의 소스 단자와 상기 NMOS형 트랜지스터의 소스 단자가 상호 접속되어 상기 제1링오실레이터부의 각 인버터의 출력신호를 입력으로 받아들이며, 상기 PMOS형 트랜지스터의 드레인 단자와 상기 NMOS형 트랜지스터의 드레인 단자가 상호 접속되어 후단 지연 트랜지스터의 공통 게이트 단자를 제어하는 출력신호를 발생시키는 것을 특징으로 하는 오실레이터 출력 발생장치.
7. 제5항에 있어서, 상기 출력수단은 상기 제1링오실레이터부의 출력신호와 상기 모드 신호를 논리 연산하여 출력하기 위한 한 낸드 게이트와, 인버터에 의해 반전된 모드 신호와 상기 제2링실레이터부의 출력신호를 논리 연산하여 출력하기 위한 다른 낸드 게이트와, 상기 모드 신호를 반전시켜 상기 다른 낸드 게이트의 한 입력단자로 출력하기 위한 인버터와, 상기 한 낸드 게이트의 출력신호와 상기 다른 낸드 게이트의 출력신호를 논리 연산하여 오실레이터 출력신호를 발생하는 또다른 낸드 게이트를 포함하는 것을 특징으로 하는 오실레이터 출력 발생장치.
8. 제5항 또는 제6항에 있어서, 상기 각 지연 트랜지스터의 PMOS형 트랜지스터의 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단자 사이에 접속되며 각 게이트로 PMOS 기준전위가 인가되는 다른 PMOS형 트랜지스터와, 상기 각 지연 트랜지스터의 NMOS형 트랜지스터의 소스 단자와 상기 제1일오실레이터부의 각 인버터 출력단자 사이에 접속되며 각 게이트로 NMOS 기준전위가 인가되는 다른 NMOS형 트랜지스터가 추가되는 것을 특징으로 하는 오실레이터 출력 발생장치.
9. 제5항 또는 제6항에 있어서, 상기 각 지연 트랜지스터의 PMOS형 트랜지스터의 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단자 사이에 접속된 저항과, 상기 각 지연 트랜지스터의 NMOS형 트랜지스터의 소스 단자와 상기 제1링오실레이터부의 각 인버터 출력단자 사이에 접속된 저항이 추가되는 것을 특징으로 하는 오실레이터 출력 발생장치.
10. 모드 신호가 하이일 때 게이트로 인버터에 의해 반전된 상기 모드 신호가 인가되어 단주기의 제1출력신호를 발생시키기 위한 적어도 3개 이상 홀수개의 모스 트랜지스터로 구성된 제1단주기 출력신호 발생수단과, 게이트로 제1전달수단과 제2출력신호 발생부의 접속점상의 신호 또는 상기 제2출력신호 발생부와 제2전달수단의 접속점상의 신호가 인가되어 상기 모든 신호가 로우일 때 장주기의 제1출력신호를 발생시키기 위한 적어도 3개 이상 홀수개의 모스 트랜지스터로 구성된 제1장주기 출력신호 발생수단과, 상기 제1장주기 출력신호 발생수단과 상기 제2출력신호 발생부 사이에 접속되어 상기 제1단주기 출력신호 발생수단 및 상기 제1장주기 출력신호 발생수단에 의해 전달된 전원전압을 상기 제2출력신호 발생부의 접속점으로 전달시키기 위한 적어도 3개 이상 홀수개의 모스 트랜지스트로 구성된 제1전달수단과, 상기 제1전달수단과 제2전달수단 사이에 접속되어 제2출력신호를 발생시키기 위한 적어도 3개 이상 홀수개의 지연수단들로 구성된 제2출력신호 발생수단과, 상기 제2출력신호 발생수단과 제1장주기 출력신호 발생수단 사이에 접속되어 제1단주기 출력신호 발생수단 또는 제1장주기 출력신호 발생수단에 의해 전달된 접지전압을 상기 제2출력신호 발생수단의 접속점상으로 전달시키기 위한 적어도 3개 이상 홀수개의 모스 트랜지스터로 구성된 제2전달수단과 상기 제2전달수단과 제1단주기 출력신호 발생수단 사이에 접속되어 모드 신호가 로우일 때 장주기의 제1출력신호를 발생시키기 위한 적어도 3개 이상 홀수개의 모스 트랜지스터로 구성된 제1장주기 출력신호 발생수단과, 모든 신호가 하이일 때 게이트로 상기 모든 신호가 인가되어 단주기의 제1출력신호를 발생시키기 위한 적어도 3개 이상 홀수개의 모스 트랜지스터로 구성된 제1단주기 출력신호 발생수단을 포함하는 것을 특징으로 하는 오실레이터 출력 발생장치.
11. 제10항에 있어서, 상기 제1단주기 출력신호 발생수단의 모스 트랜지스터가 전원전압과 상기 제1장주기 출력신호 발생수단 및 상기 제1전달수단의 접속점 사이에 접속된 PMOS형 트랜지스터인 것을 특징으로 하는 오실레이터 출력 발생장치.
12. 제10항에 있어서, 상기 제1장주기 출력신호 발생수단은 게이트로 선단의 제1전달수단과 상기 제2출력신호 발생수단 접속점상 신호 또는 제2출력신호 발생수단과 상기 제2전달수단 접속점상의 신호가 인가되어 전원전압을 상기 제1전달부로 전달하는 것을 특징으로 하는 오실레이터 출력 발생장치.
13. 제10항 또는 제12항에 있어서, 상기 모스 트랜지스터는 PMOS형 트랜지스터인 것을 특징으로 하는 오실레이터 출력 발생장치.
14. 제10항에 있어서, 제1전달수단은 게이트로 선단의 상기 제1전달수단과 상기 제2출력신호 발생수단 접속점상 신호 또는 제2출력신호 발생수단과 상기 제2전달수단 접속점상의 신호가 인가되고 상기 제1장주기 출력신호 발생부와 상기 제2출력신호 발생부 사이에 접속되는 것을 특징으로 하는 오실레이터 출력 발생장치.
15. 제10항 또는 제14항에 있어서, 상기 제1전달수단의 모스 트랜지스터는 PMOS형 트랜지스터인 것을 특징으로 하는 오실레이터 출력 발생장치.
16. 제10항에 있어서. 상기 지연수단은 PMOS형 트랜지스터의 게이트 단자와 NMOS형 트랜지스터의 게이트 단자가 상호 접속되어 전단 지연 트랜지스터의 출력신호에 의해 제어되고, 상기 NMOS형 트랜지스터의 소스 단자와 상기 PMOS형 트랜지스터의 소스 단자가 상호 접속되어 다음단 지연 트랜지스터의 공통 게이트를 제어하고, 상기 NMOS형 트랜지스터의 드레인 단자가 상기 제1전달 트랜지스터부의 PMOS형 트랜지스터 드레인 단자에 접속되며 PMOS형 트랜지스터의 드레인 단자가 상기 제2전달 트랜지스터부의 NMOS형 트랜지스터의 드레인 단자에 접속되는 것을 특징으로 하는 오실레이터 출력 발생장치.
17. 제10항에 있어서, 상기 제2전달수단은 게이트로 선단인 제1전달 트랜지스터부와 제2출력신호 발생부의 접속점 또는 제2출력신호 발생부와 제2전달수단의 접속점상의 신호가 인가되고 상기 제2출력신호 발생부의 PMOS형 트랜지스터 드레인 단자와 상기 제1장주기 출력신호 발생부의 모스 트랜지스터 한 단자 사이에 접속된 것을 특징으로 하는 오실레이터 출력 발생장치.
18. 제10항에 있어서, 상기 제1장주기 출력신호 발생수단은 게이트로 선단인 제1전달 트랜지스터부와 제2출력신호 발생부의 접속점 또는 제2출력신호 발생부와 제2전달수단의 접속점상의 신호가 인가되고 상기 제2장주기 출력신호 발생부 NMOS형 트랜지스터의 소스 단자와 접지전압 사이에 접속된 것을 특징으로 하는 오실레이터 출력신호 발생장치.
19. 제10항 또는 제18항에 있어서, 상기 모스 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 오실레이터 출력 발생장치.
20. 제10항에 있어서, 상기 제1단주기 출력신호 발생수단의 모스 트랜지스터는 상기 제2전달 트랜지스터부와 상기 제1장주기 출력신호 발생부의 접속점과 접지전압 사이에 접속된 것을 특징으로 하는 오실레이터 출력 발생장치.
21. 제10항 또는 제20항에 있어서, 상기 모스 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 오실레이터 출력 발생장치.
22. 제10항에 있어서, 게이트로 NMOS 기준전위가 인가되고 상기 제1전달 트랜지스터부의 PMOS 드레인 단자와 상기 제2출력신호 발생부의 NMOS 드레인 단자 사이에 접속되는 NMOS형 트랜지스터와, 게이트로 PMOS 기준전위가 인가되고 상기 제2출력신호 발생부 PMOS 드레인 단자와 상기 제2전달 트랜지스터부 NMOS 드레인 단자 사이에 접속되는 PMOS형 트랜지스터가 추가되는 것을 특징으로 하는 오실레이터 출력 발생장치.
23. 제10항에 있어서, 상기 제1전달 트랜지스터부의 PMOS 드레인 단자와 상기 제2출력신호 발생부의 NMOS 드레인 단자 사이에 접속되는 저항과, 상기 제2출력신호 발생부 PMOS 드레인 단자와 상기 제2전달 트랜지스터부 NMOS 드레인 단자 사이에 접속되는 저항이 추가되는 것을 특징으로 하는 오실레이터 출력 발생장치.