JP2005006025A - リング発振回路 - Google Patents
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- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00208—Layout of the delay element using FET's using differential stages
Abstract
【解決手段】複数の差動増幅器A1〜4の途中段でリングの経路を折り返し、差動増幅器の初段A1と最終段A4を近接配置し、結果的に、隣接しあう差動増幅器どうしの距離をできるだけ均等にする。これにより、差動増幅器間の信号線の長さを均等にし、伝搬遅延を揃える。その結果、単一周波数性の高い発振信号が出力される。
【選択図】 図1
Description
【発明の属する技術分野】
この発明はリング発振回路に関し、とくに、複数の反転型増幅器を有するリング発振回路に関する。
【0002】
【従来の技術】
所望の周波数で発振する信号を得るために、複数のインバータを直列に配置し、その最終段の出力を初段へ戻すリング発振回路が知られている。図8は一般的なリング発振回路の構成を示す。ここでは5個のインバータINV1〜5が直列に並べられ、最終段のインバータINV5の出力が初段のインバータINV1まで戻され、入力されている。この例ではインバータが奇数個存在するため発振動作を継続する。こうしたリング発振回路は、例えば特許文献1にも記載されている。
【0003】
【特許文献1】
特開2001?85994号公報 (全文)
【0004】
【発明が解決しようとする課題】
しかしながら、図8や特許文献1のような配置であると、最終段のインバータから初段のインバータへの戻り経路が長くなる。発振周波数が高くなると、この経路の長さが発振信号のジッタその他の歪成分として現れる。その結果、所望の周波数の信号が正しく出力できなかったり、高調波成分が増して不要輻射に悪影響を及ぼすといった現象が発生しうる。
【0005】
本発明はこうした状況に鑑みてなされたものであり、その目的は、高周波であっても、単一周波数性の強い発振信号を生成することのできるリング発振回路を提供することにある。
【0006】
【課題を解決するための手段】
本発明のある態様は、リング発振回路であり、リングの経路上に、複数の反転型増幅器が略均等距離で配置されている。具体的には、例えば、複数の反転型増幅器の途中段でリングの経路を折り返すよう配置することにより、複数の反転型増幅器の初段と最終段を近接配置し、結果的に、隣接しあう反転型増幅器どうしの距離を略均等にする。
【0007】
このリング発振回路では、反転型増幅器間の距離が略均等であるから、最終段から初段への長い戻り経路のごとく、対称性を破る要素がない。そのため、隣接しあう反転型増幅器間の信号伝搬遅延が揃い、波形歪みが低減できる。また、最終段と初段の距離が近いことは、製造上の特性ばらつき抑制面でも有利で、やはり波形歪みの低減に結びつく。
【0008】
なお、「反転型増幅器」は通常のインバータでもよいが、NANDやNORなど、複数入力論理素子を利用してもよい。また、差動増幅器であってもよい。差動増幅器の場合、一般に発振信号の波形歪みを低減できる点で好都合である。「略均等」とは、回路素子の配置上可能な範囲で均等になるよう設計されていれば十分である。また、「増幅器」のゲインは1を含む任意の数値であってよい。
【0009】
リングの経路のうち往路と復路で反転型増幅器の配置方向を反転させてもよい。この場合、複数の反転型増幅器がいわばリングの中心に対して対称に配置される効果があるから、反転型増幅器間の信号伝搬特性の均一化に貢献する。
【0010】
リング発振回路はさらに、複数の反転型増幅器の駆動信号を生成する制御回路を備えてもよい。その場合、制御回路から複数の反転型増幅器への信号線を前記の往路と復路に対して略対称に配置してもよい。この配置も信号伝搬特性の均一化に有益である。制御回路は往路と復路の間に配置してもよく、その場合、制御回路から各反転型増幅器への距離が均等になり易いため、制御信号線の長さが揃うなど、やはり信号歪みの低減に有益である。
【0011】
【発明の実施の形態】
図1は、実施の形態に係るリング発振回路10を示す。同図において、発振部12は4個の差動増幅器A1〜A4を有し、所定の周波数で発振する。制御回路14は、駆動信号を供給して発振部12を駆動し、発振部12の発振周波数を所望の値に調整する。
【0012】
発振部12の差動増幅器A1〜A4は同じ構成であり、それぞれ、第1および第2入力I1、I2、第1および第2出力O1、O2、第1および第2制御信号C1、C2の端子を有する。これら以外に図示しない電源VDDと接地GNDのための端子をもつ。4個の差動増幅器A1〜A4はリング状に配線され、それぞれの第1および第2出力O1、O2が次の差動増幅器の第1および第2入力I1、I2へ接続される。ただし、4個という偶数個で発振を継続するために、最終段の差動増幅器A4から初段の差動増幅器A1の間で信号線が入れ替えられ、すなわち、最終段の差動増幅器A4の第1および第2出力O1、O2がそれぞれ初段の差動増幅器A1の第2および第1入力I2、I1へと接続されている。4個の差動増幅器A1〜A4の実際の配置は図3以降にて詳述する。
【0013】
制御回路14はまず電源と接地の間にこの順で接続された定電流源16とnチャネルMOSFETである第1トランジスタM1を有する。第1トランジスタM1のゲートは定電流源16の出力側に接続される。このため、定電流源16に流れる電流によって第1トランジスタM1のゲート電圧が決まる。このゲート電圧は第1制御信号C1として利用される。制御回路14はさらに、電源と接地の間にこの順で接続されたpチャネルMOSFETの第2トランジスタM2とnチャネルMOSFETの第3トランジスタM3を有する。第3トランジスタM3のゲートは第1トランジスタM1のゲートと接続され、そのオンの程度が決まる。第2トランジスタM2のゲートはそのドレインと接続され、かつ第3トランジスタM3のドレインとも接続されている。したがって、第3トランジスタM3のオンの程度によって第2トランジスタM2のオンの程度も決まり、第2トランジスタM2のゲート電圧が定まる。第2トランジスタM2のゲートは第2制御信号C2として利用される。以上の構成により、制御回路14における定電流源16の電流値および3個のトランジスタM1、M2、M3のサイズ等を調整することで発振部12の発振周波数が決まる。
【0014】
図2は図1の差動増幅器の詳細構成を示す。4個の差動増幅器A1〜A4は同じであるから、初段の差動増幅器A1を例示する。この回路自体は既知であり、電源と接地の間にpチャネルMOSFETの第4トランジスタM4とnチャネルMOSFETの第6トランジスタM6による経路、およびpチャネルMOSFETの第5トランジスタM5とnチャネルMOSFETの第7トランジスタM7による経路が設けられ、全体の電流がnチャネルMOSFETの第8トランジスタM8によって規定される。第1および第2入力I1、I2はそれぞれ第6トランジスタM6、第7トランジスタM7のゲートに対応し、第1および第2出力O1、O2はそれぞれ第4トランジスタM4と第6トランジスタM6のドレイン、および第5トランジスタM5と第7トランジスタM7のドレインから引き出される。第1および第2制御信号C1、C2は、それぞれ第8トランジスタM8のゲート、および第4トランジスタM4と第5トランジスタM5の共通ゲートに与えられる。
【0015】
図3は、ひとつの差動増幅器A1の具体的な配置配線を示す。ただし、同図は見やすさのために模式化しており、異なる層にて重なり合うパターンの上下関係やパターンの太さなどは一般に同図のとおりではない。同図において、上から順に、
1)電源VDDのパターン
2)1)と別層で一部重なる第2制御信号C2のパターン(図中の点描部分)
3)第4トランジスタM4と第5トランジスタM5
4)第2および第1入力I2、I1、第2および第1出力O2、O1のパターン
5)第1制御信号C1のパターン
6)第8トランジスタM8
7)接地GNDのパターン
が形成されている。第4トランジスタM4と第5トランジスタM5は電源VDDに接続されたソースを共有し、ゲートにはともに第2制御信号C2が入力される。それぞれドレインは第1および第2出力O1、O2となるとともに、第6トランジスタM6および第7トランジスタM7のドレインへ接続される。第6トランジスタM6と第7トランジスタM7はソースを共有し、ゲートにはそれぞれ第1、第2入力I1、I2が与えられる。第6トランジスタM6と第7トランジスタM7の共通ソースは第8トランジスタM8のドレインへ接続される。第8トランジスタM8のソースは接地され、ゲートには第1制御信号C1が与えられる。
【0016】
以上の構成において、第1および第2入力I1、I2がそれぞれ第1および第2出力O1、O2に位置的に水平に対応するため、差動増幅器を並べたとき、前段の差動増幅器の出力を次段の差動増幅器へ渡す際、単純に水平にパターンを形成すれば接続が完了する。同様に、電源パターン、第1および第2制御信号C1、C2についても、やはり水平に形成されているため、それらをそれぞれ水平に延設すれば前段と次段で自然に信号パターンがつながり、好都合である。ただし、パターンは水平に形成することに限る趣旨ではなく、前段と次段である程度接続が容易であれば十分である。
【0017】
図4は、図3の差動増幅器を利用し、図1のリング発振回路10の具体的な配置を示す。同図のごとく、発振部12と制御回路14は並置され、発振部12において4個の差動増幅器A1〜A4が以下の規則で配置されている。
【0018】
1 .リングは初段の差動増幅器A1からふたつの差動増幅器A2、A3を経由して最終段の差動増幅器A4へ至り、再度初段の差動増幅器A1へ戻る。
2 .リングの往路に置かれた初段の差動増幅器A1とつぎの差動増幅器A2は図3に示す向きに配置され、復路に置かれた3段目の差動増幅器A3と最終段の差動増幅器A4は図3に示す向きと180°回転した向きに配置される。同図では、反転配置を符号の上下反転で示している。
【0019】
3 .隣接しあう差動増幅器間の距離をできるだけ均等にし、差動増幅器間で受け渡しをする第1および第2入力信号I1、I2のパターン長を可能なかぎり揃える。
4 .発振部12全体は可能な範囲でコンパクトにする。
【0020】
規則3により、発振周波数が高くなってもジッタの発生が抑制でき、単一周波数性の強い高品質な出力波形が得られる。波形歪みの低減により不要輻射も減る。規則2は規則3の実現に寄与するだけでなく、制御回路14から発振部12への信号パターンの形成を容易または効率化する。制御回路14から発振部12へ供給する信号パターンは、図4から明らかなとおり初段の差動増幅器A1と最終段の差動増幅器A4の間、および2段目の差動増幅器A2と3段目の差動増幅器A3の間とを結ぶ仮想的な線に対して対称でよい。このことはまた、4個の差動増幅器A1〜A4を均等に駆動できる意味でも有益である。規則4は単に実装効率面で有利なだけでなく、4個の差動増幅器A1〜A4が物理的に近づくため、製造上の特性ばらつきを抑える効果をもつ。また、高周波の信号線長が短くなる分、不要輻射も低減する。
【0021】
以上、本実施の形態では、差動増幅器によるリング発振回路10を説明したが、差動型ではなく、一入力一出力タイプの通常のインバータ、その他任意の反転回路でリング発振回路10を構成してもよく、その配慮は本明細書を通じて有効である。
【0022】
本実施の形態では差動増幅器を4個としたが、当然これは任意の数でよい。差動増幅器が偶数2nの場合、リングの経路が1〜n番目の差動増幅器に至る経路を往路とし、(n+1)〜2n番目の差動増幅器に至る経路を復路とするよう折り返し点を定めればよい。ただし、厳密に中間点で折り返す必要はなく、本質は、隣接する差動増幅器間の発振信号のパターン長ができる限り均等になることにある。本明細書ではその趣旨で「往路」「復路」「折り返し」などのことばを用いるに過ぎない。なお、増幅器が奇数の場合の配慮は図6以下で説明する。
【0023】
図5は別の実施の形態に係るリング発振回路10の具体的な配置を示す。同図において図4との相違は、制御回路14が発振部12の中に配置される点にある。より具体的には、リングの経路を等分するよう、制御回路14が往路と復路の境界線上に置かれている。この実施の形態によれば、制御回路14から4個の差動増幅器A1〜A4へ至る距離が等しく、それらを均等に駆動しやすくなる。そのため、波形歪みを低減できる。
【0024】
図6は、増幅器が奇数の場合のリング発振回路10を示す。ここでは増幅器として5個のインバータA1〜A5がこの順に接続され、最終段のインバータA5の出力が初段のインバータA1へ戻されている。発振信号は最終段のインバータA5の出力をバッファB1を通して得られる。
【0025】
図7は、図6のリング発振回路10の具体的な配置を示す。リング発振回路10は発振部12、制御回路14、およびバッファB1を有する。発振部12において、5個のインバータA1〜A5は、逆W字状に配置されているが、これに限らず、隣接インバータ間の発振信号のパターン長が近くなれば足りる。
【0026】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示に過ぎず、いろいろな変形例が存在すること、そうした変形例も本発明に含まれることは、当業者に理解されるところである。
【0027】
【発明の効果】
本発明によれば、波形歪みを低減したリング発振回路が提供される。
【図面の簡単な説明】
【図1】実施の形態に係るリング発振回路を示す図である。
【図2】図1の各差動増幅器の詳細構成を示す図である。
【図3】図1の各差動増幅器の具体的な配置配線を示す図である。
【図4】図3を利用し、図1のリング発振回路の具体的な配置を示す図である。
【図5】別の実施の形態に係るリング発振回路の具体的な配置を示す図である。
【図6】別の実施の形態に係るリング発振回路を示す図である。
【図7】図6のリング発振回路の具体的な配置を示す図である。
【図8】従来一般的なリング発振回路の構成を示す図である。
【符号の説明】
10 リング発振回路、 12 発振部、 14 制御回路、 M1〜8 トランジスタ、 A1〜5 差動増幅器またはインバータ、 INV1〜5 インバータ、 16 定電流源、 B1 バッファ。
Claims (5)
- 複数の反転型増幅器を備えたリング発振回路において、リングの経路上に、前記複数の反転型増幅器が略均等距離で配置されることを特徴とするリング発振回路。
- 複数の反転型増幅器を備えたリング発振回路において、前記複数の反転型増幅器の途中段でリングの経路を折り返すよう配置することにより、前記複数の反転型増幅器の初段と最終段を近接配置し、結果的に、隣接しあう反転型増幅器どうしの距離を略均等にしたことを特徴とするリング発振回路。
- 前記リングの経路のうち往路と復路で前記反転型増幅器の配置方向を反転させたことを特徴とする請求項2に記載のリング発振回路。
- 前記複数の反転型増幅器の駆動信号を生成する制御回路をさらに備え、この制御回路から前記複数の反転型増幅器への信号線を前記往路と復路に対して略対称に配置したことを特徴とする請求項3に記載のリング発振回路。
- 前記複数の反転型増幅器の駆動信号を生成する制御回路をさらに備え、この制御回路を前記往路と復路の間に配置したことを特徴とする請求項3に記載のリング発振回路。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007221577A (ja) * | 2006-02-17 | 2007-08-30 | Synthesis Corp | 遅延回路及びリングオッシレータ型電圧制御発振回路 |
JP2008529318A (ja) * | 2005-05-27 | 2008-07-31 | 松下電器産業株式会社 | 結合型リング発振器及びそのレイアウト方法 |
US7944316B2 (en) | 2005-12-02 | 2011-05-17 | Panasonic Corporation | Multi-phase oscillator |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI481195B (zh) * | 2006-10-31 | 2015-04-11 | 半導體能源研究所股份有限公司 | 振盪器電路及包含該振盪器電路的半導體裝置 |
TWI418137B (zh) * | 2010-12-24 | 2013-12-01 | Via Tech Inc | 電壓控制振盪器 |
US9178498B2 (en) * | 2013-10-03 | 2015-11-03 | Futurwei Technologies, Inc. | Reconfigurable multi-path injection locked oscillator |
KR101595487B1 (ko) | 2014-09-25 | 2016-02-18 | 금호타이어 주식회사 | 타이어 성형기용 그린 케이스 이송 장치 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316831A (ja) * | 1995-05-19 | 1996-11-29 | Toshiba Corp | 遅延信号発生装置 |
JPH09232398A (ja) * | 1996-02-20 | 1997-09-05 | Sony Corp | 強誘電体膜評価装置およびその方法 |
JP2872138B2 (ja) * | 1996-08-29 | 1999-03-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
2003
- 2003-06-11 JP JP2003167029A patent/JP2005006025A/ja active Pending
-
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008529318A (ja) * | 2005-05-27 | 2008-07-31 | 松下電器産業株式会社 | 結合型リング発振器及びそのレイアウト方法 |
US7777580B2 (en) | 2005-05-27 | 2010-08-17 | Panasonic Corporation | Coupled ring oscillator and method for laying out the same |
US7876166B2 (en) | 2005-05-27 | 2011-01-25 | Panasonic Corporation | Coupled ring oscillator and method for laying out the same |
US7944316B2 (en) | 2005-12-02 | 2011-05-17 | Panasonic Corporation | Multi-phase oscillator |
JP2007221577A (ja) * | 2006-02-17 | 2007-08-30 | Synthesis Corp | 遅延回路及びリングオッシレータ型電圧制御発振回路 |
Also Published As
Publication number | Publication date |
---|---|
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Legal Events
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A521 | Written amendment |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070309 |