JP3332940B2 - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JP3332940B2 JP3332940B2 JP05226891A JP5226891A JP3332940B2 JP 3332940 B2 JP3332940 B2 JP 3332940B2 JP 05226891 A JP05226891 A JP 05226891A JP 5226891 A JP5226891 A JP 5226891A JP 3332940 B2 JP3332940 B2 JP 3332940B2
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Description
【０００１】
【産業上の利用分野】本発明は電圧制御発振回路に関
し、特に、ＰＬＬ(Phase Locked Loop) 回路等に使用す
る電圧制御発振回路に関する。従来、電圧制御発振回路
(VCO: Voltage Controlled Oscillator)はＰＬＬ回路等
に使用されている。この電圧制御発振回路は縦列接続さ
れた奇数段のインバータを有しているが、各インバータ
に供給される電源電圧の値にばらつきが在ると、正常な
動作をせずに出力が中間レベルに落ち着いて発振しなく
なることがある。そこで、周波数制御用トランジスタの
複雑な計算および設計処理を要することなく、容易に発
振可能な電圧制御発振器を提供することが要望されてい
る。
し、特に、ＰＬＬ(Phase Locked Loop) 回路等に使用す
る電圧制御発振回路に関する。従来、電圧制御発振回路
(VCO: Voltage Controlled Oscillator)はＰＬＬ回路等
に使用されている。この電圧制御発振回路は縦列接続さ
れた奇数段のインバータを有しているが、各インバータ
に供給される電源電圧の値にばらつきが在ると、正常な
動作をせずに出力が中間レベルに落ち着いて発振しなく
なることがある。そこで、周波数制御用トランジスタの
複雑な計算および設計処理を要することなく、容易に発
振可能な電圧制御発振器を提供することが要望されてい
る。
【０００２】
【従来の技術】図３は従来の電圧制御発振回路の一例を
示す回路図である。同図に示されるように、従来の電圧
制御発振回路は、縦列接続された３段（奇数段）のイン
バータI1,I2,I3, Ｐ型ＭＯＳトランジスタTP41,TP42,TP
43,TP51,TP52, Ｎ型ＭＯＳトランジスタTN41,TN42,T
N43,TN51,TN52,TN53,および, 抵抗器Ｒを備えている。
示す回路図である。同図に示されるように、従来の電圧
制御発振回路は、縦列接続された３段（奇数段）のイン
バータI1,I2,I3, Ｐ型ＭＯＳトランジスタTP41,TP42,TP
43,TP51,TP52, Ｎ型ＭＯＳトランジスタTN41,TN42,T
N43,TN51,TN52,TN53,および, 抵抗器Ｒを備えている。
【０００３】インバータI1,I2,I3は、それぞれＰ型ＭＯ
ＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯＳトランジ
スタTN1,TN2,TN3 で構成されている。インバータI1のＰ
型ＭＯＳトランジスタTP1 のソースと高電位電源ＶDDと
の間には、周波数制御用Ｐ型ＭＯＳトランジスタTP41が
設けられ、また、インバータI1のＮ型ＭＯＳトランジス
タTN1 のソースと低電位電源Ｖssとの間には、周波数制
御用Ｎ型ＭＯＳトランジスタTN41が設けられている。
ＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯＳトランジ
スタTN1,TN2,TN3 で構成されている。インバータI1のＰ
型ＭＯＳトランジスタTP1 のソースと高電位電源ＶDDと
の間には、周波数制御用Ｐ型ＭＯＳトランジスタTP41が
設けられ、また、インバータI1のＮ型ＭＯＳトランジス
タTN1 のソースと低電位電源Ｖssとの間には、周波数制
御用Ｎ型ＭＯＳトランジスタTN41が設けられている。
【０００４】同様に、インバータI2のＰ型ＭＯＳトラン
ジスタTP2 のソースと高電位電源Ｖ DDとの間には、周波
数制御用Ｐ型ＭＯＳトランジスタTP42が設けられ、ま
た、インバータI2のＮ型ＭＯＳトランジスタTN2 のソー
スと低電位電源Ｖssとの間には、周波数制御用Ｎ型ＭＯ
ＳトランジスタTN42が設けられている。また、インバー
タI3のＰ型ＭＯＳトランジスタTP3 のソースと高電位電
源ＶDDとの間には、周波数制御用Ｐ型ＭＯＳトランジス
タTP43が設けられ、また、インバータI3のＮ型ＭＯＳト
ランジスタTN3 のソースと低電位電源Ｖssとの間には、
周波数制御用Ｎ型ＭＯＳトランジスタTN43が設けられて
いる。
ジスタTP2 のソースと高電位電源Ｖ DDとの間には、周波
数制御用Ｐ型ＭＯＳトランジスタTP42が設けられ、ま
た、インバータI2のＮ型ＭＯＳトランジスタTN2 のソー
スと低電位電源Ｖssとの間には、周波数制御用Ｎ型ＭＯ
ＳトランジスタTN42が設けられている。また、インバー
タI3のＰ型ＭＯＳトランジスタTP3 のソースと高電位電
源ＶDDとの間には、周波数制御用Ｐ型ＭＯＳトランジス
タTP43が設けられ、また、インバータI3のＮ型ＭＯＳト
ランジスタTN3 のソースと低電位電源Ｖssとの間には、
周波数制御用Ｎ型ＭＯＳトランジスタTN43が設けられて
いる。
【０００５】各周波数制御用Ｐ型ＭＯＳトランジスタTP
41,TP42,TP43のゲートには周波数制御電圧VPが印加さ
れ、また、各周波数制御用Ｎ型ＭＯＳトランジスタT
N41,TN42,TN43のゲートには周波数制御電圧VNが印加さ
れている。電圧制御発振回路の入力電圧VIN はＮ型ＭＯ
ＳトランジスタTN51のゲートに印加され、該トランジス
タTN51のソースは抵抗器Ｒを介して低電位電源Ｖssに接
続され、また、該トランジスタTN51のドレインはＰ型Ｍ
ＯＳトランジスタTP51のドレインに接続されている。ト
ランジスタTP51のソースは高電位電源ＶDDに接続され、
該トランジスタTP51のゲートはＰ型ＭＯＳトランジスタ
TP52のゲートに接続されると共に当該トランジスタTP51
のドレインおよびトランジスタTP41,TP42,TP 43のゲート
に共通接続されている。
41,TP42,TP43のゲートには周波数制御電圧VPが印加さ
れ、また、各周波数制御用Ｎ型ＭＯＳトランジスタT
N41,TN42,TN43のゲートには周波数制御電圧VNが印加さ
れている。電圧制御発振回路の入力電圧VIN はＮ型ＭＯ
ＳトランジスタTN51のゲートに印加され、該トランジス
タTN51のソースは抵抗器Ｒを介して低電位電源Ｖssに接
続され、また、該トランジスタTN51のドレインはＰ型Ｍ
ＯＳトランジスタTP51のドレインに接続されている。ト
ランジスタTP51のソースは高電位電源ＶDDに接続され、
該トランジスタTP51のゲートはＰ型ＭＯＳトランジスタ
TP52のゲートに接続されると共に当該トランジスタTP51
のドレインおよびトランジスタTP41,TP42,TP 43のゲート
に共通接続されている。
【０００６】トランジスタTP52のソースは高電位電源Ｖ
DDに接続され、該トランジスタTP52のドレインはＮ型Ｍ
ＯＳトランジスタTN52のドレインおよびゲートに共通接
続されている。トランジスタTN52のソースはＮ型ＭＯＳ
トランジスタTN53のドレインおよびゲートに共通接続さ
れると共に、トランジスタTN41,TN42,TN43のゲートに共
通接続されている。このように、トランジスタTP51およ
びTP52によるカレントミラー接続により、トランジスタ
TP51およびトランジスタTN53には、それぞれ所定の電流
（トランジスタTP51およびTP52のゲート幅Ｗに対応した
電流）が流れることになり、トランジスタTP51のドレイ
ン（ゲート）に接続されたトランジスタTP41,TP42,TP43
のゲートおよびトランジスタTN53のドレイン（ゲート）
に接続されたトランジスタTN41,TN42,TN43のゲートに対
して、それぞれ所定電位を有する周波数制御電圧VPおよ
びVNが印加されるようになっている。
DDに接続され、該トランジスタTP52のドレインはＮ型Ｍ
ＯＳトランジスタTN52のドレインおよびゲートに共通接
続されている。トランジスタTN52のソースはＮ型ＭＯＳ
トランジスタTN53のドレインおよびゲートに共通接続さ
れると共に、トランジスタTN41,TN42,TN43のゲートに共
通接続されている。このように、トランジスタTP51およ
びTP52によるカレントミラー接続により、トランジスタ
TP51およびトランジスタTN53には、それぞれ所定の電流
（トランジスタTP51およびTP52のゲート幅Ｗに対応した
電流）が流れることになり、トランジスタTP51のドレイ
ン（ゲート）に接続されたトランジスタTP41,TP42,TP43
のゲートおよびトランジスタTN53のドレイン（ゲート）
に接続されたトランジスタTN41,TN42,TN43のゲートに対
して、それぞれ所定電位を有する周波数制御電圧VPおよ
びVNが印加されるようになっている。
【０００７】
【発明が解決しようとする課題】上述したように、図３
に示す従来の電圧制御発振回路においては、縦列接続さ
れた３段のインバータにおける各Ｐ型ＭＯＳトランジス
タTP1,TP2,TP3 およびＮ型ＭＯＳトランジスタTN1,TN2,
TN3 に対して、それぞれ周波数制御用ＭＯＳトランジス
タTP41,TP42,TP43およびTN41,TN42,TN43が設けられ、こ
れらトランジスタTP41,TP42,TP43およびTN41,TN42,TN43
の各ゲートに印加する周波数制御電圧VPおよびVNの電圧
を入力電圧VIN により制御し、インバータI1,I2,I3に与
える電圧を変化させて発振周波数を制御するようになっ
ている。
に示す従来の電圧制御発振回路においては、縦列接続さ
れた３段のインバータにおける各Ｐ型ＭＯＳトランジス
タTP1,TP2,TP3 およびＮ型ＭＯＳトランジスタTN1,TN2,
TN3 に対して、それぞれ周波数制御用ＭＯＳトランジス
タTP41,TP42,TP43およびTN41,TN42,TN43が設けられ、こ
れらトランジスタTP41,TP42,TP43およびTN41,TN42,TN43
の各ゲートに印加する周波数制御電圧VPおよびVNの電圧
を入力電圧VIN により制御し、インバータI1,I2,I3に与
える電圧を変化させて発振周波数を制御するようになっ
ている。
【０００８】ここで、発振を確実なものとするために、
縦列接続された３段のインバータI1,I2,I3を構成するＰ
型ＭＯＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯＳト
ランジスタTN1,TN2,TN3 は一方が大きく他方が小さくな
るように形成され、且つ、隣接する２つのインバータ
I1,I2;I2,I3 は該２つのインバータにおける同極性のト
ランジスタが一方が大きく他方が小さくなるように配置
されている。具体的に、例えば、トランジスタTP1 およ
びTP3 がトランジスタTP2 よりも大きく形成され、且
つ、トランジスタTN1 およびTN3 がトランジスタTN2 よ
りも小さく形成されている。従って、インバータI1にお
いてトランジスタTP1はトランジスタTN1 よりも大きく
形成され、インバータI2においてトランジスタTP2 はト
ランジスタTN 2 よりも小さく形成され、そして、インバ
ータI3においてトランジスタTP3 はトランジスタTN3 よ
りも大きく形成されるようになっている。
縦列接続された３段のインバータI1,I2,I3を構成するＰ
型ＭＯＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯＳト
ランジスタTN1,TN2,TN3 は一方が大きく他方が小さくな
るように形成され、且つ、隣接する２つのインバータ
I1,I2;I2,I3 は該２つのインバータにおける同極性のト
ランジスタが一方が大きく他方が小さくなるように配置
されている。具体的に、例えば、トランジスタTP1 およ
びTP3 がトランジスタTP2 よりも大きく形成され、且
つ、トランジスタTN1 およびTN3 がトランジスタTN2 よ
りも小さく形成されている。従って、インバータI1にお
いてトランジスタTP1はトランジスタTN1 よりも大きく
形成され、インバータI2においてトランジスタTP2 はト
ランジスタTN 2 よりも小さく形成され、そして、インバ
ータI3においてトランジスタTP3 はトランジスタTN3 よ
りも大きく形成されるようになっている。
【０００９】しかし、上述しように、発振動作を確実に
するため縦列接続された３段のインバータI1,I2,I3にお
ける各トランジスタTP1,TP2,TP3 およびTN1,TN2,TN3 の
サイズをそれぞれ変化させると、それらのトランジスタ
に接続される周波数制御用トランジスタTP41,TP42,TP43
およびTN41,TN42,TN43のサイズの計算および設計処理が
複雑となり問題になっている。さらに、実際の製造にお
いては、これら周波数制御用トランジスタTP41,TP42,TP
43およびTN41,TN42,TN43を設計通りに正確に製造するこ
とが困難なため、各インバータI1,I2,I3に供給される電
源電圧の値にばらつきが生じて正常な動作をせず、その
結果、出力が中間レベルに落ち着いて発振しなくなるこ
ともあった。
するため縦列接続された３段のインバータI1,I2,I3にお
ける各トランジスタTP1,TP2,TP3 およびTN1,TN2,TN3 の
サイズをそれぞれ変化させると、それらのトランジスタ
に接続される周波数制御用トランジスタTP41,TP42,TP43
およびTN41,TN42,TN43のサイズの計算および設計処理が
複雑となり問題になっている。さらに、実際の製造にお
いては、これら周波数制御用トランジスタTP41,TP42,TP
43およびTN41,TN42,TN43を設計通りに正確に製造するこ
とが困難なため、各インバータI1,I2,I3に供給される電
源電圧の値にばらつきが生じて正常な動作をせず、その
結果、出力が中間レベルに落ち着いて発振しなくなるこ
ともあった。
【００１０】本発明は、上述した従来の電圧制御発振回
路が有する課題に鑑み、周波数制御用トランジスタの複
雑な計算および設計処理を要することなく、容易に発振
可能な電圧制御発振回路を提供することを目的とする。
路が有する課題に鑑み、周波数制御用トランジスタの複
雑な計算および設計処理を要することなく、容易に発振
可能な電圧制御発振回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、縦列接
続された奇数段のインバータI1,I2,I3で構成された発振
器を有する電圧制御発振回路であって、前記各インバー
タI1,I2,I3を構成すると共に、ソースが共通接続された
複数のＰ型ＭＯＳトランジスタTP 1 ,TP 2 ,TP 3 と、前記Ｐ
型ＭＯＳトランジスタTP1,TP2,TP3 のソースと高電位電
源ＶDDとの間に設けられ、ゲートに周波数制御電圧VPが
印加される周波数制御用Ｐ型ＭＯＳトランジスタTP
4 と、前記各インバータI1,I2,I3を構成すると共に、ソ
ースが共通接続された複数のＮ型ＭＯＳトランジスタTN
1 ,TN 2 ,TN 3 と、前記Ｎ型ＭＯＳトランジスタTN1,TN2,TN3
のソースと低電位電源Ｖssとの間に設けられ、ゲート
に周波数制御電圧VNが印加される周波数制御用Ｎ型ＭＯ
ＳトランジスタTN4 と、を備え、前記Ｐ型ＭＯＳトラン
ジスタTP 1 ,TP 2 ,TP 3 およびＮ型ＭＯＳトランジスタTN 1 ,T
N 2 ,TN 3 は、一方が大きく他方が小さくなるように形成さ
れ、且つ、隣接する２つのインバータI 1 ,I 2 ;I 2 ,I 3 にお
ける同極性のトランジスタは、一方が大きく他方が小さ
くなるように配置されていることを特徴とする電圧制御
発振回路が提供される。
続された奇数段のインバータI1,I2,I3で構成された発振
器を有する電圧制御発振回路であって、前記各インバー
タI1,I2,I3を構成すると共に、ソースが共通接続された
複数のＰ型ＭＯＳトランジスタTP 1 ,TP 2 ,TP 3 と、前記Ｐ
型ＭＯＳトランジスタTP1,TP2,TP3 のソースと高電位電
源ＶDDとの間に設けられ、ゲートに周波数制御電圧VPが
印加される周波数制御用Ｐ型ＭＯＳトランジスタTP
4 と、前記各インバータI1,I2,I3を構成すると共に、ソ
ースが共通接続された複数のＮ型ＭＯＳトランジスタTN
1 ,TN 2 ,TN 3 と、前記Ｎ型ＭＯＳトランジスタTN1,TN2,TN3
のソースと低電位電源Ｖssとの間に設けられ、ゲート
に周波数制御電圧VNが印加される周波数制御用Ｎ型ＭＯ
ＳトランジスタTN4 と、を備え、前記Ｐ型ＭＯＳトラン
ジスタTP 1 ,TP 2 ,TP 3 およびＮ型ＭＯＳトランジスタTN 1 ,T
N 2 ,TN 3 は、一方が大きく他方が小さくなるように形成さ
れ、且つ、隣接する２つのインバータI 1 ,I 2 ;I 2 ,I 3 にお
ける同極性のトランジスタは、一方が大きく他方が小さ
くなるように配置されていることを特徴とする電圧制御
発振回路が提供される。
【００１２】
【作用】本発明の電圧制御発振回路によれば、各インバ
ータI1,I2,I3を構成するソースが共通接続された複数の
Ｐ型ＭＯＳトランジスタTP 1 ,TP 2 ,TP 3 のソースと高電位
電源Ｖ DD との間には周波数制御用Ｐ型ＭＯＳトランジス
タTP 4 が設けられ、この周波数制御用Ｐ型ＭＯＳトラン
ジスタTP 4 のゲートには周波数制御電圧VPが印加され
る。また、各インバータI 1 ,I 2 ,I 3 を構成するソースが共
通接続された複数のＮ型ＭＯＳトランジスタTN 1 ,TN 2 ,TN
3 のソースと低電位電源Ｖssとの間には周波数制御用Ｎ
型ＭＯＳトランジスタTN 4 が設けられ、この周波数制御
用Ｎ型ＭＯＳトランジスタTN 4 のゲートには周波数制御
電圧VNが印加される。ここで、Ｐ型ＭＯＳトランジスタ
TP 1 ,TP 2 ,TP 3 およびＮ型ＭＯＳトランジスタTN 1 ,TN 2 ,TN 3
は、一方が大きく他方が小さくなるように形成され、且
つ、隣接する２つのインバータI 1 ,I 2 ;I 2 ,I 3 における同
極性のトランジスタは、一方が大きく他方が小さくなる
ように配置されている。そして、周波数制御用Ｐ型ＭＯ
ＳトランジスタTP4 および周波数制御用Ｎ型ＭＯＳトラ
ンジスタTN4 によって、インバータI1,I2,I3に印加され
る電圧が制御され、該インバータI1,I2,I3で構成される
発振器の周波数が制御されることになる。
ータI1,I2,I3を構成するソースが共通接続された複数の
Ｐ型ＭＯＳトランジスタTP 1 ,TP 2 ,TP 3 のソースと高電位
電源Ｖ DD との間には周波数制御用Ｐ型ＭＯＳトランジス
タTP 4 が設けられ、この周波数制御用Ｐ型ＭＯＳトラン
ジスタTP 4 のゲートには周波数制御電圧VPが印加され
る。また、各インバータI 1 ,I 2 ,I 3 を構成するソースが共
通接続された複数のＮ型ＭＯＳトランジスタTN 1 ,TN 2 ,TN
3 のソースと低電位電源Ｖssとの間には周波数制御用Ｎ
型ＭＯＳトランジスタTN 4 が設けられ、この周波数制御
用Ｎ型ＭＯＳトランジスタTN 4 のゲートには周波数制御
電圧VNが印加される。ここで、Ｐ型ＭＯＳトランジスタ
TP 1 ,TP 2 ,TP 3 およびＮ型ＭＯＳトランジスタTN 1 ,TN 2 ,TN 3
は、一方が大きく他方が小さくなるように形成され、且
つ、隣接する２つのインバータI 1 ,I 2 ;I 2 ,I 3 における同
極性のトランジスタは、一方が大きく他方が小さくなる
ように配置されている。そして、周波数制御用Ｐ型ＭＯ
ＳトランジスタTP4 および周波数制御用Ｎ型ＭＯＳトラ
ンジスタTN4 によって、インバータI1,I2,I3に印加され
る電圧が制御され、該インバータI1,I2,I3で構成される
発振器の周波数が制御されることになる。
【００１３】これによって、繁雑な計算および設計を行
うことなく、容易に発振することのできる電圧制御発振
回路を提供することができる。
うことなく、容易に発振することのできる電圧制御発振
回路を提供することができる。
【００１４】
【実施例】以下、図面を参照して本発明に係る電圧制御
発振回路の一実施例を説明する。図１は本発明に係る電
圧制御発振回路の一実施例を示す回路図である。同図に
示されるように、本実施例の電圧制御発振回路は、縦列
接続された３段（奇数段）のインバータI1,I2,I3, Ｐ型
ＭＯＳトランジスタTP4,TP51,TP52,Ｎ型ＭＯＳトランジ
スタTN4,TN51,TN52,TN53, および, 抵抗器Ｒを備えてい
る。
発振回路の一実施例を説明する。図１は本発明に係る電
圧制御発振回路の一実施例を示す回路図である。同図に
示されるように、本実施例の電圧制御発振回路は、縦列
接続された３段（奇数段）のインバータI1,I2,I3, Ｐ型
ＭＯＳトランジスタTP4,TP51,TP52,Ｎ型ＭＯＳトランジ
スタTN4,TN51,TN52,TN53, および, 抵抗器Ｒを備えてい
る。
【００１５】インバータI1,I2,I3は、それぞれＰ型ＭＯ
ＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯＳトランジ
スタTN1,TN2,TN3 で構成されている。インバータI1,I2,
I3の各Ｐ型ＭＯＳトランジスタTP1,TP2,TP3 のソース
は、共通接続されると共に、周波数制御用Ｐ型ＭＯＳト
ランジスタTP4 のドレインに接続されている。同様に、
インバータI1,I2,I3の各Ｎ型ＭＯＳトランジスタTN1,TN
2,TN3 のソースは、共通接続されると共に、周波数制御
用Ｎ型ＭＯＳトランジスタTN4 のドレインに接続されて
いる。ここで、周波数制御用Ｐ型ＭＯＳトランジスタTP
4 のソースは高電位電源ＶDDに接続され、ゲートには周
波数制御電圧VPが印加されている。また、周波数制御用
Ｎ型ＭＯＳトランジスタTN4 のソースは低電位電源Ｖss
に接続され、ゲートには周波数制御電圧VNが印加されて
いる。
ＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯＳトランジ
スタTN1,TN2,TN3 で構成されている。インバータI1,I2,
I3の各Ｐ型ＭＯＳトランジスタTP1,TP2,TP3 のソース
は、共通接続されると共に、周波数制御用Ｐ型ＭＯＳト
ランジスタTP4 のドレインに接続されている。同様に、
インバータI1,I2,I3の各Ｎ型ＭＯＳトランジスタTN1,TN
2,TN3 のソースは、共通接続されると共に、周波数制御
用Ｎ型ＭＯＳトランジスタTN4 のドレインに接続されて
いる。ここで、周波数制御用Ｐ型ＭＯＳトランジスタTP
4 のソースは高電位電源ＶDDに接続され、ゲートには周
波数制御電圧VPが印加されている。また、周波数制御用
Ｎ型ＭＯＳトランジスタTN4 のソースは低電位電源Ｖss
に接続され、ゲートには周波数制御電圧VNが印加されて
いる。
【００１６】電圧制御発振回路の入力電圧VIN はＮ型Ｍ
ＯＳトランジスタTN51のゲートに印加され、該トランジ
スタTN51のソースは抵抗器Ｒを介して低電位電源Ｖssに
接続され、また、該トランジスタTN51のドレインはＰ型
ＭＯＳトランジスタTP51のドレインに接続されている。
トランジスタTP51のソースは高電位電源ＶDDに接続さ
れ、該トランジスタTP51のゲートはＰ型ＭＯＳトランジ
スタTP52のゲートに接続されると共に、当該トランジス
タTP51のドレインおよびトランジスタTP4 のゲートに共
通接続されている。
ＯＳトランジスタTN51のゲートに印加され、該トランジ
スタTN51のソースは抵抗器Ｒを介して低電位電源Ｖssに
接続され、また、該トランジスタTN51のドレインはＰ型
ＭＯＳトランジスタTP51のドレインに接続されている。
トランジスタTP51のソースは高電位電源ＶDDに接続さ
れ、該トランジスタTP51のゲートはＰ型ＭＯＳトランジ
スタTP52のゲートに接続されると共に、当該トランジス
タTP51のドレインおよびトランジスタTP4 のゲートに共
通接続されている。
【００１７】トランジスタTP52のソースは高電位電源Ｖ
DDに接続され、該トランジスタTP52のドレインはＮ型Ｍ
ＯＳトランジスタTN52のドレインおよびゲートに共通接
続されている。トランジスタTN52のソースはＮ型ＭＯＳ
トランジスタTN53のドレインおよびゲートに共通接続さ
れると共に、トランジスタTN4 のゲートに共通接続され
ている。このように、トランジスタTP51およびTP52によ
るカレントミラー接続により、トランジスタTP51および
トランジスタTN53には、それぞれ所定の電流（トランジ
スタTP51およびTP52のゲート幅Ｗに対応した電流）が流
れることになり、トランジスタTP51のドレイン（ゲー
ト）に接続された周波数制御用Ｐ型ＭＯＳトランジスタ
TP4 のゲートおよびトランジスタTN53のドレイン（ゲー
ト）に接続された周波数制御用Ｎ型ＭＯＳトランジスタ
TN4 のゲートに対して、それぞれ所定電位を有する周波
数制御電圧VPおよびVNが印加されるようになっている。
DDに接続され、該トランジスタTP52のドレインはＮ型Ｍ
ＯＳトランジスタTN52のドレインおよびゲートに共通接
続されている。トランジスタTN52のソースはＮ型ＭＯＳ
トランジスタTN53のドレインおよびゲートに共通接続さ
れると共に、トランジスタTN4 のゲートに共通接続され
ている。このように、トランジスタTP51およびTP52によ
るカレントミラー接続により、トランジスタTP51および
トランジスタTN53には、それぞれ所定の電流（トランジ
スタTP51およびTP52のゲート幅Ｗに対応した電流）が流
れることになり、トランジスタTP51のドレイン（ゲー
ト）に接続された周波数制御用Ｐ型ＭＯＳトランジスタ
TP4 のゲートおよびトランジスタTN53のドレイン（ゲー
ト）に接続された周波数制御用Ｎ型ＭＯＳトランジスタ
TN4 のゲートに対して、それぞれ所定電位を有する周波
数制御電圧VPおよびVNが印加されるようになっている。
【００１８】このように、本実施例の電圧制御発振回路
においては、縦列接続された３段のインバータにおける
各Ｐ型ＭＯＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯ
ＳトランジスタTN1,TN2,TN3 に対して、それぞれ１個ず
つの周波数制御用ＭＯＳトランジスタTP4 およびTN4 を
設け、これらトランジスタTP4 およびTN4 の各ゲートに
印加する周波数制御電圧VPおよびVNの電圧を入力電圧VI
N により制御し、インバータI1,I2,I3に与える電圧を変
化させて発振周波数を制御するようになっている。
においては、縦列接続された３段のインバータにおける
各Ｐ型ＭＯＳトランジスタTP1,TP2,TP3 およびＮ型ＭＯ
ＳトランジスタTN1,TN2,TN3 に対して、それぞれ１個ず
つの周波数制御用ＭＯＳトランジスタTP4 およびTN4 を
設け、これらトランジスタTP4 およびTN4 の各ゲートに
印加する周波数制御電圧VPおよびVNの電圧を入力電圧VI
N により制御し、インバータI1,I2,I3に与える電圧を変
化させて発振周波数を制御するようになっている。
【００１９】以上説明した電圧制御発振回路において、
発振を確実なものとするために、縦列接続された３段の
インバータI1,I2,I3を構成するＰ型ＭＯＳトランジスタ
TP1,TP2,TP3 およびＮ型ＭＯＳトランジスタTN1,TN2,TN
3は一方が大きく他方が小さくなるように形成され、且
つ、隣接する２つのインバータI1,I2;I2,I3 は該２つの
インバータにおける同極性のトランジスタが一方が大き
く他方が小さくなるように配置されている。具体的に、
例えば、トランジスタTP1 およびTP3 がトランジスタTP
2 よりも大きく形成され、且つ、トランジスタTN1 およ
びTN3 がトランジスタTN2 よりも小さく形成されてい
る。従って、インバータI1においてトランジスタTP1 は
トランジスタTN1 よりも大きく形成され、インバータI2
においてトランジスタTP2 はトランジスタTN2 よりも小
さく形成され、そして、インバータI3においてトランジ
スタTP3 はトランジスタTN3 よりも大きく形成されるよ
うになっている。
発振を確実なものとするために、縦列接続された３段の
インバータI1,I2,I3を構成するＰ型ＭＯＳトランジスタ
TP1,TP2,TP3 およびＮ型ＭＯＳトランジスタTN1,TN2,TN
3は一方が大きく他方が小さくなるように形成され、且
つ、隣接する２つのインバータI1,I2;I2,I3 は該２つの
インバータにおける同極性のトランジスタが一方が大き
く他方が小さくなるように配置されている。具体的に、
例えば、トランジスタTP1 およびTP3 がトランジスタTP
2 よりも大きく形成され、且つ、トランジスタTN1 およ
びTN3 がトランジスタTN2 よりも小さく形成されてい
る。従って、インバータI1においてトランジスタTP1 は
トランジスタTN1 よりも大きく形成され、インバータI2
においてトランジスタTP2 はトランジスタTN2 よりも小
さく形成され、そして、インバータI3においてトランジ
スタTP3 はトランジスタTN3 よりも大きく形成されるよ
うになっている。
【００２０】そして、本実施例の電圧制御発振回路によ
れば、発振動作を確実にするため縦列接続された３段の
インバータI1,I2,I3における各トランジスタTP1,TP2,TP
3 およびTN1,TN2,TN3 のサイズをそれぞれ変化させる場
合でも、共通接続されたトランジスタTP1,TP2,TP3 のソ
ースおよび共通接続されたトランジスタTN1,TN2,TN3 の
ソースに接続されつ周波数制御用トランジスタ(TP4およ
びTN4)は、それぞれ１個ずつであり、該周波数制御用ト
ランジスタのサイズの計算および設計処理は簡単にする
ことができる。ここで、例えば、周波数制御用Ｐ型ＭＯ
ＳトランジスタTP4 のサイズは、図３に示した従来例に
おける周波数制御用Ｐ型ＭＯＳトランジスタTP41,TP42,
TP43の最大のものよりも大きく形成する必要はあるが、
該トランジスタTP4 を形成するのに要する面積はトラン
ジスタTP41,TP42,TP43を形成するのに要する総合した面
積よりも小さくてよいため、結果として、周波数制御用
トランジスタの占有面積を減少することができる。この
ことは、周波数制御用Ｎ型ＭＯＳトランジスタTN4 につ
いても全く同様である。さらに、実際の製造において、
Ｐ型およびＮ型の周波数制御用トランジスタTP4,TN4 は
それぞれ１個でよいため、各インバータI1,I2,I3に供給
する電源電圧の値にばらつきが生じることがなく正常な
動作が可能となり、容易に発振を行わせることができ
る。すなわち、本実施例の電圧制御発振回路は、インバ
ータI1,I2,I3の電源を共通にすることにより、各インバ
ータのパラメーターに関係なく同じ電源電圧を供給する
ことになるためインバータの動作は安定し、確実な発振
が可能となる。
れば、発振動作を確実にするため縦列接続された３段の
インバータI1,I2,I3における各トランジスタTP1,TP2,TP
3 およびTN1,TN2,TN3 のサイズをそれぞれ変化させる場
合でも、共通接続されたトランジスタTP1,TP2,TP3 のソ
ースおよび共通接続されたトランジスタTN1,TN2,TN3 の
ソースに接続されつ周波数制御用トランジスタ(TP4およ
びTN4)は、それぞれ１個ずつであり、該周波数制御用ト
ランジスタのサイズの計算および設計処理は簡単にする
ことができる。ここで、例えば、周波数制御用Ｐ型ＭＯ
ＳトランジスタTP4 のサイズは、図３に示した従来例に
おける周波数制御用Ｐ型ＭＯＳトランジスタTP41,TP42,
TP43の最大のものよりも大きく形成する必要はあるが、
該トランジスタTP4 を形成するのに要する面積はトラン
ジスタTP41,TP42,TP43を形成するのに要する総合した面
積よりも小さくてよいため、結果として、周波数制御用
トランジスタの占有面積を減少することができる。この
ことは、周波数制御用Ｎ型ＭＯＳトランジスタTN4 につ
いても全く同様である。さらに、実際の製造において、
Ｐ型およびＮ型の周波数制御用トランジスタTP4,TN4 は
それぞれ１個でよいため、各インバータI1,I2,I3に供給
する電源電圧の値にばらつきが生じることがなく正常な
動作が可能となり、容易に発振を行わせることができ
る。すなわち、本実施例の電圧制御発振回路は、インバ
ータI1,I2,I3の電源を共通にすることにより、各インバ
ータのパラメーターに関係なく同じ電源電圧を供給する
ことになるためインバータの動作は安定し、確実な発振
が可能となる。
【００２１】図２は図１の電圧制御発振回路を使用した
ＰＬＬ回路の一例を示す図であり、本実施例の電圧制御
発振回路を使用する以外は、一般的なＰＬＬ回路を示す
ものである。同図に示されるように、ＰＬＬ回路は、入
力信号が供給された位相検出器１, 該位相検出器１の出
力が供給された低域フィルタ２,該低域フィルタ２の出
力（入力電圧VIN)が供給された電圧制御発振回路３, お
よび, 該電圧制御発振回路３の出力波形(VOUT)を整形す
るためのインバータI11,I12 で構成されている。ここ
で、電圧制御発振回路３は、図１で説明した本実施例の
電圧制御発振回路である。また、２段目（終段）のイン
バータI12 の出力は、位相検出器１に戻されるうように
なっている。これにより、出力端子V0から所定の周波数
の出力が得られるようになっている。
ＰＬＬ回路の一例を示す図であり、本実施例の電圧制御
発振回路を使用する以外は、一般的なＰＬＬ回路を示す
ものである。同図に示されるように、ＰＬＬ回路は、入
力信号が供給された位相検出器１, 該位相検出器１の出
力が供給された低域フィルタ２,該低域フィルタ２の出
力（入力電圧VIN)が供給された電圧制御発振回路３, お
よび, 該電圧制御発振回路３の出力波形(VOUT)を整形す
るためのインバータI11,I12 で構成されている。ここ
で、電圧制御発振回路３は、図１で説明した本実施例の
電圧制御発振回路である。また、２段目（終段）のイン
バータI12 の出力は、位相検出器１に戻されるうように
なっている。これにより、出力端子V0から所定の周波数
の出力が得られるようになっている。
【００２２】
【発明の効果】以上、詳述したように、本発明の電圧制
御発振回路によれば、周波数制御用トランジスタの複雑
な計算および設計処理を要することなく、容易に発振可
能な電圧制御発振回路を提供することができる。
御発振回路によれば、周波数制御用トランジスタの複雑
な計算および設計処理を要することなく、容易に発振可
能な電圧制御発振回路を提供することができる。
【図１】本発明に係る電圧制御発振回路の一実施例を示
す回路図である。
す回路図である。
【図２】図１の電圧制御発振回路を使用したＰＬＬ回路
の一例を示す図である。
の一例を示す図である。
【図３】従来の電圧制御発振回路の一例を示す回路図で
ある。
ある。
１…位相検出器 ２…低域フィルタ I1,I2,I3…インバータ TN1,TN2,TN3,TN51,TN52,TN53…Ｎ型ＭＯＳトランジスタ TN4 …周波数制御用Ｎ型ＭＯＳトランジスタ TP1,TP2,TP3,TP51,TP52 …Ｐ型ＭＯＳトランジスタ TP4 …周波数制御用Ｐ型ＭＯＳトランジスタ VN…Ｎ型ＭＯＳトランジスタのゲート電圧（周波数制御
電圧） VP…Ｐ型ＭＯＳトランジスタのゲート電圧（周波数制御
電圧） ＶDD…高電位電源 Ｖss…低電位電源
電圧） VP…Ｐ型ＭＯＳトランジスタのゲート電圧（周波数制御
電圧） ＶDD…高電位電源 Ｖss…低電位電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/354
Claims (2)
- 【請求項１】 縦列接続された奇数段のインバータで構
成された発振器を有する電圧制御発振回路であって、 前記各インバータを構成すると共に、ソースが共通接続
された複数のＰ型ＭＯＳトランジスタと、 前記 Ｐ型ＭＯＳトランジスタのソースと高電位電源との
間に設けられ、ゲートに周波数制御電圧が印加される周
波数制御用Ｐ型ＭＯＳトランジスタと、 前記各インバータを構成すると共に、ソースが共通接続
された複数のＮ型ＭＯＳトランジスタと、 前記 Ｎ型ＭＯＳトランジスタのソースと低電位電源との
間に設けられ、ゲートに周波数制御電圧が印加される周
波数制御用Ｎ型ＭＯＳトランジスタと、を備え、 前記Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジ
スタは、一方が大きく他方が小さくなるように形成さ
れ、且つ、隣接する２つのインバータにおける同極性の
トランジスタは、一方が大きく他方が小さくなるように
配置されている ことを特徴とする電圧制御発振回路。 - 【請求項２】 前記奇数段のインバータは、 第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳ
トランジスタで構成される第１のインバータと、 第２のＰ型ＭＯＳトランジスタおよび第２のＮ型ＭＯＳ
トランジスタで構成される第２のインバータと、 第３のＰ型ＭＯＳトランジスタおよび第３のＮ型ＭＯＳ
トランジスタで構成される第３のインバータと、を備
え、 前記第１のＰ型ＭＯＳトランジスタおよび前記第３のＰ
型ＭＯＳトランジスタが前記第２のＰ型ＭＯＳトランジ
スタよりも大きく形成されると共に、前記第１のＮ型Ｍ
ＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジ
スタが前記第２のＮ型ＭＯＳトランジスタよりも小さく
形成されるか、または、 前記第１のＰ型ＭＯＳトランジスタおよび前記第３のＰ
型ＭＯＳトランジスタが前記第２のＰ型ＭＯＳトランジ
スタよりも小さく形成されると共に、前記第１ のＮ型Ｍ
ＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジ
スタが前記第２のＮ型ＭＯＳトランジスタよりも大きく
形成される ことを特徴とする請求項１に記載の電圧制御
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05226891A JP3332940B2 (ja) | 1991-03-18 | 1991-03-18 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05226891A JP3332940B2 (ja) | 1991-03-18 | 1991-03-18 | 電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287511A JPH04287511A (ja) | 1992-10-13 |
| JP3332940B2 true JP3332940B2 (ja) | 2002-10-07 |
Family
ID=12910030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05226891A Expired - Fee Related JP3332940B2 (ja) | 1991-03-18 | 1991-03-18 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332940B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5440831B2 (ja) * | 2007-11-29 | 2014-03-12 | Ｎｌｔテクノロジー株式会社 | 電圧制御発振器並びにそれを備えた表示装置及びシステム |
| US8384462B2 (en) | 2007-11-29 | 2013-02-26 | Nlt Technologies, Ltd. | Delay element, variable delay line, and voltage controlled oscillator, as well as display device and system comprising the same |
-
1991
- 1991-03-18 JP JP05226891A patent/JP3332940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287511A (ja) | 1992-10-13 |
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|---|---|---|---|
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