JPH1141070A - ディジタル制御発振回路 - Google Patents
ディジタル制御発振回路Info
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- JPH1141070A JPH1141070A JP9196281A JP19628197A JPH1141070A JP H1141070 A JPH1141070 A JP H1141070A JP 9196281 A JP9196281 A JP 9196281A JP 19628197 A JP19628197 A JP 19628197A JP H1141070 A JPH1141070 A JP H1141070A
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Abstract
(57)【要約】
【課題】ディジタルＰＬＬを構成する場合などに使用さ
れるディジタル制御発振回路に関し、電源ノイズにより
発振出力の位相が変動せず、しかも、回路の作成を容易
に行うことができるようにする。 【解決手段】ディジタル信号により遅延時間を制御され
る非差動型インバータ回路６６〜６８、６９〜７１をそ
れぞれリング接続したリング発振回路６４、６５と、リ
ング発振回路６４、６５の発振出力ＯＵＴ６４、６５が
反対位相となるようにリング発振回路６４、６５を結合
する結合回路７２と、リング発振回路６４、６５の発振
出力ＯＵＴ６４、６５を差動増幅する差動増幅回路７６
とを備えて構成する。
れるディジタル制御発振回路に関し、電源ノイズにより
発振出力の位相が変動せず、しかも、回路の作成を容易
に行うことができるようにする。 【解決手段】ディジタル信号により遅延時間を制御され
る非差動型インバータ回路６６〜６８、６９〜７１をそ
れぞれリング接続したリング発振回路６４、６５と、リ
ング発振回路６４、６５の発振出力ＯＵＴ６４、６５が
反対位相となるようにリング発振回路６４、６５を結合
する結合回路７２と、リング発振回路６４、６５の発振
出力ＯＵＴ６４、６５を差動増幅する差動増幅回路７６
とを備えて構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルＰＬＬ
（Ｐhase-Ｌocked Ｌoop）を構成する場合などに使用さ
れるディジタル制御発振回路に関する。
（Ｐhase-Ｌocked Ｌoop）を構成する場合などに使用さ
れるディジタル制御発振回路に関する。
【０００２】
【従来の技術】図６はアナログＰＬＬを構成する場合に
使用される電圧制御発振回路の一例を示す回路図であ
り、この電圧制御発振回路は、図７に示すように構成さ
れる遅延時間を可変とされた電源電流制御型の非差動型
インバータ回路１、２、３をリング接続して構成されて
いる。
使用される電圧制御発振回路の一例を示す回路図であ
り、この電圧制御発振回路は、図７に示すように構成さ
れる遅延時間を可変とされた電源電流制御型の非差動型
インバータ回路１、２、３をリング接続して構成されて
いる。
【０００３】図７中、４は電源電圧ＶＤＤを供給するＶ
ＤＤ電源線、５はコントロール電圧ＣＶ１により抵抗値
が制御される可変抵抗素子として機能するｐＭＯＳトラ
ンジスタ、６は入力信号ＩＮによりオン、オフが制御さ
れるプルアップ素子として機能するｐＭＯＳトランジス
タである。
ＤＤ電源線、５はコントロール電圧ＣＶ１により抵抗値
が制御される可変抵抗素子として機能するｐＭＯＳトラ
ンジスタ、６は入力信号ＩＮによりオン、オフが制御さ
れるプルアップ素子として機能するｐＭＯＳトランジス
タである。
【０００４】また、７は入力信号ＩＮによりオン、オフ
が制御されるプルダウン素子として機能するｎＭＯＳト
ランジスタ、８はコントロール電圧ＣＶ２により抵抗値
が制御される可変抵抗素子として機能するｎＭＯＳトラ
ンジスタである。
が制御されるプルダウン素子として機能するｎＭＯＳト
ランジスタ、８はコントロール電圧ＣＶ２により抵抗値
が制御される可変抵抗素子として機能するｎＭＯＳトラ
ンジスタである。
【０００５】図６に示す電圧制御発振回路は、非差動型
インバータ回路１、２、３に与えるコントロール電圧Ｃ
Ｖ１、ＣＶ２を可変して非差動型インバータ回路１、
２、３に流れる電源電流を制御することにより、非差動
型インバータ回路１、２、３の遅延時間を制御して発振
周波数を制御するというものである。
インバータ回路１、２、３に与えるコントロール電圧Ｃ
Ｖ１、ＣＶ２を可変して非差動型インバータ回路１、
２、３に流れる電源電流を制御することにより、非差動
型インバータ回路１、２、３の遅延時間を制御して発振
周波数を制御するというものである。
【０００６】図８はアナログＰＬＬを構成する場合に使
用される電圧制御発振回路の他の例を示す回路図であ
り、この電圧制御発振回路は、図９に示すように構成さ
れる遅延時間を可変とされた電源電流制御型の差動型イ
ンバータ回路１０、１１、１２をリング接続したリング
発振回路１３と、リング発振回路１３の出力を差動増幅
する差動増幅回路１４とで構成されている。
用される電圧制御発振回路の他の例を示す回路図であ
り、この電圧制御発振回路は、図９に示すように構成さ
れる遅延時間を可変とされた電源電流制御型の差動型イ
ンバータ回路１０、１１、１２をリング接続したリング
発振回路１３と、リング発振回路１３の出力を差動増幅
する差動増幅回路１４とで構成されている。
【０００７】図９中、１５はＶＤＤ電源線、１６、１７
はコントロール電圧ＣＶ１により抵抗値が制御される可
変抵抗素子として機能するｐＭＯＳトランジスタ、１８
は入力信号ＩＮによりオン、オフが制御される駆動素子
として機能するｎＭＯＳトランジスタである。
はコントロール電圧ＣＶ１により抵抗値が制御される可
変抵抗素子として機能するｐＭＯＳトランジスタ、１８
は入力信号ＩＮによりオン、オフが制御される駆動素子
として機能するｎＭＯＳトランジスタである。
【０００８】また、１９は入力信号ＩＮと反転関係にあ
る入力信号／ＩＮによりオン、オフが制御される駆動素
子として機能するｎＭＯＳトランジスタ、２０はコント
ロール電圧ＣＶ２により電流値が制御される定電流源と
して機能するｎＭＯＳトランジスタである。
る入力信号／ＩＮによりオン、オフが制御される駆動素
子として機能するｎＭＯＳトランジスタ、２０はコント
ロール電圧ＣＶ２により電流値が制御される定電流源と
して機能するｎＭＯＳトランジスタである。
【０００９】図８に示す電圧制御発振回路は、差動型イ
ンバータ回路１０、１１、１２に与えるコントロール電
圧ＣＶ１、ＣＶ２を可変して差動型インバータ回路１
０、１１、１２に流れる電源電流を制御することによ
り、差動型インバータ回路１０、１１、１２の遅延時間
を制御して発振周波数を制御するというものである。
ンバータ回路１０、１１、１２に与えるコントロール電
圧ＣＶ１、ＣＶ２を可変して差動型インバータ回路１
０、１１、１２に流れる電源電流を制御することによ
り、差動型インバータ回路１０、１１、１２の遅延時間
を制御して発振周波数を制御するというものである。
【００１０】ここに、図６に示す電圧制御発振回路は、
図８に示す電圧制御発振回路に比較して回路構成は簡単
であるが、電源電圧ＶＤＤがノイズにより変動すると、
内部ノードの電圧が変動することにより発振周波数が変
動してしまい、良好なジッタ特性を得ることができない
という欠点を有している。
図８に示す電圧制御発振回路に比較して回路構成は簡単
であるが、電源電圧ＶＤＤがノイズにより変動すると、
内部ノードの電圧が変動することにより発振周波数が変
動してしまい、良好なジッタ特性を得ることができない
という欠点を有している。
【００１１】これに対して、図８に示す電圧制御発振回
路は、図６に示す電圧制御発振回路に比較して回路構成
は複雑となるが、電源からのノイズを差動型インバータ
回路１０、１１、１２における同相ノイズ（コモンモー
ドノイズ）として除去して差動型インバータ回路１０、
１１、１２の出力ＯＵＴ、／ＯＵＴに電源ノイズの影響
が現れないようにし、良好なジッタ特性を得ることがで
きるという利点を有している。
路は、図６に示す電圧制御発振回路に比較して回路構成
は複雑となるが、電源からのノイズを差動型インバータ
回路１０、１１、１２における同相ノイズ（コモンモー
ドノイズ）として除去して差動型インバータ回路１０、
１１、１２の出力ＯＵＴ、／ＯＵＴに電源ノイズの影響
が現れないようにし、良好なジッタ特性を得ることがで
きるという利点を有している。
【００１２】ところで、アナログＰＬＬは、ロックする
前は、ループの時定数を小さくすることによりロックタ
イム時間を短くして、ロックタイム特性を良好なものと
し、ロックした後は、ループの時定数を大きくして、ジ
ッタ特性を良好なものとするように、ロックタイム特性
及びジッタ特性をダイナミックに制御することができな
いこと等から、近年、ディジタルＰＬＬの開発が盛んに
行われている。
前は、ループの時定数を小さくすることによりロックタ
イム時間を短くして、ロックタイム特性を良好なものと
し、ロックした後は、ループの時定数を大きくして、ジ
ッタ特性を良好なものとするように、ロックタイム特性
及びジッタ特性をダイナミックに制御することができな
いこと等から、近年、ディジタルＰＬＬの開発が盛んに
行われている。
【００１３】ディジタルＰＬＬを構成するために必要な
ディジタル制御発振回路は、例えば、図１０に示すよう
な電源電流制御型の非差動型インバータ回路又は図１１
に示すような負荷容量制御型の非差動型インバータ回路
を奇数個、リング接続して構成することができる。
ディジタル制御発振回路は、例えば、図１０に示すよう
な電源電流制御型の非差動型インバータ回路又は図１１
に示すような負荷容量制御型の非差動型インバータ回路
を奇数個、リング接続して構成することができる。
【００１４】図１０中、２２はＶＤＤ電源線、２３〜３
０はそれぞれディジタル信号ＤＡ１〜ＤＡ８によりオ
ン、オフが制御される抵抗素子として機能するｐＭＯＳ
トランジスタであり、これらｐＭＯＳトランジスタ２３
〜３０のゲート幅は、ｐＭＯＳトランジスタ２３のゲー
ト幅をＷｐとすると、Ｗｐ：Ｗｐ／２：Ｗｐ／４：Ｗｐ
／８：Ｗｐ／１６：Ｗｐ／３２：Ｗｐ／６４：Ｗｐ／１
２８とされている。
０はそれぞれディジタル信号ＤＡ１〜ＤＡ８によりオ
ン、オフが制御される抵抗素子として機能するｐＭＯＳ
トランジスタであり、これらｐＭＯＳトランジスタ２３
〜３０のゲート幅は、ｐＭＯＳトランジスタ２３のゲー
ト幅をＷｐとすると、Ｗｐ：Ｗｐ／２：Ｗｐ／４：Ｗｐ
／８：Ｗｐ／１６：Ｗｐ／３２：Ｗｐ／６４：Ｗｐ／１
２８とされている。
【００１５】また、３１は入力信号ＩＮによりオン、オ
フが制御されるプルアップ素子として機能するｐＭＯＳ
トランジスタ、３２は入力信号ＩＮによりオン、オフが
制御されるプルダウン素子として機能するｎＭＯＳトラ
ンジスタである。
フが制御されるプルアップ素子として機能するｐＭＯＳ
トランジスタ、３２は入力信号ＩＮによりオン、オフが
制御されるプルダウン素子として機能するｎＭＯＳトラ
ンジスタである。
【００１６】また、３３〜４０はそれぞれディジタル信
号ＤＢ１〜ＤＢ８によりオン、オフが制御される抵抗素
子として機能するｎＭＯＳトランジスタであり、これら
ｎＭＯＳトランジスタ３３〜４０のゲート幅は、ｎＭＯ
Ｓトランジスタ３３のゲート幅をＷｎとすると、Ｗｎ：
Ｗｎ／２：Ｗｎ／４：Ｗｎ／８：Ｗｎ／１６：Ｗｎ／３
２：Ｗｎ／６４：Ｗｎ／１２８とされている。
号ＤＢ１〜ＤＢ８によりオン、オフが制御される抵抗素
子として機能するｎＭＯＳトランジスタであり、これら
ｎＭＯＳトランジスタ３３〜４０のゲート幅は、ｎＭＯ
Ｓトランジスタ３３のゲート幅をＷｎとすると、Ｗｎ：
Ｗｎ／２：Ｗｎ／４：Ｗｎ／８：Ｗｎ／１６：Ｗｎ／３
２：Ｗｎ／６４：Ｗｎ／１２８とされている。
【００１７】即ち、図１０に示す非差動型インバータ回
路は、ディジタル信号ＤＡ１〜ＤＡ８によってｐＭＯＳ
トランジスタ２３〜３９のオン、オフが制御されると共
に、ディジタル信号ＤＢ１〜ＤＢ８によってｎＭＯＳト
ランジスタ３３〜４０のオン、オフが制御されることに
より電源電流が制御され、遅延時間が制御されるという
ものである。
路は、ディジタル信号ＤＡ１〜ＤＡ８によってｐＭＯＳ
トランジスタ２３〜３９のオン、オフが制御されると共
に、ディジタル信号ＤＢ１〜ＤＢ８によってｎＭＯＳト
ランジスタ３３〜４０のオン、オフが制御されることに
より電源電流が制御され、遅延時間が制御されるという
ものである。
【００１８】また、図１１中、４２は遅延時間を固定と
されたインバータ回路であり、４３はＶＤＤ電源線、４
４は入力信号ＩＮによりオン、オフが制御されるプルア
ップ素子として機能するｐＭＯＳトランジスタ、４５は
入力信号ＩＮによりオン、オフが制御されるプルダウン
素子として機能するｎＭＯＳトランジスタである。
されたインバータ回路であり、４３はＶＤＤ電源線、４
４は入力信号ＩＮによりオン、オフが制御されるプルア
ップ素子として機能するｐＭＯＳトランジスタ、４５は
入力信号ＩＮによりオン、オフが制御されるプルダウン
素子として機能するｎＭＯＳトランジスタである。
【００１９】また、４６は負荷容量回路であり、４７〜
５４はそれぞれディジタル信号ＤＣ１〜ＤＣ８によりオ
ン、オフが制御されるスイッチ素子として機能するｎＭ
ＯＳトランジスタである。
５４はそれぞれディジタル信号ＤＣ１〜ＤＣ８によりオ
ン、オフが制御されるスイッチ素子として機能するｎＭ
ＯＳトランジスタである。
【００２０】また、５５〜６２は負荷容量であり、これ
ら負荷容量５５〜６２の容量値は、負荷容量５５の容量
値をＣとすると、Ｃ：Ｃ／２：Ｃ／４：Ｃ／８：Ｃ／１
６：Ｃ／３２：Ｃ／６４：Ｃ／１２８とされている。
ら負荷容量５５〜６２の容量値は、負荷容量５５の容量
値をＣとすると、Ｃ：Ｃ／２：Ｃ／４：Ｃ／８：Ｃ／１
６：Ｃ／３２：Ｃ／６４：Ｃ／１２８とされている。
【００２１】即ち、図１１に示す非差動型インバータ回
路は、ディジタル信号ＤＣ１〜ＤＣ８によってｎＭＯＳ
トランジスタ４７〜５４のオン、オフが制御されること
により負荷容量が制御され、遅延時間が制御されるとい
うものである。
路は、ディジタル信号ＤＣ１〜ＤＣ８によってｎＭＯＳ
トランジスタ４７〜５４のオン、オフが制御されること
により負荷容量が制御され、遅延時間が制御されるとい
うものである。
【００２２】
【発明が解決しようとする課題】前述のように、ディジ
タルＰＬＬを構成するために必要なディジタル制御発振
回路は、例えば、図１０又は図１１に示す非差動型イン
バータ回路を奇数個、リング接続して構成することがで
きるが、このように構成されるディジタル制御発振回路
は、電源からのノイズを除去し、発振出力に電源ノイズ
の影響が現れないようにする機構がないため、電源ノイ
ズにより発振出力の位相が変動し、良好なジッタ特性を
得ることができないという問題点があった。
タルＰＬＬを構成するために必要なディジタル制御発振
回路は、例えば、図１０又は図１１に示す非差動型イン
バータ回路を奇数個、リング接続して構成することがで
きるが、このように構成されるディジタル制御発振回路
は、電源からのノイズを除去し、発振出力に電源ノイズ
の影響が現れないようにする機構がないため、電源ノイ
ズにより発振出力の位相が変動し、良好なジッタ特性を
得ることができないという問題点があった。
【００２３】ここに、図１０又は図１１に示す非差動型
インバータ回路を差動回路化する場合には、電源からの
ノイズを同相ノイズとして除去し、電源ノイズによる発
振周波数の変動を回避することができるが、回路の作成
が困難であるという問題点があった。
インバータ回路を差動回路化する場合には、電源からの
ノイズを同相ノイズとして除去し、電源ノイズによる発
振周波数の変動を回避することができるが、回路の作成
が困難であるという問題点があった。
【００２４】また、発振周波数を制御するためのディジ
タル信号をアナログ信号に変換するディジタル変換回路
と、図９に示す差動型インバータ回路を使用した電圧制
御発振回路とでディジタル制御発振回路を構成する場合
には、電圧制御発振回路では電源からのノイズを除去す
ることができるが、ディジタル／アナログ変換回路で電
源ノイズの影響を受け易いという問題点があった。
タル信号をアナログ信号に変換するディジタル変換回路
と、図９に示す差動型インバータ回路を使用した電圧制
御発振回路とでディジタル制御発振回路を構成する場合
には、電圧制御発振回路では電源からのノイズを除去す
ることができるが、ディジタル／アナログ変換回路で電
源ノイズの影響を受け易いという問題点があった。
【００２５】本発明は、かかる点に鑑み、電源ノイズに
より発振出力の位相が変動せず、しかも、回路の作成を
容易に行うことができるディジタル制御発振回路を提供
することを目的とする。
より発振出力の位相が変動せず、しかも、回路の作成を
容易に行うことができるディジタル制御発振回路を提供
することを目的とする。
【００２６】
【課題を解決するための手段】本発明中、第１の発明
は、ディジタル信号により遅延時間を制御される非差動
型インバータ回路をリング接続した、発振周波数を同一
とする第１、第２のリング発振回路と、第１、第２のリ
ング発振回路の発振出力が反対位相となるように第１、
第２のリング発振回路を結合する結合回路と、第１、第
２のリング発振回路の発振出力を差動増幅する差動増幅
回路とを備えているというものである。
は、ディジタル信号により遅延時間を制御される非差動
型インバータ回路をリング接続した、発振周波数を同一
とする第１、第２のリング発振回路と、第１、第２のリ
ング発振回路の発振出力が反対位相となるように第１、
第２のリング発振回路を結合する結合回路と、第１、第
２のリング発振回路の発振出力を差動増幅する差動増幅
回路とを備えているというものである。
【００２７】本発明中、第１の発明によれば、発振周波
数を同一とする第１、第２のリング発振回路を結合する
結合回路を設け、第１、第２のリング発振回路からの発
振出力を反対位相とし、これら反対位相の発振出力を差
動増幅回路で差動増幅するようにしているので、電源ノ
イズによる第１、第２のリング発振回路の発振出力の変
動を差動増幅回路の同相ノイズとして除去することがで
きる。
数を同一とする第１、第２のリング発振回路を結合する
結合回路を設け、第１、第２のリング発振回路からの発
振出力を反対位相とし、これら反対位相の発振出力を差
動増幅回路で差動増幅するようにしているので、電源ノ
イズによる第１、第２のリング発振回路の発振出力の変
動を差動増幅回路の同相ノイズとして除去することがで
きる。
【００２８】また、本発明中、第１の発明によれば、リ
ング発振回路として、非差動型インバータ回路をリング
接続したリング発振回路を使用するとし、差動型インバ
ータ回路を使用したリング発振回路を使用しないように
しているので、回路の作成を容易に行うことができる。
ング発振回路として、非差動型インバータ回路をリング
接続したリング発振回路を使用するとし、差動型インバ
ータ回路を使用したリング発振回路を使用しないように
しているので、回路の作成を容易に行うことができる。
【００２９】本発明中、第２の発明は、第１の発明にお
いて、結合回路は、第１、第２のリング発振回路を、抵
抗素子を介して結合するというものである。
いて、結合回路は、第１、第２のリング発振回路を、抵
抗素子を介して結合するというものである。
【００３０】本発明中、第３の発明は、第１の発明にお
いて、結合回路は、第１、第２のリング発振回路を、遅
延時間を固定とされたインバータ回路を介して結合する
というものである。
いて、結合回路は、第１、第２のリング発振回路を、遅
延時間を固定とされたインバータ回路を介して結合する
というものである。
【００３１】本発明中、第４の発明は、第１の発明にお
いて、結合回路は、第１、第２のリング発振回路を、デ
ィジタル信号により遅延時間を制御する非差動型インバ
ータ回路を介して結合するというものである。
いて、結合回路は、第１、第２のリング発振回路を、デ
ィジタル信号により遅延時間を制御する非差動型インバ
ータ回路を介して結合するというものである。
【００３２】本発明中、第５の発明は、第１の発明にお
いて、結合回路は、前記第１、第２のリング発振回路
を、バッファ回路を介して結合するというものである。
いて、結合回路は、前記第１、第２のリング発振回路
を、バッファ回路を介して結合するというものである。
【００３３】
【発明の実施の形態】以下、図１〜図５を参照して、本
発明の第１実施形態〜第４実施形態について説明する。
発明の第１実施形態〜第４実施形態について説明する。
【００３４】本発明の第１実施形態・・図１ 図１は本発明の第１実施形態を示す回路図である。図１
中、６４、６５は発振周波数を同一とするリング発振回
路であり、６６〜７１は図１０又は図１１に示すように
構成された非差動型インバータ回路である。
中、６４、６５は発振周波数を同一とするリング発振回
路であり、６６〜７１は図１０又は図１１に示すように
構成された非差動型インバータ回路である。
【００３５】また、７２はリング発振回路６４、６５を
結合する結合回路であり、７３は電源電圧ＶＤＤを供給
するＶＤＤ電源線、７４、７５は抵抗素子として機能す
るｎＭＯＳトランジスタである。
結合する結合回路であり、７３は電源電圧ＶＤＤを供給
するＶＤＤ電源線、７４、７５は抵抗素子として機能す
るｎＭＯＳトランジスタである。
【００３６】なお、ｎＭＯＳトランジスタ７４は、ドレ
インを非差動型インバータ回路６７の出力端に接続さ
れ、ソースを非差動型インバータ回路６９の入力端に接
続され、ゲートをＶＤＤ電源線７３に接続されている。
インを非差動型インバータ回路６７の出力端に接続さ
れ、ソースを非差動型インバータ回路６９の入力端に接
続され、ゲートをＶＤＤ電源線７３に接続されている。
【００３７】また、ｎＭＯＳトランジスタ７５は、ドレ
インを非差動型インバータ回路７０の出力端に接続さ
れ、ドレインを非差動型インバータ回路６６の入力端に
接続され、ゲートをＶＤＤ電源線７３に接続されてい
る。
インを非差動型インバータ回路７０の出力端に接続さ
れ、ドレインを非差動型インバータ回路６６の入力端に
接続され、ゲートをＶＤＤ電源線７３に接続されてい
る。
【００３８】したがって、リング発振回路６４、６５
は、互いに反対位相で発振することになり、リング発振
回路６４、６５の発振出力ＯＵＴ６４、６５は、互いに
反対位相の信号となる。
は、互いに反対位相で発振することになり、リング発振
回路６４、６５の発振出力ＯＵＴ６４、６５は、互いに
反対位相の信号となる。
【００３９】また、７６はリング発振回路６４、６５の
発振出力ＯＵＴ６４、ＯＵＴ６５を差動増幅して本発明
の第１実施形態の発振出力を出力する差動増幅回路であ
る。
発振出力ＯＵＴ６４、ＯＵＴ６５を差動増幅して本発明
の第１実施形態の発振出力を出力する差動増幅回路であ
る。
【００４０】このように構成された本発明の第１実施形
態によれば、反対位相とされたリング発振回路６４、６
５の発振出力ＯＵＴ６４、ＯＵＴ６５は、差動増幅回路
７６で差動増幅されるので、電源ノイズによるリング発
振回路６４、６５の発振出力ＯＵＴ６４、６５の変動を
差動増幅回路７６の同相ノイズとして除去し、差動増幅
回路７６から出力される発振出力の位相が電源ノイズに
より変動しないようにすることができる。
態によれば、反対位相とされたリング発振回路６４、６
５の発振出力ＯＵＴ６４、ＯＵＴ６５は、差動増幅回路
７６で差動増幅されるので、電源ノイズによるリング発
振回路６４、６５の発振出力ＯＵＴ６４、６５の変動を
差動増幅回路７６の同相ノイズとして除去し、差動増幅
回路７６から出力される発振出力の位相が電源ノイズに
より変動しないようにすることができる。
【００４１】また、本発明の第１実施形態によれば、リ
ング発振回路として、非差動型インバータ回路６６、６
７、６８をリング接続したリング発振回路６４と、非差
動型インバータ回路６９、７０、７１をリング接続した
リング発振回路６５とを使用するとし、差動型インバー
タ回路を使用したリング発振回路を使用しないようにし
ているので、回路の作成を容易に行うことができる。
ング発振回路として、非差動型インバータ回路６６、６
７、６８をリング接続したリング発振回路６４と、非差
動型インバータ回路６９、７０、７１をリング接続した
リング発振回路６５とを使用するとし、差動型インバー
タ回路を使用したリング発振回路を使用しないようにし
ているので、回路の作成を容易に行うことができる。
【００４２】本発明の第２実施形態・・図２ 図２は本発明の第２実施形態を示す回路図であり、本発
明の第２実施形態は、第１実施形態が備える結合回路７
２と回路構成の異なる結合回路７８を設け、その他につ
いては、本発明の第１実施形態と同様に構成したもので
ある。
明の第２実施形態は、第１実施形態が備える結合回路７
２と回路構成の異なる結合回路７８を設け、その他につ
いては、本発明の第１実施形態と同様に構成したもので
ある。
【００４３】結合回路７８において、７９、８０は図３
に示すように構成される遅延時間を固定とされたインバ
ータ回路であり、図３中、８１はＶＤＤ電源線、８２は
入力信号ＩＮによりオン、オフが制御されるプルアップ
素子として機能するｐＭＯＳトランジスタ、８３は入力
信号ＩＮによりオン、オフが制御されるプルダウン素子
として機能するｎＭＯＳトランジスタである。
に示すように構成される遅延時間を固定とされたインバ
ータ回路であり、図３中、８１はＶＤＤ電源線、８２は
入力信号ＩＮによりオン、オフが制御されるプルアップ
素子として機能するｐＭＯＳトランジスタ、８３は入力
信号ＩＮによりオン、オフが制御されるプルダウン素子
として機能するｎＭＯＳトランジスタである。
【００４４】このように構成された本発明の第２実施形
態においても、リング発振回路６４、６５は、互いに反
対位相で発振することになり、リング発振回路６４、６
５の発振出力ＯＵＴ６４、６５は、互いに反対位相の信
号となる。
態においても、リング発振回路６４、６５は、互いに反
対位相で発振することになり、リング発振回路６４、６
５の発振出力ＯＵＴ６４、６５は、互いに反対位相の信
号となる。
【００４５】したがって、本発明の第２実施形態におい
ても、本発明の第１実施形態と同様に、電源ノイズによ
るリング発振回路６４、６５の発振出力ＯＵＴ６４、６
５の変動を差動増幅回路７６の同相ノイズとして除去
し、差動増幅回路７６から出力される発振出力の位相が
電源ノイズにより変動しないようにすることができると
共に、差動型インバータ回路を使用したリング発振回路
を使用しないようにしているので、回路の作成を容易に
行うことができる。
ても、本発明の第１実施形態と同様に、電源ノイズによ
るリング発振回路６４、６５の発振出力ＯＵＴ６４、６
５の変動を差動増幅回路７６の同相ノイズとして除去
し、差動増幅回路７６から出力される発振出力の位相が
電源ノイズにより変動しないようにすることができると
共に、差動型インバータ回路を使用したリング発振回路
を使用しないようにしているので、回路の作成を容易に
行うことができる。
【００４６】本発明の第３実施形態・・図４ 図４は本発明の第３実施形態を示す回路図であり、本発
明の第３実施形態は、第１実施形態が備える結合回路７
２と回路構成の異なる結合回路８５を設け、その他につ
いては、本発明の第１実施形態と同様に構成したもので
ある。
明の第３実施形態は、第１実施形態が備える結合回路７
２と回路構成の異なる結合回路８５を設け、その他につ
いては、本発明の第１実施形態と同様に構成したもので
ある。
【００４７】結合回路８５において、８６、８７は非差
動型インバータ回路６６〜７１と同一の回路構成とされ
た非差動型インバータ回路である。
動型インバータ回路６６〜７１と同一の回路構成とされ
た非差動型インバータ回路である。
【００４８】このように構成された本発明の第３実施形
態においても、リング発振回路６４、６５は、互いに反
対位相で発振することになり、リング発振回路６４、６
５の発振出力ＯＵＴ６４、６５は、互いに反対位相の信
号となる。
態においても、リング発振回路６４、６５は、互いに反
対位相で発振することになり、リング発振回路６４、６
５の発振出力ＯＵＴ６４、６５は、互いに反対位相の信
号となる。
【００４９】したがって、本発明の第３実施形態におい
ても、本発明の第１実施形態と同様に、電源ノイズによ
るリング発振回路６４、６５の発振出力ＯＵＴ６４、６
５の変動を差動増幅回路７６の同相ノイズとして除去
し、差動増幅回路７６から出力される発振出力の位相が
電源ノイズにより変動しないようにすることができると
共に、差動型インバータ回路を使用したリング発振回路
を使用しないようにしているので、回路の作成を容易に
行うことができる。
ても、本発明の第１実施形態と同様に、電源ノイズによ
るリング発振回路６４、６５の発振出力ＯＵＴ６４、６
５の変動を差動増幅回路７６の同相ノイズとして除去
し、差動増幅回路７６から出力される発振出力の位相が
電源ノイズにより変動しないようにすることができると
共に、差動型インバータ回路を使用したリング発振回路
を使用しないようにしているので、回路の作成を容易に
行うことができる。
【００５０】本発明の第４実施形態・・図５ 図５は本発明の第４実施形態を示す回路図であり、本発
明の第４実施形態は、第１実施形態が備える結合回路７
２と回路構成の異なる結合回路８９を設け、その他につ
いては、本発明の第１実施形態と同様に構成したもので
ある。
明の第４実施形態は、第１実施形態が備える結合回路７
２と回路構成の異なる結合回路８９を設け、その他につ
いては、本発明の第１実施形態と同様に構成したもので
ある。
【００５１】結合回路８９において、９０、９１は図３
に示すように構成される２個のインバータ回路を縦列接
続してなるバッファ回路である。
に示すように構成される２個のインバータ回路を縦列接
続してなるバッファ回路である。
【００５２】このように構成された本発明の第４実施形
態においても、リング発振回路６４、６５は、互いに反
対位相で発振することになり、リング発振回路６４、６
５の発振出力ＯＵＴ６４、６５は、互いに反対位相の信
号となる。
態においても、リング発振回路６４、６５は、互いに反
対位相で発振することになり、リング発振回路６４、６
５の発振出力ＯＵＴ６４、６５は、互いに反対位相の信
号となる。
【００５３】したがって、本発明の第４実施形態におい
ても、本発明の第１実施形態と同様に、電源ノイズによ
るリング発振回路６４、６５の発振出力ＯＵＴ６４、６
５の変動を差動増幅回路７６の同相ノイズとして除去
し、差動増幅回路７６から出力される発振出力の位相が
電源ノイズにより変動しないようにすることができると
共に、差動型インバータ回路を使用したリング発振回路
を使用しないようにしているので、回路の作成を容易に
行うことができる。
ても、本発明の第１実施形態と同様に、電源ノイズによ
るリング発振回路６４、６５の発振出力ＯＵＴ６４、６
５の変動を差動増幅回路７６の同相ノイズとして除去
し、差動増幅回路７６から出力される発振出力の位相が
電源ノイズにより変動しないようにすることができると
共に、差動型インバータ回路を使用したリング発振回路
を使用しないようにしているので、回路の作成を容易に
行うことができる。
【００５４】
【発明の効果】以上のように、本発明によれば、第１、
第２のリング発振回路からの発振出力を反対位相とし、
これら反対位相の発振出力を差動増幅回路で差動増幅す
るようにしているので、電源ノイズによる第１、第２の
リング発振回路の発振出力の変動を差動増幅回路の同相
ノイズとして除去し、電源ノイズにより発振出力の位相
が変動しないようにすることができると共に、リング発
振回路として、非差動型インバータ回路をリング接続し
たリング発振回路を使用するとし、差動型インバータ回
路を使用したリング発振回路を使用しないようにしてい
るので、回路の作成を容易に行うことができる。
第２のリング発振回路からの発振出力を反対位相とし、
これら反対位相の発振出力を差動増幅回路で差動増幅す
るようにしているので、電源ノイズによる第１、第２の
リング発振回路の発振出力の変動を差動増幅回路の同相
ノイズとして除去し、電源ノイズにより発振出力の位相
が変動しないようにすることができると共に、リング発
振回路として、非差動型インバータ回路をリング接続し
たリング発振回路を使用するとし、差動型インバータ回
路を使用したリング発振回路を使用しないようにしてい
るので、回路の作成を容易に行うことができる。
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第２実施形態を示す回路図である。
【図３】遅延時間を固定とされたインバータ回路の一例
を示す回路図である。
を示す回路図である。
【図４】本発明の第３実施形態を示す回路図である。
【図５】本発明の第４実施形態を示す回路図である。
【図６】アナログＰＬＬを構成する場合に使用される電
圧制御発振回路の一例を示す回路図である。
圧制御発振回路の一例を示す回路図である。
【図７】遅延時間を可変とされた電源電流制御型の非差
動型インバータ回路の一例を示す回路図である。
動型インバータ回路の一例を示す回路図である。
【図８】アナログＰＬＬを構成する場合に使用される電
圧制御発振回路の他の例を示す回路図である。
圧制御発振回路の他の例を示す回路図である。
【図９】遅延時間を可変とされた電源電流制御型の差動
型インバータ回路の一例を示す回路図である。
型インバータ回路の一例を示す回路図である。
【図１０】遅延時間を可変とされた電源電流制御型の非
差動型インバータ回路の他の例を示す回路図である。
差動型インバータ回路の他の例を示す回路図である。
【図１１】遅延時間を可変とされた負荷容量制御型の非
差動型インバータ回路の一例を示す回路図である。
差動型インバータ回路の一例を示す回路図である。
６６〜７１ 遅延時間を可変とされた非差動型インバー
タ回路 ７６ 差動増幅回路
タ回路 ７６ 差動増幅回路
Claims (5)
- 【請求項１】ディジタル信号により遅延時間を制御され
る非差動型インバータ回路をリング接続した、発振周波
数を同一とする第１、第２のリング発振回路と、 前記第１、第２のリング発振回路の発振出力が反対位相
となるように前記第１、第２のリング発振回路を結合す
る結合回路と、 前記第１、第２のリング発振回路の発振出力を差動増幅
する差動増幅回路とを備えていることを特徴とするディ
ジタル制御発振回路。 - 【請求項２】前記結合回路は、前記第１、第２のリング
発振回路を、抵抗素子を介して結合するものであること
を特徴とする請求項１記載のディジタル制御発振回路。 - 【請求項３】前記結合回路は、前記第１、第２のリング
発振回路を、遅延時間を固定とされたインバータ回路を
介して結合するものであることを特徴とする請求項１記
載のディジタル制御発振回路。 - 【請求項４】前記結合回路は、前記第１、第２のリング
発振回路を、ディジタル信号により遅延時間を制御され
る非差動型インバータ回路を介して結合するものである
ことを特徴とする請求項１記載のディジタル制御発振回
路。 - 【請求項５】前記結合回路は、前記第１、第２のリング
発振回路を、バッファ回路を介して結合するものである
ことを特徴とする請求項１記載のディジタル制御発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196281A JPH1141070A (ja) | 1997-07-23 | 1997-07-23 | ディジタル制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196281A JPH1141070A (ja) | 1997-07-23 | 1997-07-23 | ディジタル制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141070A true JPH1141070A (ja) | 1999-02-12 |
Family
ID=16355201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196281A Withdrawn JPH1141070A (ja) | 1997-07-23 | 1997-07-23 | ディジタル制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517224A (ja) * | 1999-07-29 | 2003-05-20 | トリパス テクノロジー インコーポレイテッド | デジタルスイッチングアンプ用の動的スイッチング周波数制御 |
| US7528668B2 (en) | 2005-11-14 | 2009-05-05 | Samsung Electronics Co., Ltd. | Differential amplifier, differential amplifying method, and phase locked loop and delay locked loop using the same |
| CN104426540A (zh) * | 2013-08-27 | 2015-03-18 | 苏州中科集成电路设计中心有限公司 | 产生均衡占空比信号的vco设备 |
| WO2020179180A1 (ja) * | 2019-03-05 | 2020-09-10 | ソニーセミコンダクタソリューションズ株式会社 | 制御回路および測距システム |
-
1997
- 1997-07-23 JP JP9196281A patent/JPH1141070A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517224A (ja) * | 1999-07-29 | 2003-05-20 | トリパス テクノロジー インコーポレイテッド | デジタルスイッチングアンプ用の動的スイッチング周波数制御 |
| US7528668B2 (en) | 2005-11-14 | 2009-05-05 | Samsung Electronics Co., Ltd. | Differential amplifier, differential amplifying method, and phase locked loop and delay locked loop using the same |
| CN104426540A (zh) * | 2013-08-27 | 2015-03-18 | 苏州中科集成电路设计中心有限公司 | 产生均衡占空比信号的vco设备 |
| WO2020179180A1 (ja) * | 2019-03-05 | 2020-09-10 | ソニーセミコンダクタソリューションズ株式会社 | 制御回路および測距システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |