JP3592950B2 - 周波数逓倍回路 - Google Patents
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Landscapes
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Description
【０００１】
【発明の属する技術分野】
この発明は、周波数逓倍回路に関するもので、特に、マイクロコンピュータやＤＳＰ（デジタル・シグナル・プロセッサ）などのクロック生成回路に使用されるものである。
【０００２】
【従来の技術】
従来、周波数逓倍回路としては、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使用した回路がよく知られている。
【０００３】
図１０は、ＰＬＬ回路を使用した一般的なＮ逓倍回路の構成例を示すものである。
【０００４】
このＮ逓倍回路は、たとえば、電圧制御発振回路１０１、Ｎ分周回路１０２、位相比較回路１０３および低域通過フィルタ１０４からなり、最終的に基準信号ＦｉｎとＮ分周回路１０２の出力の位相差がなくなるような帰還制御が行われて、電圧制御発振回路１０１より基準信号ＦｉｎのＮ倍の周波数の出力信号Ｆｏｕｔ が発生されるように構成されている。
【０００５】
すなわち、電圧制御発振回路１０１は、その発振周波数が、低域通過フィルタ１０４からの制御電圧によって可変とされるようになっている。
【０００６】
Ｎ分周回路１０２は、電圧制御発振回路１０１の出力をＮ分周した信号を位相比較回路１０３に出力するようになっている。
【０００７】
位相比較回路１０３は、基準信号ＦｉｎとＮ分周回路１０２からの信号の立ち上がり（または、立ち下がり）エッジ間の位相差を検出し、その位相差に応じた誤差信号を低域通過フィルタ１０４に出力するようになっている。
【０００８】
低域通過フィルタ１０４は、位相比較回路１０３からの誤差信号から直流成分のみを取り出し、電圧制御発振回路１０１の制御電圧を生成するようになっている。
【０００９】
しかしながら、このようなＰＬＬ回路を使用した周波数逓倍回路は、基準信号Ｆｉｎの周波数および電圧制御発振回路１０１の発振ゲインに応じて制御ループが常に安定になるように、低域通過フィルタ１０４の最適化を行う必要がある。
【００１０】
このため、基準信号Ｆｉｎの周波数および製造バラツキなどによって電圧制御発振回路１０１の発振ゲインが変化した場合には、再度、低域通過フィルタ１０４の最適化や調整のための作業を行わなければならない。
【００１１】
しかも、低域通過フィルタ１０４に使用されるコンデンサおよび抵抗部品は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ ）内部に内蔵した場合には非常に大きな面積を必要とし、また、これらの部品そのものの製造バラツキも考慮しなければならない。
【００１２】
一方、コンデンサおよび抵抗部品を外付けとした場合には専用端子が必要になるなど、低域通過フィルタ１０４が逓倍回路を構成する上での小型化の障害となっている。
【００１３】
【発明が解決しようとする課題】
上記したように、従来においては、基準信号Ｆｉｎの周波数および電圧制御発振回路１０１の発振ゲインに応じて制御ループが安定になるように低域通過フィルタ１０４の最適化や調整作業を行う必要があり、また、低域通過フィルタ１０４に使用されるコンデンサおよび抵抗部品が逓倍回路を小型化する上での障害となるなどの問題があった。
【００１４】
そこで、この発明は、帰還制御することなく、無調整で安定した逓倍出力を発生できるとともに、回路の小型化が可能な周波数逓倍回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、第１の制御信号の状態に応じて、入力信号および出力信号間の遅延時間が一定の比率により２段階に切り換えられる複数個の遅延素子を縦続に接続してなり、初段の遅延素子には基準信号が供給される第１の遅延回路と、第２の制御信号の状態に応じて、入力信号および出力信号間の遅延時間が一定の比率により２段階に切り換えられる複数個の遅延素子を縦続に接続してなり、初段の遅延素子には基準信号の反転信号が供給される第２の遅延回路と、この第２の遅延回路からの出力信号と前記第１の遅延回路からの出力信号とを加算して、前記基準信号の逓倍信号を出力する加算回路とを具備したことを特徴とする周波数逓倍回路が提供される。
【００１６】
また、本願発明の一態様によれば、切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子、第１の制御信号が入力される第１の入力端子と、前記遅延素子からの出力信号が供給される第２の入力端子とを有し、前記第１の制御信号の立ち下がりエッジを入力した瞬間の、前記遅延素子からの出力信号の状態を検出する状態検出回路、および、この状態検出回路の検出結果と前記第１の制御信号とにもとづく前記切換信号を、前記遅延素子に出力する切換回路からなる複数の遅延回路部を縦続に接続してなり、初段の遅延回路部には基準信号が供給される第１の遅延回路と、切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子、第２の制御信号が入力される第１の入力端子と、前記遅延素子からの出力信号が供給される第２の入力端子とを有し、前記第２の制御信号の立ち下がりエッジを入力した瞬間の、前記遅延素子からの出力信号の状態を検出する状態検出回路、および、この状態検出回路の検出結果と前記第２の制御信号とにもとづく前記切換信号を、前記遅延素子に出力する切換回路からなる複数の遅延回路部を縦続に接続してなり、初段の遅延回路部には基準信号の反転信号が供給される第２の遅延回路と、この第２の遅延回路からの出力信号と前記第１の遅延回路からの出力信号とを加算して、前記基準信号の逓倍信号を出力する加算回路とを具備したことを特徴とする周波数逓倍回路が提供される。
【００１７】
上記した構成によって、遅延回路内に基準信号を伝搬させるだけで、逓倍信号を生成できるようになる。これにより、帰還制御および低域通過フィルタに使用されるコンデンサおよび抵抗部品を必要とせずに、逓倍信号の生成が可能となるものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、周波数逓倍回路の構成を概略的に示すものである。
【００２０】
すなわち、この周波数逓倍回路１０は、たとえば、デューティが５０％の基準信号Ｆｉｎ１が供給される遅延回路（第１の遅延回路）１１と、インバータ回路１２を介して、上記基準信号Ｆｉｎ１の反転信号（基準信号）Ｆｉｎ２が供給される遅延回路（第２の遅延回路）１３と、これら遅延回路１１，１３からの各出力信号を加算して、上記基準信号Ｆｉｎ１の逓倍信号（Ｆｏｕｔ ）を出力する加算回路１４とから構成されている。
【００２１】
遅延回路１１は、制御信号（第１の制御信号）の状態（ハイレベル（Ｈｉｇｈ）またはロウレベル（Ｌｏｗ ））により、それぞれ、入力信号および出力信号間の遅延時間（遅延量）を一定の比率で切り換えることのできる複数個の遅延素子（Ｄｅｌａｙ Ｃｅｌｌ）１１１ 〜１１ｎ を縦続に接続してなり、初段の遅延素子１１１ には上記基準信号Ｆｉｎ１が入力信号として供給されるようになっている。また、最終段の遅延素子１１ｎ の出力信号が、該遅延回路１１からの出力信号として、上記加算回路１４に供給されるようになっている。
【００２２】
この場合、各遅延素子１１１ 〜１１ｎ に対する制御信号としては、それぞれ、上記基準信号Ｆｉｎ１が用いられるようになっている。
【００２３】
遅延回路１３は、制御信号（第２の制御信号）の状態により、それぞれ、入力信号および出力信号間の遅延時間を一定の比率で切り換えることのできる複数個の遅延素子１３１ 〜１３ｎ を縦続に接続してなり、初段の遅延素子１３１ には上記反転信号Ｆｉｎ２が入力信号として供給されるようになっている。また、最終段の遅延素子１３ｎ の出力信号が、該遅延回路１３からの出力信号として、上記加算回路１４に供給されるようになっている。
【００２４】
この場合、各遅延素子１３１ 〜１３ｎ に対する制御信号としては、それぞれ、上記反転信号Ｆｉｎ２が用いられるようになっている。
【００２５】
図２は、上記した遅延素子１１１ 〜１１ｎ および遅延素子１３１ 〜１３ｎ の回路構成例を示すものである。
【００２６】
遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ は、それぞれ、制御信号がハイレベル（または、ロウレベル）状態のときには、たとえば図３（ａ）に示すように、入力信号に対して出力信号を時間ｔ（伝搬速度２ｖ）だけ遅延させ、制御信号がロウレベル（または、ハイレベル）状態のときには、たとえば図３（ｂ）に示すように、時間２ｔ（伝搬速度ｖ）だけ遅延させることができるように構成されている。
【００２７】
すなわち、各遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ は、たとえば図２に示すように、電源Ｖｄｄと接地電位（ＧＮＤ）との間に、ｐＭＯＳトランジスタＴｒ１，Ｔｒ２およびｎＭＯＳトランジスタＴｒ３，Ｔｒ４を直列に接続してなるインバータ回路が設けられている。
【００２８】
このインバータ回路の、上記トランジスタＴｒ１は、ゲートが接地電位に接続されるとともに、ソースが電源Ｖｄｄに接続されている。また、ドレインと上記トランジスタＴｒ２のソースとの接続点には、ソースが電源Ｖｄｄに接続された、ｐＭＯＳトランジスタＴｒ５のドレインが接続されている。このトランジスタＴｒ５のゲートには、制御信号がインバータ回路ＩＮＶａを介して供給されるようになっている。
【００２９】
上記トランジスタＴｒ２，Ｔｒ３はドレイン間が共通に接続されるとともに、その共通接続点には、電源Ｖｄｄと接地電位（ＧＮＤ）との間に設けられた、ｐＭＯＳトランジスタＴｒ７，Ｔｒ８およびｎＭＯＳトランジスタＴｒ９，Ｔｒ１０を直列に接続してなるインバータ回路の、上記トランジスタＴｒ８のゲートおよびｎＭＯＳトランジスタＴｒ９のゲートが接続されている。また、上記トランジスタＴｒ２，Ｔｒ３のそれぞれのゲートには、入力信号が供給される入力端子ｉｎが接続されている。
【００３０】
上記トランジスタＴｒ４は、ソースが接地電位に接続されるとともに、ゲートに電源Ｖｄｄが接続されている。また、ドレインと上記トランジスタＴｒ３のソースとの接続点には、ソースが接地電位に接続された、ｎＭＯＳトランジスタＴｒ６のドレインが接続されている。このトランジスタＴｒ６のゲートには、制御信号が供給されるようになっている。
【００３１】
一方、インバータ回路の、上記トランジスタＴｒ７は、ゲートが接地電位に接続されるとともに、ソースが電源Ｖｄｄに接続されている。また、ドレインと上記トランジスタＴｒ８のソースとの接続点には、ソースが電源Ｖｄｄに接続された、ｐＭＯＳトランジスタＴｒ１１のドレインが接続されている。このトランジスタＴｒ１１のゲートには、制御信号が上記インバータ回路ＩＮＶａを介して供給されるようになっている。
【００３２】
それぞれのゲートが、上記トランジスタＴｒ２，Ｔｒ３のドレイン間の共通接続点に接続された、上記トランジスタＴｒ８，Ｔｒ９はドレイン間が共通に接続されるとともに、その共通接続点には、出力信号を出力するための出力端子ｏｕｔが接続されている。
【００３３】
上記トランジスタＴｒ１０は、ソースが接地電位に接続されるとともに、ゲートに電源Ｖｄｄが接続されている。また、ドレインと上記トランジスタＴｒ９のソースとの接続点には、ソースが接地電位に接続された、ｎＭＯＳトランジスタＴｒ１２のドレインが接続されている。このトランジスタＴｒ１２のゲートには、制御信号が供給されるようになっている。
【００３４】
このような構成においては、各遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ における、トランジスタＴｒ１〜Ｔｒ４およびトランジスタＴｒ７〜Ｔｒ１０からなるインバータ回路の遅延時間は、それぞれ、各トランジスタＴｒ１〜Ｔｒ４，Ｔｒ７〜Ｔｒ１０のサイズおよび駆動能力によって決定される。
【００３５】
したがって、制御信号の状態（ハイレベルまたはロウレベル）に応じて、トランジスタＴｒ５，Ｔｒ６，Ｔｒ１１，Ｔｒ１２をオン／オフさせて、制御信号がハイレベル状態のときとロウレベル状態のときとでインバータ回路の駆動能力を切り換えることにより、各遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ における遅延時間を一定の比率で変化させることができる。この場合、各トランジスタＴｒ１〜Ｔｒ１２のサイズ比を調整することによって、遅延時間の比率を任意に決定できる。
【００３６】
ここで、遅延回路１１における、遅延素子１１１ 〜１１ｎ の個数、および、遅延回路１３における、遅延素子１３１ 〜１３ｎ の個数は、それぞれ、遅延回路１１，１３の各出力として、上記基準信号Ｆｉｎ１の半周期時間の１／２のパルス幅（デューティ）を有する出力信号が得られる段数（基準信号Ｆｉｎ１の半周期時間をＴとした場合、各遅延回路１１，１３の入出力信号間の遅延時間Ｔ０がＴ＜Ｔ０＜１．５Ｔの範囲になる段数）となっている。
【００３７】
すなわち、各遅延回路１１，１３に供給される基準信号Ｆｉｎ１，Ｆｉｎ２は、それぞれ、制御信号の状態に応じて遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の遅延時間が切り換えられることにより、遅延回路１１，１３内を伝搬されるにつれてパルス幅がＴ（基準信号Ｆｉｎ１の半周期時間）〜Ｔ／２の間で徐々に変化する。
【００３８】
その際、遅延回路１１，１３内を伝搬される各信号は、制御信号の立ち下がりエッジに対応する瞬間の状態がロウレベルになるまではパルス幅が徐々に細くなる。そして、制御信号の立ち下がりエッジに対応する瞬間の信号の状態がロウレベルになってから、制御信号の立ち上がりエッジに対応する瞬間の信号の状態がハイレベルになるまでは、そのパルス幅（Ｔ／２）が維持される。また、制御信号の立ち上がりエッジに対応する瞬間の信号の状態がハイレベルになってからは、パルス幅が徐々に太くなる。
【００３９】
この場合、各遅延回路１１，１３に供給される基準信号Ｆｉｎ１，Ｆｉｎ２は、それぞれ、半周期時間Ｔ分ずつ周期がずれている。
【００４０】
そこで、各遅延回路１１，１３における、遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の段数を、それぞれ、制御信号の立ち下がりエッジに対応する瞬間の信号の状態がロウレベルになってから、制御信号の立ち上がりエッジに対応する瞬間の信号の状態がハイレベルになるまでの間の、パルス幅がＴ／２の信号を、各遅延回路１１，１３の出力として取り出すことができるような段数とすることによって、たとえば図４に示すように、加算回路１４からは出力信号Ｆｏｕｔ としての基準信号Ｆｉｎ１の２逓倍信号を得ることが可能となる。
【００４１】
なお、上記した図４は、各遅延回路１１，１３における、それぞれの遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の、制御信号がハイレベル状態のときの伝搬速度をｖ、制御信号がロウレベル状態のときの伝搬速度を２ｖとした場合の例である。
【００４２】
次に、図５を参照して、上記した構成の周波数逓倍回路１０の動作（遅延回路１１，１３内を伝搬される信号の状態）について説明する。ここでは、各遅延回路１１，１３における、それぞれの遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の、制御信号がハイレベル状態のときの遅延量を２ｔ、制御信号がロウレベル状態のときの遅延量をｔとした場合について説明する。
【００４３】
たとえば、遅延回路１１内の１段目（初段）の遅延素子１１１ に供給される入力信号（基準信号Ｆｉｎ１）は、制御信号がハイレベルの状態では２ｔ、ロウレベルの状態ではｔの遅延量で遅延される。
【００４４】
２段目以降の各遅延素子１１２ 〜によっても、順次、伝搬されるごとに徐々に遅延され、最終的に、基準信号Ｆｉｎ１の半周期時間Ｔと各遅延素子１１１ 〜の遅延時間ｔとで決定されるｋ段目以降の、最終段（ｎ段目）の遅延素子１１ｎ から出力される信号のパルス幅は、基準信号Ｆｉｎ１の半周期時間のＴ／２となる。
【００４５】
一方、たとえば、遅延回路１３内の１段目の遅延素子１３１ に供給される入力信号（基準信号Ｆｉｎ２）は、上記基準信号Ｆｉｎ１に対して半周期時間分ずれている。
【００４６】
このため、最終段の遅延素子１３ｎ から出力される信号は、周期が遅延回路１１の最終段の遅延素子１１ｎ から出力される信号に対して半周期時間分ずれた、パルス幅が基準信号Ｆｉｎ２の半周期時間のＴ／２の信号となる。
【００４７】
したがって、遅延回路１１からの出力信号と遅延回路１３からの出力信号とを、加算回路１４により加算することによって、周波数が上記基準信号Ｆｉｎ１の２倍で、かつ、デューティが５０％の逓倍信号（Ｆｏｕｔ ）を生成することができる。
【００４８】
このような構成によれば、帰還制御なしに、無帰還制御による周波数の逓倍を行うことが可能となる。しかも、低域通過フィルタで使用されているようなコンデンサや抵抗部品を必要としないため、低域通過フィルタの最適化および調整のための作業が不要になるとともに、逓倍回路の小型化も容易に可能である。
【００４９】
上記したように、遅延回路内に基準信号を伝搬させるだけで、逓倍信号を生成できるようにしている。
【００５０】
すなわち、遅延時間を２段階に切り換えることができる複数の遅延素子を縦続に接続した二組の遅延回路と、各遅延回路の出力を加算する加算回路とによって周波数逓倍回路を構成し、各遅延回路内に基準信号とその反転信号を伝搬させることによって、基準信号の逓倍出力を得るようにしている。
【００５１】
これにより、帰還制御および低域通過フィルタに使用されるコンデンサおよび抵抗部品を必要とせずに、逓倍信号の生成が可能となる。したがって、無調整で安定した逓倍出力を発生できるとともに、回路の小型化が可能となるものである。
【００５２】
なお、上記した第１の実施形態においては、遅延素子１１１ 〜１１ｎ および遅延素子１３１ 〜１３ｎ の段数が、基準信号Ｆｉｎ１の半周期時間をＴとした場合に、各遅延回路１１，１３の入出力信号間の遅延時間Ｔ０がＴ＜Ｔ０＜１．５Ｔの範囲になる段数となるように、各遅延回路１１，１３を構成する必要があったが、これに限らず、たとえば遅延素子１１１ 〜１１ｎ および遅延素子１３１ 〜１３ｎ の段数を制約なく構成することも可能である。
【００５３】
（第２の実施形態）
図６は、本発明の第２の実施形態にかかる、周波数逓倍回路の構成を概略的に示すものである。ここでは、たとえば図５に示したように、制御信号の立ち下がりエッジに対応する、遅延素子からの出力信号の状態がロウレベルになっている場合（ｋ段目以降の各出力）、その出力信号は基準信号Ｆｉｎ１のパルス幅の１／２になっていることを利用して、それ以降の遅延素子での遅延時間の切り換えを禁止することで、遅延素子の段数の制約をなくすことができるように構成した場合の例について説明する。
【００５４】
すなわち、この周波数逓倍回路１０’の場合、たとえば、デューティが５０％の基準信号Ｆｉｎ１が供給される遅延回路（第１の遅延回路）１１’と、上記基準信号Ｆｉｎ１の反転信号（基準信号）Ｆｉｎ２が供給される遅延回路（第２の遅延回路）１３’とが、それぞれ、複数の遅延素子ブロック（遅延回路部）２１を縦続に接続してなる構成とされている。
【００５５】
各遅延素子ブロック２１は、切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子２１ａ、状態検出回路としてのエッジ検出型のフリップフロップ回路（Ｆ／Ｆ回路）２１ｂ、および、切換回路としてのアンド回路２１ｃをそれぞれ有して構成されている。
【００５６】
遅延素子２１ａは、それぞれ、上記切換信号が供給される端子（Ｓ）、上記入力信号が供給される端子（ＩＮ）、および、上記出力信号が出力される端子（ＯＵＴ）を有している。この遅延素子２１ａとしては、たとえば、上述した第１の実施形態における、周波数逓倍回路１０の遅延回路１１，１３に用いた遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ がそのまま利用できる。
【００５７】
Ｆ／Ｆ回路２１ｂは、それぞれ、制御信号（第１の制御信号Ｆｉｎ１または第２の制御信号Ｆｉｎ２）が入力される第１の入力端子（ＣＫ）と、同ブロック２１内の遅延素子２１ａからの出力信号が供給される第２の入力端子（Ｄ）とを有するとともに、上記制御信号の立ち下がりエッジを入力した瞬間の、上記遅延素子２１ａからの出力信号の状態がロウレベルになっていることを検出したことを示す信号（たとえば、ロウレベル状態）を出力するための出力端子（Ｑ）を有している。
【００５８】
アンド回路２１ｃは、それぞれ、上記制御信号と、上記Ｆ／Ｆ回路２１ｂの検出出力と、前段の遅延素子ブロック２１内のアンド回路２１ｃからの出力（切換信号）とにもとづいて、同ブロック２１内の遅延素子２１ａの端子（Ｓ）および次段の素子ブロック２１内のアンド回路２１ｃに対して、上記切換信号としての、遅延時間の切り換えを指示（または、遅延時間を固定）するための出力を発生するようになっている。
【００５９】
なお、各遅延回路１１’，１３’における、初段（１段目）の遅延素子ブロック２１内のアンド回路２１ｃに対しては、それぞれ、前段の遅延素子ブロック２１内のアンド回路２１ｃからの切換信号に代えて、電源Ｖｄｄが供給されるようになっている。
【００６０】
次に、図７を参照して、上記した構成の周波数逓倍回路１０’の動作について説明する。
【００６１】
なお、同図（ａ）は、遅延回路１１’における、１段目の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａ１、該遅延素子２１ａに対する切換信号をｓ１、２段目の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａ２、該遅延素子２１ａに対する切換信号をｓ２、３段目の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａ３、該遅延素子２１ａに対する切換信号をｓ３、以下同様に、最終段の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａｎ、該遅延素子２１ａに対する切換信号をｓｎとし、制御信号の立ち下がりエッジを入力した瞬間の、遅延素子２１ａからの出力信号の状態がロウレベルになっていること（変曲点）が、２段目の遅延素子ブロック２１において検出された場合を、また、同図（ｂ）は、同じく、変曲点が３段目の遅延素子ブロック２１において検出された場合を、それぞれ示している。
【００６２】
すなわち、各遅延素子ブロック２１ごとに、制御信号の立ち下がりエッジによってＦ／Ｆ回路２１ｂが動作され、その際に、遅延素子２１ａからの出力信号の状態がロウレベルになっているか否かが検出される。
【００６３】
たとえば、図７（ａ）に示したように、２段目の遅延素子ブロック２１内のＦ／Ｆ回路２１ｂにおいて、同ブロック２１の遅延素子２１ａからの出力信号ａ２の状態がロウレベルになっていることが検出された場合、該遅延素子２１ａの端子（Ｓ）に対して、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ２が出力される。これにより、２段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６４】
また、このロウレベル状態の切換信号ｓ２は、次段（３段目）の遅延素子ブロック２１内におけるアンド回路２１ｃにも供給される。これにより、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ３が出力されて、３段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６５】
同様に、後段の各遅延素子ブロック２１内におけるそれぞれのアンド回路２１ｃに対しても、順次、ロウレベル状態の切換信号ｓｘ（ｘ＝４〜ｎ）が供給されることになる結果、４段目以降の各遅延素子ブロック２１内におけるそれぞれの遅延素子２１ａの遅延時間もｔに固定される。
【００６６】
一方、たとえば図７（ｂ）に示したように、３段目の遅延素子ブロック２１内のＦ／Ｆ回路２１ｂにおいて、同ブロック２１の遅延素子２１ａからの出力信号ａ３の状態がロウレベルになっていることが検出された場合、該遅延素子２１ａの端子（Ｓ）に対して、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ３が出力される。これにより、３段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６７】
また、このロウレベル状態の切換信号ｓ３は、次段（４段目）の遅延素子ブロック２１内におけるアンド回路２１ｃにも供給される。これにより、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ４が出力されて、４段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６８】
同様に、後段の各遅延素子ブロック２１内におけるそれぞれのアンド回路２１ｃに対しても、順次、ロウレベル状態の切換信号ｓｘ（ｘ＝５〜ｎ）が供給されることになる結果、５段目以降の各遅延素子ブロック２１内におけるそれぞれの遅延素子２１ａの遅延時間もｔに固定される。
【００６９】
このように、たとえ各遅延回路１１’，１３’における遅延素子２１ａの段数が、遅延回路１１’，１３’の入出力信号間の遅延時間が１．５Ｔを超えるような段数であったとしても、各遅延回路１１’，１３’の最終段の遅延素子２１ａからの出力信号のパルス幅は、それぞれ、入力信号（基準信号Ｆｉｎ１，Ｆｉｎ２）Ｔの１／２となる。これにより、逓倍出力を得るための、基準信号の周波数の範囲を、より広範囲に拡大することが可能となる。
【００７０】
また、上記した第１，第２の実施形態においては、いずれも、インバータ回路の駆動能力を切り換えることによって遅延時間の切り換えを行うように構成された遅延素子を用いるようにした場合について説明したが、これに限らず、たとえばインバータ回路の接続を切り換えることによって遅延時間の切り換えを行うように構成することもできる。
【００７１】
図８は、上記した構成の周波数逓倍回路で用いられる遅延素子の、他の回路構成例を示すものである。
【００７２】
この場合、遅延素子２１ａ’（１１１ ’〜１１ｎ ’，１３１ ’〜１３ｎ ’）は、それぞれ、１段当たりの遅延時間が０．５ｔとされた４つのインバータ回路ＩＮＶ１〜ＩＮＶ４が直列に接続されている。
【００７３】
また、インバータ回路ＩＮＶ１の出力端とインバータ回路ＩＮＶ２の入力端との接続点、および、インバータ回路ＩＮＶ３の出力端とインバータ回路ＩＮＶ４の入力端との接続点間には、アナログスイッチＳＷ１が接続されている。
【００７４】
そして、上記アナログスイッチＳＷ１を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのうち、ｎＭＯＳトランジスタには制御信号が、また、ｐＭＯＳトランジスタにはインバータ回路ＩＮＶｂを介して制御信号が、それぞれ供給されるようになっている。
【００７５】
このような構成においては、制御信号がロウレベル状態の場合には、アナログスイッチＳＷ１がオフとなるため、入力端子ｉｎに供給された信号は各インバータ回路ＩＮＶ１〜ＩＮＶ４を伝搬された後、出力端子ｏｕｔより時間２ｔ分だけ遅延されて出力される。
【００７６】
一方、制御信号がハイレベル状態の場合には、アナログスイッチＳＷ１がオンとなって、インバータ回路ＩＮＶ１の出力端とインバータ回路ＩＮＶ４の入力端との間が短絡される。これにより、入力端子ｉｎに供給された信号は、入力信号に対して時間ｔ分だけ遅延されて出力端子ｏｕｔより出力される。
【００７７】
このような構成によっても、制御信号の状態に応じて、遅延素子２１ａ’の遅延時間を一定の比率により切り換えることができる。
【００７８】
この場合も、インバータ回路ＩＮＶ１〜ＩＮＶ４の１段当たりの遅延時間および段数を調整することによって、遅延時間の比率を任意に決定できる。
【００７９】
また、上記した第１，第２の実施形態においては、いずれも、基準信号Ｆｉｎ１のデューティが５０％である必要がある場合を例に説明したが、これに限らず、たとえば基準信号のデューティに無関係に周波数逓倍回路を構成することも可能である。
【００８０】
（第３の実施形態）
図９は、本発明の第３の実施形態にかかる、回路の構成を概略的に示すものである。
【００８１】
すなわち、周波数逓倍回路１０（１０’）の前段に２分周回路３１を用意し、この２分周回路３１により、基準信号Ｆｉｎから周波数が１／２で、デューティが５０％の信号Ｆ１（基準信号Ｆｉｎ１）を生成する。
【００８２】
そして、この信号Ｆ１を入力信号として使用することにより、該周波数逓倍回路１０からは、周波数が基準信号Ｆｉｎと同じで、デューティが５０％の逓倍出力（Ｆｏｕｔ １）が得られる。
【００８３】
特に、同図に示すように、上記周波数逓倍回路１０からの逓倍出力（Ｆｏｕｔ １）を、次段の周波数逓倍回路１０２ の入力信号として供給するように構成した場合には、この周波数逓倍回路１０２ より、周波数が基準信号Ｆｉｎの２倍で、デューティが５０％の逓倍出力（Ｆｏｕｔ ２）が得られる。
【００８４】
同様に、複数（この場合、ｎ個）の周波数逓倍回路を縦続に接続し、前段の周波数逓倍回路からの逓倍出力を、順次、後段の周波数逓倍回路の入力信号として供給するように構成した場合には、最終的には、最終段の周波数逓倍回路１０ｎ より、周波数が基準信号Ｆｉｎの２（ ｎ−１ ）倍で、デューティが５０％の逓倍出力（Ｆｏｕｔ ｎ）を得ることができる。
【００８５】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００８６】
【発明の効果】
以上、詳述したようにこの発明によれば、帰還制御することなく、無調整で安定した逓倍出力を発生できるとともに、回路の小型化が可能な周波数逓倍回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかる、周波数逓倍回路の構成例を示す概略図。
【図２】同じく、上記した周波数逓倍回路における遅延素子の構成例を示す回路図。
【図３】同じく、遅延素子の動作例を説明するために示す概略波形図。
【図４】同じく、遅延素子の段数について説明するために示す概略波形図。
【図５】同じく、周波数逓倍回路の動作を説明するために示す概略波形図。
【図６】この発明の第２の実施形態にかかる、周波数逓倍回路の構成例を示す概略図。
【図７】同じく、周波数逓倍回路の動作を説明するために示す概略波形図。
【図８】遅延素子の他の構成例を示す回路図。
【図９】この発明の第３の実施形態にかかる、回路の構成例を示す概略図。
【図１０】従来技術とその問題点を説明するために、ＰＬＬ回路を使用した一般的なＮ逓倍回路の構成例を示す概略図。
【符号の説明】
１０…周波数逓倍回路
１０’…周波数逓倍回路
１０２ 〜１０ｎ …周波数逓倍回路
１１，１１’…遅延回路（第１の遅延回路）
１１１ 〜１１ｎ …遅延素子
１２…インバータ回路
１３，１３’…遅延回路（第２の遅延回路）
１３１ 〜１３ｎ …遅延素子
１４…加算回路
２１…遅延素子ブロック
２１ａ…遅延素子
２１ａ’（１１１ ’〜１１ｎ ’，１３１ ’〜１３ｎ ’）…遅延素子
２１ｂ…フリップフロップ回路（Ｆ／Ｆ回路）
２１ｃ…アンド回路
３１…２分周回路
Ｆｉｎ１…基準信号
Ｆｉｎ２…反転信号（基準信号）
Ｆｏｕｔ …出力信号
Ｆｉｎ…基準信号
Ｆ１…信号
Ｖｄｄ…電源
Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ７，Ｔｒ８，Ｔｒ１１…ｐＭＯＳトランジスタ
Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ９，Ｔｒ１０，Ｔｒ１２…ｎＭＯＳトランジスタ
ＳＷ１…アナログスイッチ
ＩＮＶａ，ＩＮＶｂ…インバータ回路
ＩＮＶ１〜ＩＮＶ４…インバータ回路
ｉｎ…入力端子
ｏｕｔ…出力端子
【発明の属する技術分野】
この発明は、周波数逓倍回路に関するもので、特に、マイクロコンピュータやＤＳＰ（デジタル・シグナル・プロセッサ）などのクロック生成回路に使用されるものである。
【０００２】
【従来の技術】
従来、周波数逓倍回路としては、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使用した回路がよく知られている。
【０００３】
図１０は、ＰＬＬ回路を使用した一般的なＮ逓倍回路の構成例を示すものである。
【０００４】
このＮ逓倍回路は、たとえば、電圧制御発振回路１０１、Ｎ分周回路１０２、位相比較回路１０３および低域通過フィルタ１０４からなり、最終的に基準信号ＦｉｎとＮ分周回路１０２の出力の位相差がなくなるような帰還制御が行われて、電圧制御発振回路１０１より基準信号ＦｉｎのＮ倍の周波数の出力信号Ｆｏｕｔ が発生されるように構成されている。
【０００５】
すなわち、電圧制御発振回路１０１は、その発振周波数が、低域通過フィルタ１０４からの制御電圧によって可変とされるようになっている。
【０００６】
Ｎ分周回路１０２は、電圧制御発振回路１０１の出力をＮ分周した信号を位相比較回路１０３に出力するようになっている。
【０００７】
位相比較回路１０３は、基準信号ＦｉｎとＮ分周回路１０２からの信号の立ち上がり（または、立ち下がり）エッジ間の位相差を検出し、その位相差に応じた誤差信号を低域通過フィルタ１０４に出力するようになっている。
【０００８】
低域通過フィルタ１０４は、位相比較回路１０３からの誤差信号から直流成分のみを取り出し、電圧制御発振回路１０１の制御電圧を生成するようになっている。
【０００９】
しかしながら、このようなＰＬＬ回路を使用した周波数逓倍回路は、基準信号Ｆｉｎの周波数および電圧制御発振回路１０１の発振ゲインに応じて制御ループが常に安定になるように、低域通過フィルタ１０４の最適化を行う必要がある。
【００１０】
このため、基準信号Ｆｉｎの周波数および製造バラツキなどによって電圧制御発振回路１０１の発振ゲインが変化した場合には、再度、低域通過フィルタ１０４の最適化や調整のための作業を行わなければならない。
【００１１】
しかも、低域通過フィルタ１０４に使用されるコンデンサおよび抵抗部品は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ ）内部に内蔵した場合には非常に大きな面積を必要とし、また、これらの部品そのものの製造バラツキも考慮しなければならない。
【００１２】
一方、コンデンサおよび抵抗部品を外付けとした場合には専用端子が必要になるなど、低域通過フィルタ１０４が逓倍回路を構成する上での小型化の障害となっている。
【００１３】
【発明が解決しようとする課題】
上記したように、従来においては、基準信号Ｆｉｎの周波数および電圧制御発振回路１０１の発振ゲインに応じて制御ループが安定になるように低域通過フィルタ１０４の最適化や調整作業を行う必要があり、また、低域通過フィルタ１０４に使用されるコンデンサおよび抵抗部品が逓倍回路を小型化する上での障害となるなどの問題があった。
【００１４】
そこで、この発明は、帰還制御することなく、無調整で安定した逓倍出力を発生できるとともに、回路の小型化が可能な周波数逓倍回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、第１の制御信号の状態に応じて、入力信号および出力信号間の遅延時間が一定の比率により２段階に切り換えられる複数個の遅延素子を縦続に接続してなり、初段の遅延素子には基準信号が供給される第１の遅延回路と、第２の制御信号の状態に応じて、入力信号および出力信号間の遅延時間が一定の比率により２段階に切り換えられる複数個の遅延素子を縦続に接続してなり、初段の遅延素子には基準信号の反転信号が供給される第２の遅延回路と、この第２の遅延回路からの出力信号と前記第１の遅延回路からの出力信号とを加算して、前記基準信号の逓倍信号を出力する加算回路とを具備したことを特徴とする周波数逓倍回路が提供される。
【００１６】
また、本願発明の一態様によれば、切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子、第１の制御信号が入力される第１の入力端子と、前記遅延素子からの出力信号が供給される第２の入力端子とを有し、前記第１の制御信号の立ち下がりエッジを入力した瞬間の、前記遅延素子からの出力信号の状態を検出する状態検出回路、および、この状態検出回路の検出結果と前記第１の制御信号とにもとづく前記切換信号を、前記遅延素子に出力する切換回路からなる複数の遅延回路部を縦続に接続してなり、初段の遅延回路部には基準信号が供給される第１の遅延回路と、切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子、第２の制御信号が入力される第１の入力端子と、前記遅延素子からの出力信号が供給される第２の入力端子とを有し、前記第２の制御信号の立ち下がりエッジを入力した瞬間の、前記遅延素子からの出力信号の状態を検出する状態検出回路、および、この状態検出回路の検出結果と前記第２の制御信号とにもとづく前記切換信号を、前記遅延素子に出力する切換回路からなる複数の遅延回路部を縦続に接続してなり、初段の遅延回路部には基準信号の反転信号が供給される第２の遅延回路と、この第２の遅延回路からの出力信号と前記第１の遅延回路からの出力信号とを加算して、前記基準信号の逓倍信号を出力する加算回路とを具備したことを特徴とする周波数逓倍回路が提供される。
【００１７】
上記した構成によって、遅延回路内に基準信号を伝搬させるだけで、逓倍信号を生成できるようになる。これにより、帰還制御および低域通過フィルタに使用されるコンデンサおよび抵抗部品を必要とせずに、逓倍信号の生成が可能となるものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、周波数逓倍回路の構成を概略的に示すものである。
【００２０】
すなわち、この周波数逓倍回路１０は、たとえば、デューティが５０％の基準信号Ｆｉｎ１が供給される遅延回路（第１の遅延回路）１１と、インバータ回路１２を介して、上記基準信号Ｆｉｎ１の反転信号（基準信号）Ｆｉｎ２が供給される遅延回路（第２の遅延回路）１３と、これら遅延回路１１，１３からの各出力信号を加算して、上記基準信号Ｆｉｎ１の逓倍信号（Ｆｏｕｔ ）を出力する加算回路１４とから構成されている。
【００２１】
遅延回路１１は、制御信号（第１の制御信号）の状態（ハイレベル（Ｈｉｇｈ）またはロウレベル（Ｌｏｗ ））により、それぞれ、入力信号および出力信号間の遅延時間（遅延量）を一定の比率で切り換えることのできる複数個の遅延素子（Ｄｅｌａｙ Ｃｅｌｌ）１１１ 〜１１ｎ を縦続に接続してなり、初段の遅延素子１１１ には上記基準信号Ｆｉｎ１が入力信号として供給されるようになっている。また、最終段の遅延素子１１ｎ の出力信号が、該遅延回路１１からの出力信号として、上記加算回路１４に供給されるようになっている。
【００２２】
この場合、各遅延素子１１１ 〜１１ｎ に対する制御信号としては、それぞれ、上記基準信号Ｆｉｎ１が用いられるようになっている。
【００２３】
遅延回路１３は、制御信号（第２の制御信号）の状態により、それぞれ、入力信号および出力信号間の遅延時間を一定の比率で切り換えることのできる複数個の遅延素子１３１ 〜１３ｎ を縦続に接続してなり、初段の遅延素子１３１ には上記反転信号Ｆｉｎ２が入力信号として供給されるようになっている。また、最終段の遅延素子１３ｎ の出力信号が、該遅延回路１３からの出力信号として、上記加算回路１４に供給されるようになっている。
【００２４】
この場合、各遅延素子１３１ 〜１３ｎ に対する制御信号としては、それぞれ、上記反転信号Ｆｉｎ２が用いられるようになっている。
【００２５】
図２は、上記した遅延素子１１１ 〜１１ｎ および遅延素子１３１ 〜１３ｎ の回路構成例を示すものである。
【００２６】
遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ は、それぞれ、制御信号がハイレベル（または、ロウレベル）状態のときには、たとえば図３（ａ）に示すように、入力信号に対して出力信号を時間ｔ（伝搬速度２ｖ）だけ遅延させ、制御信号がロウレベル（または、ハイレベル）状態のときには、たとえば図３（ｂ）に示すように、時間２ｔ（伝搬速度ｖ）だけ遅延させることができるように構成されている。
【００２７】
すなわち、各遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ は、たとえば図２に示すように、電源Ｖｄｄと接地電位（ＧＮＤ）との間に、ｐＭＯＳトランジスタＴｒ１，Ｔｒ２およびｎＭＯＳトランジスタＴｒ３，Ｔｒ４を直列に接続してなるインバータ回路が設けられている。
【００２８】
このインバータ回路の、上記トランジスタＴｒ１は、ゲートが接地電位に接続されるとともに、ソースが電源Ｖｄｄに接続されている。また、ドレインと上記トランジスタＴｒ２のソースとの接続点には、ソースが電源Ｖｄｄに接続された、ｐＭＯＳトランジスタＴｒ５のドレインが接続されている。このトランジスタＴｒ５のゲートには、制御信号がインバータ回路ＩＮＶａを介して供給されるようになっている。
【００２９】
上記トランジスタＴｒ２，Ｔｒ３はドレイン間が共通に接続されるとともに、その共通接続点には、電源Ｖｄｄと接地電位（ＧＮＤ）との間に設けられた、ｐＭＯＳトランジスタＴｒ７，Ｔｒ８およびｎＭＯＳトランジスタＴｒ９，Ｔｒ１０を直列に接続してなるインバータ回路の、上記トランジスタＴｒ８のゲートおよびｎＭＯＳトランジスタＴｒ９のゲートが接続されている。また、上記トランジスタＴｒ２，Ｔｒ３のそれぞれのゲートには、入力信号が供給される入力端子ｉｎが接続されている。
【００３０】
上記トランジスタＴｒ４は、ソースが接地電位に接続されるとともに、ゲートに電源Ｖｄｄが接続されている。また、ドレインと上記トランジスタＴｒ３のソースとの接続点には、ソースが接地電位に接続された、ｎＭＯＳトランジスタＴｒ６のドレインが接続されている。このトランジスタＴｒ６のゲートには、制御信号が供給されるようになっている。
【００３１】
一方、インバータ回路の、上記トランジスタＴｒ７は、ゲートが接地電位に接続されるとともに、ソースが電源Ｖｄｄに接続されている。また、ドレインと上記トランジスタＴｒ８のソースとの接続点には、ソースが電源Ｖｄｄに接続された、ｐＭＯＳトランジスタＴｒ１１のドレインが接続されている。このトランジスタＴｒ１１のゲートには、制御信号が上記インバータ回路ＩＮＶａを介して供給されるようになっている。
【００３２】
それぞれのゲートが、上記トランジスタＴｒ２，Ｔｒ３のドレイン間の共通接続点に接続された、上記トランジスタＴｒ８，Ｔｒ９はドレイン間が共通に接続されるとともに、その共通接続点には、出力信号を出力するための出力端子ｏｕｔが接続されている。
【００３３】
上記トランジスタＴｒ１０は、ソースが接地電位に接続されるとともに、ゲートに電源Ｖｄｄが接続されている。また、ドレインと上記トランジスタＴｒ９のソースとの接続点には、ソースが接地電位に接続された、ｎＭＯＳトランジスタＴｒ１２のドレインが接続されている。このトランジスタＴｒ１２のゲートには、制御信号が供給されるようになっている。
【００３４】
このような構成においては、各遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ における、トランジスタＴｒ１〜Ｔｒ４およびトランジスタＴｒ７〜Ｔｒ１０からなるインバータ回路の遅延時間は、それぞれ、各トランジスタＴｒ１〜Ｔｒ４，Ｔｒ７〜Ｔｒ１０のサイズおよび駆動能力によって決定される。
【００３５】
したがって、制御信号の状態（ハイレベルまたはロウレベル）に応じて、トランジスタＴｒ５，Ｔｒ６，Ｔｒ１１，Ｔｒ１２をオン／オフさせて、制御信号がハイレベル状態のときとロウレベル状態のときとでインバータ回路の駆動能力を切り換えることにより、各遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ における遅延時間を一定の比率で変化させることができる。この場合、各トランジスタＴｒ１〜Ｔｒ１２のサイズ比を調整することによって、遅延時間の比率を任意に決定できる。
【００３６】
ここで、遅延回路１１における、遅延素子１１１ 〜１１ｎ の個数、および、遅延回路１３における、遅延素子１３１ 〜１３ｎ の個数は、それぞれ、遅延回路１１，１３の各出力として、上記基準信号Ｆｉｎ１の半周期時間の１／２のパルス幅（デューティ）を有する出力信号が得られる段数（基準信号Ｆｉｎ１の半周期時間をＴとした場合、各遅延回路１１，１３の入出力信号間の遅延時間Ｔ０がＴ＜Ｔ０＜１．５Ｔの範囲になる段数）となっている。
【００３７】
すなわち、各遅延回路１１，１３に供給される基準信号Ｆｉｎ１，Ｆｉｎ２は、それぞれ、制御信号の状態に応じて遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の遅延時間が切り換えられることにより、遅延回路１１，１３内を伝搬されるにつれてパルス幅がＴ（基準信号Ｆｉｎ１の半周期時間）〜Ｔ／２の間で徐々に変化する。
【００３８】
その際、遅延回路１１，１３内を伝搬される各信号は、制御信号の立ち下がりエッジに対応する瞬間の状態がロウレベルになるまではパルス幅が徐々に細くなる。そして、制御信号の立ち下がりエッジに対応する瞬間の信号の状態がロウレベルになってから、制御信号の立ち上がりエッジに対応する瞬間の信号の状態がハイレベルになるまでは、そのパルス幅（Ｔ／２）が維持される。また、制御信号の立ち上がりエッジに対応する瞬間の信号の状態がハイレベルになってからは、パルス幅が徐々に太くなる。
【００３９】
この場合、各遅延回路１１，１３に供給される基準信号Ｆｉｎ１，Ｆｉｎ２は、それぞれ、半周期時間Ｔ分ずつ周期がずれている。
【００４０】
そこで、各遅延回路１１，１３における、遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の段数を、それぞれ、制御信号の立ち下がりエッジに対応する瞬間の信号の状態がロウレベルになってから、制御信号の立ち上がりエッジに対応する瞬間の信号の状態がハイレベルになるまでの間の、パルス幅がＴ／２の信号を、各遅延回路１１，１３の出力として取り出すことができるような段数とすることによって、たとえば図４に示すように、加算回路１４からは出力信号Ｆｏｕｔ としての基準信号Ｆｉｎ１の２逓倍信号を得ることが可能となる。
【００４１】
なお、上記した図４は、各遅延回路１１，１３における、それぞれの遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の、制御信号がハイレベル状態のときの伝搬速度をｖ、制御信号がロウレベル状態のときの伝搬速度を２ｖとした場合の例である。
【００４２】
次に、図５を参照して、上記した構成の周波数逓倍回路１０の動作（遅延回路１１，１３内を伝搬される信号の状態）について説明する。ここでは、各遅延回路１１，１３における、それぞれの遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ の、制御信号がハイレベル状態のときの遅延量を２ｔ、制御信号がロウレベル状態のときの遅延量をｔとした場合について説明する。
【００４３】
たとえば、遅延回路１１内の１段目（初段）の遅延素子１１１ に供給される入力信号（基準信号Ｆｉｎ１）は、制御信号がハイレベルの状態では２ｔ、ロウレベルの状態ではｔの遅延量で遅延される。
【００４４】
２段目以降の各遅延素子１１２ 〜によっても、順次、伝搬されるごとに徐々に遅延され、最終的に、基準信号Ｆｉｎ１の半周期時間Ｔと各遅延素子１１１ 〜の遅延時間ｔとで決定されるｋ段目以降の、最終段（ｎ段目）の遅延素子１１ｎ から出力される信号のパルス幅は、基準信号Ｆｉｎ１の半周期時間のＴ／２となる。
【００４５】
一方、たとえば、遅延回路１３内の１段目の遅延素子１３１ に供給される入力信号（基準信号Ｆｉｎ２）は、上記基準信号Ｆｉｎ１に対して半周期時間分ずれている。
【００４６】
このため、最終段の遅延素子１３ｎ から出力される信号は、周期が遅延回路１１の最終段の遅延素子１１ｎ から出力される信号に対して半周期時間分ずれた、パルス幅が基準信号Ｆｉｎ２の半周期時間のＴ／２の信号となる。
【００４７】
したがって、遅延回路１１からの出力信号と遅延回路１３からの出力信号とを、加算回路１４により加算することによって、周波数が上記基準信号Ｆｉｎ１の２倍で、かつ、デューティが５０％の逓倍信号（Ｆｏｕｔ ）を生成することができる。
【００４８】
このような構成によれば、帰還制御なしに、無帰還制御による周波数の逓倍を行うことが可能となる。しかも、低域通過フィルタで使用されているようなコンデンサや抵抗部品を必要としないため、低域通過フィルタの最適化および調整のための作業が不要になるとともに、逓倍回路の小型化も容易に可能である。
【００４９】
上記したように、遅延回路内に基準信号を伝搬させるだけで、逓倍信号を生成できるようにしている。
【００５０】
すなわち、遅延時間を２段階に切り換えることができる複数の遅延素子を縦続に接続した二組の遅延回路と、各遅延回路の出力を加算する加算回路とによって周波数逓倍回路を構成し、各遅延回路内に基準信号とその反転信号を伝搬させることによって、基準信号の逓倍出力を得るようにしている。
【００５１】
これにより、帰還制御および低域通過フィルタに使用されるコンデンサおよび抵抗部品を必要とせずに、逓倍信号の生成が可能となる。したがって、無調整で安定した逓倍出力を発生できるとともに、回路の小型化が可能となるものである。
【００５２】
なお、上記した第１の実施形態においては、遅延素子１１１ 〜１１ｎ および遅延素子１３１ 〜１３ｎ の段数が、基準信号Ｆｉｎ１の半周期時間をＴとした場合に、各遅延回路１１，１３の入出力信号間の遅延時間Ｔ０がＴ＜Ｔ０＜１．５Ｔの範囲になる段数となるように、各遅延回路１１，１３を構成する必要があったが、これに限らず、たとえば遅延素子１１１ 〜１１ｎ および遅延素子１３１ 〜１３ｎ の段数を制約なく構成することも可能である。
【００５３】
（第２の実施形態）
図６は、本発明の第２の実施形態にかかる、周波数逓倍回路の構成を概略的に示すものである。ここでは、たとえば図５に示したように、制御信号の立ち下がりエッジに対応する、遅延素子からの出力信号の状態がロウレベルになっている場合（ｋ段目以降の各出力）、その出力信号は基準信号Ｆｉｎ１のパルス幅の１／２になっていることを利用して、それ以降の遅延素子での遅延時間の切り換えを禁止することで、遅延素子の段数の制約をなくすことができるように構成した場合の例について説明する。
【００５４】
すなわち、この周波数逓倍回路１０’の場合、たとえば、デューティが５０％の基準信号Ｆｉｎ１が供給される遅延回路（第１の遅延回路）１１’と、上記基準信号Ｆｉｎ１の反転信号（基準信号）Ｆｉｎ２が供給される遅延回路（第２の遅延回路）１３’とが、それぞれ、複数の遅延素子ブロック（遅延回路部）２１を縦続に接続してなる構成とされている。
【００５５】
各遅延素子ブロック２１は、切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子２１ａ、状態検出回路としてのエッジ検出型のフリップフロップ回路（Ｆ／Ｆ回路）２１ｂ、および、切換回路としてのアンド回路２１ｃをそれぞれ有して構成されている。
【００５６】
遅延素子２１ａは、それぞれ、上記切換信号が供給される端子（Ｓ）、上記入力信号が供給される端子（ＩＮ）、および、上記出力信号が出力される端子（ＯＵＴ）を有している。この遅延素子２１ａとしては、たとえば、上述した第１の実施形態における、周波数逓倍回路１０の遅延回路１１，１３に用いた遅延素子１１１ 〜１１ｎ ，１３１ 〜１３ｎ がそのまま利用できる。
【００５７】
Ｆ／Ｆ回路２１ｂは、それぞれ、制御信号（第１の制御信号Ｆｉｎ１または第２の制御信号Ｆｉｎ２）が入力される第１の入力端子（ＣＫ）と、同ブロック２１内の遅延素子２１ａからの出力信号が供給される第２の入力端子（Ｄ）とを有するとともに、上記制御信号の立ち下がりエッジを入力した瞬間の、上記遅延素子２１ａからの出力信号の状態がロウレベルになっていることを検出したことを示す信号（たとえば、ロウレベル状態）を出力するための出力端子（Ｑ）を有している。
【００５８】
アンド回路２１ｃは、それぞれ、上記制御信号と、上記Ｆ／Ｆ回路２１ｂの検出出力と、前段の遅延素子ブロック２１内のアンド回路２１ｃからの出力（切換信号）とにもとづいて、同ブロック２１内の遅延素子２１ａの端子（Ｓ）および次段の素子ブロック２１内のアンド回路２１ｃに対して、上記切換信号としての、遅延時間の切り換えを指示（または、遅延時間を固定）するための出力を発生するようになっている。
【００５９】
なお、各遅延回路１１’，１３’における、初段（１段目）の遅延素子ブロック２１内のアンド回路２１ｃに対しては、それぞれ、前段の遅延素子ブロック２１内のアンド回路２１ｃからの切換信号に代えて、電源Ｖｄｄが供給されるようになっている。
【００６０】
次に、図７を参照して、上記した構成の周波数逓倍回路１０’の動作について説明する。
【００６１】
なお、同図（ａ）は、遅延回路１１’における、１段目の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａ１、該遅延素子２１ａに対する切換信号をｓ１、２段目の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａ２、該遅延素子２１ａに対する切換信号をｓ２、３段目の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａ３、該遅延素子２１ａに対する切換信号をｓ３、以下同様に、最終段の遅延素子ブロック２１内の遅延素子２１ａからの出力信号をａｎ、該遅延素子２１ａに対する切換信号をｓｎとし、制御信号の立ち下がりエッジを入力した瞬間の、遅延素子２１ａからの出力信号の状態がロウレベルになっていること（変曲点）が、２段目の遅延素子ブロック２１において検出された場合を、また、同図（ｂ）は、同じく、変曲点が３段目の遅延素子ブロック２１において検出された場合を、それぞれ示している。
【００６２】
すなわち、各遅延素子ブロック２１ごとに、制御信号の立ち下がりエッジによってＦ／Ｆ回路２１ｂが動作され、その際に、遅延素子２１ａからの出力信号の状態がロウレベルになっているか否かが検出される。
【００６３】
たとえば、図７（ａ）に示したように、２段目の遅延素子ブロック２１内のＦ／Ｆ回路２１ｂにおいて、同ブロック２１の遅延素子２１ａからの出力信号ａ２の状態がロウレベルになっていることが検出された場合、該遅延素子２１ａの端子（Ｓ）に対して、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ２が出力される。これにより、２段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６４】
また、このロウレベル状態の切換信号ｓ２は、次段（３段目）の遅延素子ブロック２１内におけるアンド回路２１ｃにも供給される。これにより、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ３が出力されて、３段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６５】
同様に、後段の各遅延素子ブロック２１内におけるそれぞれのアンド回路２１ｃに対しても、順次、ロウレベル状態の切換信号ｓｘ（ｘ＝４〜ｎ）が供給されることになる結果、４段目以降の各遅延素子ブロック２１内におけるそれぞれの遅延素子２１ａの遅延時間もｔに固定される。
【００６６】
一方、たとえば図７（ｂ）に示したように、３段目の遅延素子ブロック２１内のＦ／Ｆ回路２１ｂにおいて、同ブロック２１の遅延素子２１ａからの出力信号ａ３の状態がロウレベルになっていることが検出された場合、該遅延素子２１ａの端子（Ｓ）に対して、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ３が出力される。これにより、３段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６７】
また、このロウレベル状態の切換信号ｓ３は、次段（４段目）の遅延素子ブロック２１内におけるアンド回路２１ｃにも供給される。これにより、同ブロック２１内のアンド回路２１ｃよりロウレベル状態の切換信号ｓ４が出力されて、４段目の遅延素子ブロック２１内における、該遅延素子２１ａの遅延時間がｔに固定される。
【００６８】
同様に、後段の各遅延素子ブロック２１内におけるそれぞれのアンド回路２１ｃに対しても、順次、ロウレベル状態の切換信号ｓｘ（ｘ＝５〜ｎ）が供給されることになる結果、５段目以降の各遅延素子ブロック２１内におけるそれぞれの遅延素子２１ａの遅延時間もｔに固定される。
【００６９】
このように、たとえ各遅延回路１１’，１３’における遅延素子２１ａの段数が、遅延回路１１’，１３’の入出力信号間の遅延時間が１．５Ｔを超えるような段数であったとしても、各遅延回路１１’，１３’の最終段の遅延素子２１ａからの出力信号のパルス幅は、それぞれ、入力信号（基準信号Ｆｉｎ１，Ｆｉｎ２）Ｔの１／２となる。これにより、逓倍出力を得るための、基準信号の周波数の範囲を、より広範囲に拡大することが可能となる。
【００７０】
また、上記した第１，第２の実施形態においては、いずれも、インバータ回路の駆動能力を切り換えることによって遅延時間の切り換えを行うように構成された遅延素子を用いるようにした場合について説明したが、これに限らず、たとえばインバータ回路の接続を切り換えることによって遅延時間の切り換えを行うように構成することもできる。
【００７１】
図８は、上記した構成の周波数逓倍回路で用いられる遅延素子の、他の回路構成例を示すものである。
【００７２】
この場合、遅延素子２１ａ’（１１１ ’〜１１ｎ ’，１３１ ’〜１３ｎ ’）は、それぞれ、１段当たりの遅延時間が０．５ｔとされた４つのインバータ回路ＩＮＶ１〜ＩＮＶ４が直列に接続されている。
【００７３】
また、インバータ回路ＩＮＶ１の出力端とインバータ回路ＩＮＶ２の入力端との接続点、および、インバータ回路ＩＮＶ３の出力端とインバータ回路ＩＮＶ４の入力端との接続点間には、アナログスイッチＳＷ１が接続されている。
【００７４】
そして、上記アナログスイッチＳＷ１を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのうち、ｎＭＯＳトランジスタには制御信号が、また、ｐＭＯＳトランジスタにはインバータ回路ＩＮＶｂを介して制御信号が、それぞれ供給されるようになっている。
【００７５】
このような構成においては、制御信号がロウレベル状態の場合には、アナログスイッチＳＷ１がオフとなるため、入力端子ｉｎに供給された信号は各インバータ回路ＩＮＶ１〜ＩＮＶ４を伝搬された後、出力端子ｏｕｔより時間２ｔ分だけ遅延されて出力される。
【００７６】
一方、制御信号がハイレベル状態の場合には、アナログスイッチＳＷ１がオンとなって、インバータ回路ＩＮＶ１の出力端とインバータ回路ＩＮＶ４の入力端との間が短絡される。これにより、入力端子ｉｎに供給された信号は、入力信号に対して時間ｔ分だけ遅延されて出力端子ｏｕｔより出力される。
【００７７】
このような構成によっても、制御信号の状態に応じて、遅延素子２１ａ’の遅延時間を一定の比率により切り換えることができる。
【００７８】
この場合も、インバータ回路ＩＮＶ１〜ＩＮＶ４の１段当たりの遅延時間および段数を調整することによって、遅延時間の比率を任意に決定できる。
【００７９】
また、上記した第１，第２の実施形態においては、いずれも、基準信号Ｆｉｎ１のデューティが５０％である必要がある場合を例に説明したが、これに限らず、たとえば基準信号のデューティに無関係に周波数逓倍回路を構成することも可能である。
【００８０】
（第３の実施形態）
図９は、本発明の第３の実施形態にかかる、回路の構成を概略的に示すものである。
【００８１】
すなわち、周波数逓倍回路１０（１０’）の前段に２分周回路３１を用意し、この２分周回路３１により、基準信号Ｆｉｎから周波数が１／２で、デューティが５０％の信号Ｆ１（基準信号Ｆｉｎ１）を生成する。
【００８２】
そして、この信号Ｆ１を入力信号として使用することにより、該周波数逓倍回路１０からは、周波数が基準信号Ｆｉｎと同じで、デューティが５０％の逓倍出力（Ｆｏｕｔ １）が得られる。
【００８３】
特に、同図に示すように、上記周波数逓倍回路１０からの逓倍出力（Ｆｏｕｔ １）を、次段の周波数逓倍回路１０２ の入力信号として供給するように構成した場合には、この周波数逓倍回路１０２ より、周波数が基準信号Ｆｉｎの２倍で、デューティが５０％の逓倍出力（Ｆｏｕｔ ２）が得られる。
【００８４】
同様に、複数（この場合、ｎ個）の周波数逓倍回路を縦続に接続し、前段の周波数逓倍回路からの逓倍出力を、順次、後段の周波数逓倍回路の入力信号として供給するように構成した場合には、最終的には、最終段の周波数逓倍回路１０ｎ より、周波数が基準信号Ｆｉｎの２（ ｎ−１ ）倍で、デューティが５０％の逓倍出力（Ｆｏｕｔ ｎ）を得ることができる。
【００８５】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００８６】
【発明の効果】
以上、詳述したようにこの発明によれば、帰還制御することなく、無調整で安定した逓倍出力を発生できるとともに、回路の小型化が可能な周波数逓倍回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかる、周波数逓倍回路の構成例を示す概略図。
【図２】同じく、上記した周波数逓倍回路における遅延素子の構成例を示す回路図。
【図３】同じく、遅延素子の動作例を説明するために示す概略波形図。
【図４】同じく、遅延素子の段数について説明するために示す概略波形図。
【図５】同じく、周波数逓倍回路の動作を説明するために示す概略波形図。
【図６】この発明の第２の実施形態にかかる、周波数逓倍回路の構成例を示す概略図。
【図７】同じく、周波数逓倍回路の動作を説明するために示す概略波形図。
【図８】遅延素子の他の構成例を示す回路図。
【図９】この発明の第３の実施形態にかかる、回路の構成例を示す概略図。
【図１０】従来技術とその問題点を説明するために、ＰＬＬ回路を使用した一般的なＮ逓倍回路の構成例を示す概略図。
【符号の説明】
１０…周波数逓倍回路
１０’…周波数逓倍回路
１０２ 〜１０ｎ …周波数逓倍回路
１１，１１’…遅延回路（第１の遅延回路）
１１１ 〜１１ｎ …遅延素子
１２…インバータ回路
１３，１３’…遅延回路（第２の遅延回路）
１３１ 〜１３ｎ …遅延素子
１４…加算回路
２１…遅延素子ブロック
２１ａ…遅延素子
２１ａ’（１１１ ’〜１１ｎ ’，１３１ ’〜１３ｎ ’）…遅延素子
２１ｂ…フリップフロップ回路（Ｆ／Ｆ回路）
２１ｃ…アンド回路
３１…２分周回路
Ｆｉｎ１…基準信号
Ｆｉｎ２…反転信号（基準信号）
Ｆｏｕｔ …出力信号
Ｆｉｎ…基準信号
Ｆ１…信号
Ｖｄｄ…電源
Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ７，Ｔｒ８，Ｔｒ１１…ｐＭＯＳトランジスタ
Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ９，Ｔｒ１０，Ｔｒ１２…ｎＭＯＳトランジスタ
ＳＷ１…アナログスイッチ
ＩＮＶａ，ＩＮＶｂ…インバータ回路
ＩＮＶ１〜ＩＮＶ４…インバータ回路
ｉｎ…入力端子
ｏｕｔ…出力端子
Claims (9)
- 第１の制御信号の状態に応じて、入力信号および出力信号間の遅延時間が一定の比率により２段階に切り換えられる複数個の遅延素子を縦続に接続してなり、初段の遅延素子には基準信号が供給される第１の遅延回路と、
第２の制御信号の状態に応じて、入力信号および出力信号間の遅延時間が一定の比率により２段階に切り換えられる複数個の遅延素子を縦続に接続してなり、初段の遅延素子には基準信号の反転信号が供給される第２の遅延回路と、
この第２の遅延回路からの出力信号と前記第１の遅延回路からの出力信号とを加算して、前記基準信号の逓倍信号を出力する加算回路と
を具備したことを特徴とする周波数逓倍回路。 - 前記第１，第２の遅延回路における各遅延素子の個数は、前記基準信号の半周期時間をＴとした場合、前記第１，第２の遅延回路の入出力信号間の遅延時間Ｔ０がＴ＜Ｔ０＜１．５Ｔとなる範囲で設定されることを特徴とする請求項１に記載の周波数逓倍回路。
- 切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子、
第１の制御信号が入力される第１の入力端子と、前記遅延素子からの出力信号が供給される第２の入力端子とを有し、前記第１の制御信号の立ち下がりエッジを入力した瞬間の、前記遅延素子からの出力信号の状態を検出する状態検出回路、
および、
この状態検出回路の検出結果と前記第１の制御信号とにもとづく前記切換信号を、前記遅延素子に出力する切換回路
からなる複数の遅延回路部を縦続に接続してなり、初段の遅延回路部には基準信号が供給される第１の遅延回路と、
切換信号に応じて、入力信号および出力信号間の遅延時間が一定の比率で変化する遅延素子、
第２の制御信号が入力される第１の入力端子と、前記遅延素子からの出力信号が供給される第２の入力端子とを有し、前記第２の制御信号の立ち下がりエッジを入力した瞬間の、前記遅延素子からの出力信号の状態を検出する状態検出回路、
および、
この状態検出回路の検出結果と前記第２の制御信号とにもとづく前記切換信号を、前記遅延素子に出力する切換回路
からなる複数の遅延回路部を縦続に接続してなり、初段の遅延回路部には基準信号の反転信号が供給される第２の遅延回路と、
この第２の遅延回路からの出力信号と前記第１の遅延回路からの出力信号とを加算して、前記基準信号の逓倍信号を出力する加算回路と
を具備したことを特徴とする周波数逓倍回路。 - 前記切換回路は、後段の遅延回路部の切換回路に対しても前記切換信号を出力することを特徴とする請求項３に記載の周波数逓倍回路。
- 前記第１の制御信号には、前記基準信号が用いられることを特徴とする請求項１または請求項３のいずれかに記載の周波数逓倍回路。
- 前記第２の制御信号には、前記基準信号の反転信号が用いられることを特徴とする請求項１または請求項３のいずれかに記載の周波数逓倍回路。
- 前記基準信号は、デューティが５０％であることを特徴とする請求項１または請求項３のいずれかに記載の周波数逓倍回路。
- 前記基準信号は、２分周回路を用いて生成されることを特徴とする請求項７に記載の周波数逓倍回路。
- 前記２分周回路からの基準信号は、縦続に接続された複数の周波数逓倍回路の初段の周波数逓倍回路に供給されて、各周波数逓倍回路の出力端子からの逓倍信号の出力に供されることを特徴とする請求項８に記載の周波数逓倍回路。
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| US8395455B1 (en) | 2011-10-14 | 2013-03-12 | United Microelectronics Corp. | Ring oscillator |
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| US8588020B2 (en) * | 2011-11-16 | 2013-11-19 | United Microelectronics Corporation | Sense amplifier and method for determining values of voltages on bit-line pair |
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| US9004755B2 (en) | 2012-07-23 | 2015-04-14 | United Microelectronics Corporation | Temperature sensor using delay circuit |
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| US8724404B2 (en) | 2012-10-15 | 2014-05-13 | United Microelectronics Corp. | Memory, supply voltage generation circuit, and operation method of a supply voltage generation circuit used for a memory array |
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