JPH04329710A - 2逓倍回路 - Google Patents

2逓倍回路

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JPH04329710A
JPH04329710A JP3128572A JP12857291A JPH04329710A JP H04329710 A JPH04329710 A JP H04329710A JP 3128572 A JP3128572 A JP 3128572A JP 12857291 A JP12857291 A JP 12857291A JP H04329710 A JPH04329710 A JP H04329710A
Authority
JP
Japan
Prior art keywords
circuit
output
signal
variable delay
exclusive
Prior art date
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Pending
Application number
JP3128572A
Other languages
English (en)
Inventor
Satoshi Tatsumi
聡 辰巳
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to AU15932/92A priority patent/AU646159B2/en
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01Details
    • H03K3/017Adjustment of width or dutycycle of pulses
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006Changing the frequency

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は入力信号の周波数を逓倍
する2逓倍回路に関し、特に、ディジタル回路で構成さ
れる2逓倍回路に関する。
【0002】
【従来の技術】図3は従来の2逓倍回路の一例を示すブ
ロック図である。入力信号11は入力整合回路12を介
してトランジスタからなる非線形回路13に入力される
。この入力整合回路12は非線形回路13の入力部に対
して入力信号11の周波数の整合をとるために設けられ
ている。非線形回路13の出力は出力整合回路14を介
して出力負荷15に入力される。この出力整合回路14
は非線形回路13の出力部に対して入力信号11の周波
数の2倍波の整合をとるために設けられている。
【0003】次に、上述の2逓倍回路の動作について説
明する。先ず、入力整合回路12に入力信号11が入力
されると、入力整合回路12を通過した信号は非線形回
路13において歪み、非線形回路13の出力部には入力
信号11の周波数の整数倍の高周波が発生する。次に、
非線形回路13の出力信号が出力整合回路14に入力さ
れると、非線形回路13の出力信号の中から入力信号1
1の2倍波だけが出力整合回路14から出力される。こ
のようにして、入力信号11を2逓倍することができる
【0004】
【発明が解決しようとする課題】しかしながら、上述し
た従来の2逓倍回路においては、高周波を生成する非線
形回路13の前後で周波数の整合をとっているため、出
力信号のデューティ比を例えば50%に調整することが
困難であり、回路を再現する度に調整を行なう必要があ
って煩雑である。
【0005】また、非線形回路13にはコイル等のアナ
ログ素子を使用するため、素子値のバラツキによる誤差
が生じやすいと共に、2逓倍回路をLSI化することが
困難である。
【0006】更に、この2逓倍回路をディジタル回路に
使用する場合、正弦波信号を矩形波信号に変換する回路
が必要になる。
【0007】本発明はかかる問題点に鑑みてなされたも
のであって、出力信号のデューティ比を自動的に調整す
ることができると共に、ディジタル回路で構成すること
ができる2逓倍回路を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明に係る2逓倍回路
は、入力信号を遅延させる可変遅延回路と、この可変遅
延回路の出力信号と前記入力信号との排他的論理和をと
る排他的論理和ゲートと、この排他的論理和ゲートの出
力信号を低域濾波する低域通過フィルタと、この低域通
過フィルタの出力電圧と基準電圧との間の電圧差を積分
する積分回路とを有し、前記可変遅延回路は前記積分回
路の出力に基づいて遅延量が制御されることを特徴とす
る。
【0009】
【作用】本発明においては、可変遅延回路が入力信号を
遅延させ、排他的論理和ゲートが前記可変遅延回路の出
力信号と前記入力信号との排他的論理和をとることによ
り、前記排他的論理和ゲートの出力信号として前記入力
信号の2倍の周波数をもった信号(2逓倍信号)を得る
ことができる。低域通過フィルタは前記排他的論理和ゲ
ートの出力信号を低域濾波してその平均電圧を出力する
。積分回路は前記低域通過フィルタの出力電圧と基準電
圧との間の電圧差を積分する。そして、前記積分回路の
出力に基づいて前記可変遅延回路の遅延量を制御するこ
とにより、前記排他的論理和ゲートから出力される2逓
倍信号のデューティ比を自動的に調整することができる
【0010】この場合に、前記積分回路の前記基準電圧
を適切なものに設定することにより、前記可変遅延回路
の遅延量を前記入力信号の1/4周期に制御すれば、前
記排他的論理和ゲートから出力される2逓倍信号のデュ
ーティ比を50%にすることができる。
【0011】本発明によれば、積分回路が低域通過フィ
ルタの出力電圧と基準電圧との間の電圧差を積分した結
果に基づいて2逓倍信号のデューティ比を自動的に調整
するため、従来とは異なって複雑な調整を行なう必要が
ない。また、本発明に係る2逓倍回路はコイル等のアナ
ログ素子を使用せず、ディジタル回路で構成することが
できるので、素子値のバラツキによる誤差を低減できる
と共に、容易にLSI化することができる。
【0012】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。図1は本発明の実施例に係る2逓倍
回路を示すブロック図である。
【0013】入力端子1には矩形波の入力信号が入力さ
れる。可変遅延回路2は入力端子1を介して入力信号を
入力し、この入力信号を所定の遅延量で遅延させて出力
する。排他的論理和(EOR)ゲート3は可変遅延回路
2の出力信号と、入力端子1の入力信号とを入力し、双
方の排他的論理和をとって出力する。この排他的論理和
ゲート3の出力信号は出力端子10に出力されると共に
、低域通過フィルタ(LPF)4に供給される。低域通
過フィルタ4は排他的論理和ゲート3の出力信号を低域
濾波してその平均電圧を出力する。積分回路5は以下に
構成されている。即ち、オペアンプ8はその−入力端に
抵抗9を介して低域通過フィルタ4の出力電圧を入力し
、その+入力端に基準電圧端子6から基準電圧を入力し
て、双方の電圧差を積分する。このオペアンプ8の出力
は可変遅延回路2に供給されると共に、コンデンサ7を
介してオペアンプ8の−入力端に帰還される。そして、
積分回路5の出力に基づいて可変遅延回路2の遅延量が
制御される。
【0014】次に、上述した2逓倍回路の動作について
説明する。図2は図1における入力端子1に0乃至5V
の矩形波を入力した場合のタイミングチャート図である
【0015】先ず、入力端子1に矩形波の入力信号を入
力し、例えば可変遅延回路2の遅延量が入力信号の1/
8周期であると、可変遅延回路2は信号Aを出力する。 このため、排他的論理和ゲート3は入力信号と遅延が生
じた信号Aとの排他的論理和をとるので、入力信号の2
倍の周波数をもつ信号Bを出力する。この場合、可変遅
延回路2の遅延量が入力信号の1/8周期であるため、
排他的論理和ゲート3の出力信号Bはデューティ比が約
25%になる。また、低域通過フィルタ4はデューティ
比が25%である信号Bを低域濾波して、1.25Vの
平均電圧Cを出力する。この平均電圧Cは信号Bのデュ
ーティ比に比例し、例えば信号Bのデューティ比が50
%であれば2.5Vになり、信号Bのデューティ比が1
00%であれば5Vになる。
【0016】次に、排他的論理和ゲート3の出力信号B
のデューティ比を例えば約50%に調整しようとする場
合、積分回路5の基準電圧Dを2.5Vに設定し、積分
回路5の出力を可変遅延回路2にフィードバックする。 この積分回路5の出力に基づいて可変遅延回路2の遅延
量を入力信号の1/4周期に制御すると、可変遅延回路
2は信号Eを出力する。このため、排他的論理和ゲート
3は入力信号と信号Eとの排他的論理和をとるので、デ
ューティ比が約50%である信号Fを出力する。このよ
うにして、入力信号を2逓倍することができ、この2逓
倍信号のデューティ比を約50%にすることができる。
【0017】本実施例によれば、積分回路5の基準電圧
を適切なものに設定し、積分回路5が低域通過フィルタ
4の出力電圧と基準電圧との間の電圧差を積分した結果
に基づいて、2逓倍信号のデューティ比を自動的に調整
することができる。このため、従来とは異なって複雑な
調整を行なう必要がない。また、本実施例回路はアナロ
グ素子を使用せず、ディジタル回路で構成することがで
きるので、素子値のバラツキによる誤差を低減できると
共に、容易にLSI化することができる。
【0018】
【発明の効果】以上説明したように本発明によれば、低
域通過フィルタが2逓倍信号を低域濾波し、積分回路が
前記低域通過フィルタの出力電圧と基準電圧との間の電
圧差を積分し、この積分回路の出力に基づいて可変遅延
回路の遅延量を制御するから、2逓倍信号のデューティ
比を自動的に調整することができる。従って、従来とは
異なって回路を再現する度に複雑な調整を行なう必要が
ない。
【0019】また、本発明に係る2逓倍回路はコイル等
のアナログ素子を使用せず、ディジタル回路で構成する
ことができるから、素子値のバラツキによる誤差を低減
できると共に、容易にLSI化することができる。
【図面の簡単な説明】
【図1】本発明の実施例に係る2逓倍回路を示すブロッ
ク図である。
【図2】本実施例に係る2逓倍回路の動作を示すタイミ
ングチャート図である。
【図3】従来の2逓倍回路の一例を示すブロック図であ
る。
【符号の説明】
1;入力端子 2;可変遅延回路 3;排他的論理和ゲート 4;低域通過フィルタ 5;積分回路 6;基準電圧端子 7;コンデンサ 8;オペアンプ 9;抵抗 10;出力端子 11;入力信号 12;入力整合回路 13;非線形回路 14;出力整合回路 15;出力負荷

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  入力信号を遅延させる可変遅延回路と
    、この可変遅延回路の出力信号と前記入力信号との排他
    的論理和をとる排他的論理和ゲートと、この排他的論理
    和ゲートの出力信号を低域濾波する低域通過フィルタと
    、この低域通過フィルタの出力電圧と基準電圧との間の
    電圧差を積分する積分回路とを有し、前記可変遅延回路
    は前記積分回路の出力に基づいて遅延量が制御されるこ
    とを特徴とする2逓倍回路。
  2. 【請求項2】  前記可変遅延回路の前記遅延量は前記
    入力信号の1/4周期に制御されることを特徴とする請
    求項1に記載の2逓倍回路。
JP3128572A 1991-04-30 1991-04-30 2逓倍回路 Pending JPH04329710A (ja)

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US07/874,631 US5297179A (en) 1991-04-30 1992-04-27 Doubling circuit
CA002067562A CA2067562C (en) 1991-04-30 1992-04-29 Frequency doubler with a variable delay circuit and exclusive or gate
GB9209351A GB2255459B (en) 1991-04-30 1992-04-30 Frequency doubling circuit
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