JPH04329710A - ２逓倍回路 - Google Patents
２逓倍回路Info
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- JPH04329710A JPH04329710A JP3128572A JP12857291A JPH04329710A JP H04329710 A JPH04329710 A JP H04329710A JP 3128572 A JP3128572 A JP 3128572A JP 12857291 A JP12857291 A JP 12857291A JP H04329710 A JPH04329710 A JP H04329710A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- variable delay
- exclusive
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は入力信号の周波数を逓倍
する２逓倍回路に関し、特に、ディジタル回路で構成さ
れる２逓倍回路に関する。
する２逓倍回路に関し、特に、ディジタル回路で構成さ
れる２逓倍回路に関する。
【０００２】
【従来の技術】図３は従来の２逓倍回路の一例を示すブ
ロック図である。入力信号１１は入力整合回路１２を介
してトランジスタからなる非線形回路１３に入力される
。この入力整合回路１２は非線形回路１３の入力部に対
して入力信号１１の周波数の整合をとるために設けられ
ている。非線形回路１３の出力は出力整合回路１４を介
して出力負荷１５に入力される。この出力整合回路１４
は非線形回路１３の出力部に対して入力信号１１の周波
数の２倍波の整合をとるために設けられている。
ロック図である。入力信号１１は入力整合回路１２を介
してトランジスタからなる非線形回路１３に入力される
。この入力整合回路１２は非線形回路１３の入力部に対
して入力信号１１の周波数の整合をとるために設けられ
ている。非線形回路１３の出力は出力整合回路１４を介
して出力負荷１５に入力される。この出力整合回路１４
は非線形回路１３の出力部に対して入力信号１１の周波
数の２倍波の整合をとるために設けられている。
【０００３】次に、上述の２逓倍回路の動作について説
明する。先ず、入力整合回路１２に入力信号１１が入力
されると、入力整合回路１２を通過した信号は非線形回
路１３において歪み、非線形回路１３の出力部には入力
信号１１の周波数の整数倍の高周波が発生する。次に、
非線形回路１３の出力信号が出力整合回路１４に入力さ
れると、非線形回路１３の出力信号の中から入力信号１
１の２倍波だけが出力整合回路１４から出力される。こ
のようにして、入力信号１１を２逓倍することができる
。
明する。先ず、入力整合回路１２に入力信号１１が入力
されると、入力整合回路１２を通過した信号は非線形回
路１３において歪み、非線形回路１３の出力部には入力
信号１１の周波数の整数倍の高周波が発生する。次に、
非線形回路１３の出力信号が出力整合回路１４に入力さ
れると、非線形回路１３の出力信号の中から入力信号１
１の２倍波だけが出力整合回路１４から出力される。こ
のようにして、入力信号１１を２逓倍することができる
。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の２逓倍回路においては、高周波を生成する非線
形回路１３の前後で周波数の整合をとっているため、出
力信号のデューティ比を例えば５０％に調整することが
困難であり、回路を再現する度に調整を行なう必要があ
って煩雑である。
た従来の２逓倍回路においては、高周波を生成する非線
形回路１３の前後で周波数の整合をとっているため、出
力信号のデューティ比を例えば５０％に調整することが
困難であり、回路を再現する度に調整を行なう必要があ
って煩雑である。
【０００５】また、非線形回路１３にはコイル等のアナ
ログ素子を使用するため、素子値のバラツキによる誤差
が生じやすいと共に、２逓倍回路をＬＳＩ化することが
困難である。
ログ素子を使用するため、素子値のバラツキによる誤差
が生じやすいと共に、２逓倍回路をＬＳＩ化することが
困難である。
【０００６】更に、この２逓倍回路をディジタル回路に
使用する場合、正弦波信号を矩形波信号に変換する回路
が必要になる。
使用する場合、正弦波信号を矩形波信号に変換する回路
が必要になる。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、出力信号のデューティ比を自動的に調整す
ることができると共に、ディジタル回路で構成すること
ができる２逓倍回路を提供することを目的とする。
のであって、出力信号のデューティ比を自動的に調整す
ることができると共に、ディジタル回路で構成すること
ができる２逓倍回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る２逓倍回路
は、入力信号を遅延させる可変遅延回路と、この可変遅
延回路の出力信号と前記入力信号との排他的論理和をと
る排他的論理和ゲートと、この排他的論理和ゲートの出
力信号を低域濾波する低域通過フィルタと、この低域通
過フィルタの出力電圧と基準電圧との間の電圧差を積分
する積分回路とを有し、前記可変遅延回路は前記積分回
路の出力に基づいて遅延量が制御されることを特徴とす
る。
は、入力信号を遅延させる可変遅延回路と、この可変遅
延回路の出力信号と前記入力信号との排他的論理和をと
る排他的論理和ゲートと、この排他的論理和ゲートの出
力信号を低域濾波する低域通過フィルタと、この低域通
過フィルタの出力電圧と基準電圧との間の電圧差を積分
する積分回路とを有し、前記可変遅延回路は前記積分回
路の出力に基づいて遅延量が制御されることを特徴とす
る。
【０００９】
【作用】本発明においては、可変遅延回路が入力信号を
遅延させ、排他的論理和ゲートが前記可変遅延回路の出
力信号と前記入力信号との排他的論理和をとることによ
り、前記排他的論理和ゲートの出力信号として前記入力
信号の２倍の周波数をもった信号（２逓倍信号）を得る
ことができる。低域通過フィルタは前記排他的論理和ゲ
ートの出力信号を低域濾波してその平均電圧を出力する
。積分回路は前記低域通過フィルタの出力電圧と基準電
圧との間の電圧差を積分する。そして、前記積分回路の
出力に基づいて前記可変遅延回路の遅延量を制御するこ
とにより、前記排他的論理和ゲートから出力される２逓
倍信号のデューティ比を自動的に調整することができる
。
遅延させ、排他的論理和ゲートが前記可変遅延回路の出
力信号と前記入力信号との排他的論理和をとることによ
り、前記排他的論理和ゲートの出力信号として前記入力
信号の２倍の周波数をもった信号（２逓倍信号）を得る
ことができる。低域通過フィルタは前記排他的論理和ゲ
ートの出力信号を低域濾波してその平均電圧を出力する
。積分回路は前記低域通過フィルタの出力電圧と基準電
圧との間の電圧差を積分する。そして、前記積分回路の
出力に基づいて前記可変遅延回路の遅延量を制御するこ
とにより、前記排他的論理和ゲートから出力される２逓
倍信号のデューティ比を自動的に調整することができる
。
【００１０】この場合に、前記積分回路の前記基準電圧
を適切なものに設定することにより、前記可変遅延回路
の遅延量を前記入力信号の１／４周期に制御すれば、前
記排他的論理和ゲートから出力される２逓倍信号のデュ
ーティ比を５０％にすることができる。
を適切なものに設定することにより、前記可変遅延回路
の遅延量を前記入力信号の１／４周期に制御すれば、前
記排他的論理和ゲートから出力される２逓倍信号のデュ
ーティ比を５０％にすることができる。
【００１１】本発明によれば、積分回路が低域通過フィ
ルタの出力電圧と基準電圧との間の電圧差を積分した結
果に基づいて２逓倍信号のデューティ比を自動的に調整
するため、従来とは異なって複雑な調整を行なう必要が
ない。また、本発明に係る２逓倍回路はコイル等のアナ
ログ素子を使用せず、ディジタル回路で構成することが
できるので、素子値のバラツキによる誤差を低減できる
と共に、容易にＬＳＩ化することができる。
ルタの出力電圧と基準電圧との間の電圧差を積分した結
果に基づいて２逓倍信号のデューティ比を自動的に調整
するため、従来とは異なって複雑な調整を行なう必要が
ない。また、本発明に係る２逓倍回路はコイル等のアナ
ログ素子を使用せず、ディジタル回路で構成することが
できるので、素子値のバラツキによる誤差を低減できる
と共に、容易にＬＳＩ化することができる。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。図１は本発明の実施例に係る２逓倍
回路を示すブロック図である。
参照して説明する。図１は本発明の実施例に係る２逓倍
回路を示すブロック図である。
【００１３】入力端子１には矩形波の入力信号が入力さ
れる。可変遅延回路２は入力端子１を介して入力信号を
入力し、この入力信号を所定の遅延量で遅延させて出力
する。排他的論理和（ＥＯＲ）ゲート３は可変遅延回路
２の出力信号と、入力端子１の入力信号とを入力し、双
方の排他的論理和をとって出力する。この排他的論理和
ゲート３の出力信号は出力端子１０に出力されると共に
、低域通過フィルタ（ＬＰＦ）４に供給される。低域通
過フィルタ４は排他的論理和ゲート３の出力信号を低域
濾波してその平均電圧を出力する。積分回路５は以下に
構成されている。即ち、オペアンプ８はその−入力端に
抵抗９を介して低域通過フィルタ４の出力電圧を入力し
、その＋入力端に基準電圧端子６から基準電圧を入力し
て、双方の電圧差を積分する。このオペアンプ８の出力
は可変遅延回路２に供給されると共に、コンデンサ７を
介してオペアンプ８の−入力端に帰還される。そして、
積分回路５の出力に基づいて可変遅延回路２の遅延量が
制御される。
れる。可変遅延回路２は入力端子１を介して入力信号を
入力し、この入力信号を所定の遅延量で遅延させて出力
する。排他的論理和（ＥＯＲ）ゲート３は可変遅延回路
２の出力信号と、入力端子１の入力信号とを入力し、双
方の排他的論理和をとって出力する。この排他的論理和
ゲート３の出力信号は出力端子１０に出力されると共に
、低域通過フィルタ（ＬＰＦ）４に供給される。低域通
過フィルタ４は排他的論理和ゲート３の出力信号を低域
濾波してその平均電圧を出力する。積分回路５は以下に
構成されている。即ち、オペアンプ８はその−入力端に
抵抗９を介して低域通過フィルタ４の出力電圧を入力し
、その＋入力端に基準電圧端子６から基準電圧を入力し
て、双方の電圧差を積分する。このオペアンプ８の出力
は可変遅延回路２に供給されると共に、コンデンサ７を
介してオペアンプ８の−入力端に帰還される。そして、
積分回路５の出力に基づいて可変遅延回路２の遅延量が
制御される。
【００１４】次に、上述した２逓倍回路の動作について
説明する。図２は図１における入力端子１に０乃至５Ｖ
の矩形波を入力した場合のタイミングチャート図である
。
説明する。図２は図１における入力端子１に０乃至５Ｖ
の矩形波を入力した場合のタイミングチャート図である
。
【００１５】先ず、入力端子１に矩形波の入力信号を入
力し、例えば可変遅延回路２の遅延量が入力信号の１／
８周期であると、可変遅延回路２は信号Ａを出力する。 このため、排他的論理和ゲート３は入力信号と遅延が生
じた信号Ａとの排他的論理和をとるので、入力信号の２
倍の周波数をもつ信号Ｂを出力する。この場合、可変遅
延回路２の遅延量が入力信号の１／８周期であるため、
排他的論理和ゲート３の出力信号Ｂはデューティ比が約
２５％になる。また、低域通過フィルタ４はデューティ
比が２５％である信号Ｂを低域濾波して、１．２５Ｖの
平均電圧Ｃを出力する。この平均電圧Ｃは信号Ｂのデュ
ーティ比に比例し、例えば信号Ｂのデューティ比が５０
％であれば２．５Ｖになり、信号Ｂのデューティ比が１
００％であれば５Ｖになる。
力し、例えば可変遅延回路２の遅延量が入力信号の１／
８周期であると、可変遅延回路２は信号Ａを出力する。 このため、排他的論理和ゲート３は入力信号と遅延が生
じた信号Ａとの排他的論理和をとるので、入力信号の２
倍の周波数をもつ信号Ｂを出力する。この場合、可変遅
延回路２の遅延量が入力信号の１／８周期であるため、
排他的論理和ゲート３の出力信号Ｂはデューティ比が約
２５％になる。また、低域通過フィルタ４はデューティ
比が２５％である信号Ｂを低域濾波して、１．２５Ｖの
平均電圧Ｃを出力する。この平均電圧Ｃは信号Ｂのデュ
ーティ比に比例し、例えば信号Ｂのデューティ比が５０
％であれば２．５Ｖになり、信号Ｂのデューティ比が１
００％であれば５Ｖになる。
【００１６】次に、排他的論理和ゲート３の出力信号Ｂ
のデューティ比を例えば約５０％に調整しようとする場
合、積分回路５の基準電圧Ｄを２．５Ｖに設定し、積分
回路５の出力を可変遅延回路２にフィードバックする。 この積分回路５の出力に基づいて可変遅延回路２の遅延
量を入力信号の１／４周期に制御すると、可変遅延回路
２は信号Ｅを出力する。このため、排他的論理和ゲート
３は入力信号と信号Ｅとの排他的論理和をとるので、デ
ューティ比が約５０％である信号Ｆを出力する。このよ
うにして、入力信号を２逓倍することができ、この２逓
倍信号のデューティ比を約５０％にすることができる。
のデューティ比を例えば約５０％に調整しようとする場
合、積分回路５の基準電圧Ｄを２．５Ｖに設定し、積分
回路５の出力を可変遅延回路２にフィードバックする。 この積分回路５の出力に基づいて可変遅延回路２の遅延
量を入力信号の１／４周期に制御すると、可変遅延回路
２は信号Ｅを出力する。このため、排他的論理和ゲート
３は入力信号と信号Ｅとの排他的論理和をとるので、デ
ューティ比が約５０％である信号Ｆを出力する。このよ
うにして、入力信号を２逓倍することができ、この２逓
倍信号のデューティ比を約５０％にすることができる。
【００１７】本実施例によれば、積分回路５の基準電圧
を適切なものに設定し、積分回路５が低域通過フィルタ
４の出力電圧と基準電圧との間の電圧差を積分した結果
に基づいて、２逓倍信号のデューティ比を自動的に調整
することができる。このため、従来とは異なって複雑な
調整を行なう必要がない。また、本実施例回路はアナロ
グ素子を使用せず、ディジタル回路で構成することがで
きるので、素子値のバラツキによる誤差を低減できると
共に、容易にＬＳＩ化することができる。
を適切なものに設定し、積分回路５が低域通過フィルタ
４の出力電圧と基準電圧との間の電圧差を積分した結果
に基づいて、２逓倍信号のデューティ比を自動的に調整
することができる。このため、従来とは異なって複雑な
調整を行なう必要がない。また、本実施例回路はアナロ
グ素子を使用せず、ディジタル回路で構成することがで
きるので、素子値のバラツキによる誤差を低減できると
共に、容易にＬＳＩ化することができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、低
域通過フィルタが２逓倍信号を低域濾波し、積分回路が
前記低域通過フィルタの出力電圧と基準電圧との間の電
圧差を積分し、この積分回路の出力に基づいて可変遅延
回路の遅延量を制御するから、２逓倍信号のデューティ
比を自動的に調整することができる。従って、従来とは
異なって回路を再現する度に複雑な調整を行なう必要が
ない。
域通過フィルタが２逓倍信号を低域濾波し、積分回路が
前記低域通過フィルタの出力電圧と基準電圧との間の電
圧差を積分し、この積分回路の出力に基づいて可変遅延
回路の遅延量を制御するから、２逓倍信号のデューティ
比を自動的に調整することができる。従って、従来とは
異なって回路を再現する度に複雑な調整を行なう必要が
ない。
【００１９】また、本発明に係る２逓倍回路はコイル等
のアナログ素子を使用せず、ディジタル回路で構成する
ことができるから、素子値のバラツキによる誤差を低減
できると共に、容易にＬＳＩ化することができる。
のアナログ素子を使用せず、ディジタル回路で構成する
ことができるから、素子値のバラツキによる誤差を低減
できると共に、容易にＬＳＩ化することができる。
【図１】本発明の実施例に係る２逓倍回路を示すブロッ
ク図である。
ク図である。
【図２】本実施例に係る２逓倍回路の動作を示すタイミ
ングチャート図である。
ングチャート図である。
【図３】従来の２逓倍回路の一例を示すブロック図であ
る。
る。
１；入力端子
２；可変遅延回路
３；排他的論理和ゲート
４；低域通過フィルタ
５；積分回路
６；基準電圧端子
７；コンデンサ
８；オペアンプ
９；抵抗
１０；出力端子
１１；入力信号
１２；入力整合回路
１３；非線形回路
１４；出力整合回路
１５；出力負荷
Claims (2)
- 【請求項１】 入力信号を遅延させる可変遅延回路と
、この可変遅延回路の出力信号と前記入力信号との排他
的論理和をとる排他的論理和ゲートと、この排他的論理
和ゲートの出力信号を低域濾波する低域通過フィルタと
、この低域通過フィルタの出力電圧と基準電圧との間の
電圧差を積分する積分回路とを有し、前記可変遅延回路
は前記積分回路の出力に基づいて遅延量が制御されるこ
とを特徴とする２逓倍回路。 - 【請求項２】 前記可変遅延回路の前記遅延量は前記
入力信号の１／４周期に制御されることを特徴とする請
求項１に記載の２逓倍回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128572A JPH04329710A (ja) | 1991-04-30 | 1991-04-30 | ２逓倍回路 |
| US07/874,631 US5297179A (en) | 1991-04-30 | 1992-04-27 | Doubling circuit |
| CA002067562A CA2067562C (en) | 1991-04-30 | 1992-04-29 | Frequency doubler with a variable delay circuit and exclusive or gate |
| GB9209351A GB2255459B (en) | 1991-04-30 | 1992-04-30 | Frequency doubling circuit |
| AU15932/92A AU646159B2 (en) | 1991-04-30 | 1992-04-30 | Doubling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128572A JPH04329710A (ja) | 1991-04-30 | 1991-04-30 | ２逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329710A true JPH04329710A (ja) | 1992-11-18 |
Family
ID=14988073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128572A Pending JPH04329710A (ja) | 1991-04-30 | 1991-04-30 | ２逓倍回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5297179A (ja) |
| JP (1) | JPH04329710A (ja) |
| AU (1) | AU646159B2 (ja) |
| CA (1) | CA2067562C (ja) |
| GB (1) | GB2255459B (ja) |
Cited By (2)
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| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
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|---|---|---|---|---|
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