JP2004350234A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2004350234A JP2004350234A JP2003148014A JP2003148014A JP2004350234A JP 2004350234 A JP2004350234 A JP 2004350234A JP 2003148014 A JP2003148014 A JP 2003148014A JP 2003148014 A JP2003148014 A JP 2003148014A JP 2004350234 A JP2004350234 A JP 2004350234A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- semiconductor integrated
- integrated circuit
- delayed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000003111 delayed effect Effects 0.000 claims abstract description 26
- 239000000872 buffer Substances 0.000 claims description 23
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】位相比較器を用いることなく、電源電圧や基準クロック信号周波数の変化に追従して２逓倍クロック信号を生成することができるクロック信号逓倍回路を内蔵した半導体集積回路を提供する。
【解決手段】この半導体集積回路は、クロック信号を段階的に遅延させる第１の回路１〜９と、第１の回路において異なる遅延が与えられた複数の遅延クロック信号の内の１つを選択する第２の回路１０と、第１の回路に入力されるクロック信号と第２の回路によって選択された遅延クロック信号とに基づいて、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する第３の回路２０とを具備する。
【選択図】 図１
【解決手段】この半導体集積回路は、クロック信号を段階的に遅延させる第１の回路１〜９と、第１の回路において異なる遅延が与えられた複数の遅延クロック信号の内の１つを選択する第２の回路１０と、第１の回路に入力されるクロック信号と第２の回路によって選択された遅延クロック信号とに基づいて、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する第３の回路２０とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号の周波数を逓倍するクロック信号逓倍回路を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、ディジタル信号を扱う半導体集積回路には、クロック信号に同期して動作するフリップフロップ等の回路が多数内蔵されており、そのような回路に供給するクロック信号の周波数を逓倍するために、クロック信号逓倍回路が用いられることがある。
【０００３】
クロック信号の周波数を２逓倍するクロック信号逓倍回路を実現するための最も簡単な構成は、インバータやバッファ等のゲート遅延によってクロック信号を遅延させ、遅延前のクロック信号と遅延後のクロック信号との排他的論理和を求めるものである。一方、システムによって、電源電圧の値は、３．３Ｖ、２．７Ｖ、１．８Ｖ等と異なっている。単一の電源電圧が供給されることを想定して設計されたクロック信号逓倍回路において、電源電圧の値が設計値よりも小さくなると、ゲート遅延における遅延時間が大きくなって、基本クロック信号の周期に対する遅延時間の割合が変化してしまう。その結果、基本クロック信号の周波数に対する追従範囲が変化して、２逓倍クロック信号のデューティが５０％から大きくずれてしまうので、基本クロック信号の周波数を下げないと、基本クロック信号を安定して２逓倍することが出来なくなるという問題が生じていた。
【０００４】
ところで、下記の特許文献１には、精度の良い位相合わせを実現し、併せて遅延調整幅を縮小し、ロック時間を短縮する逓倍クロック生成回路が開示されている。この逓倍クロック生成回路によれば、帰還クロック生成回路において、１／逓倍数ずつ等間隔に位相がずれた、基準クロックと同じ周期のクロックを逓倍数だけ生成し、何れかのクロックを帰還クロックとして位相比較器にフィードバックすることで、遅延調整回路の遅延調整幅を縮小し、ロック時間を短縮する。ロック後は、４逓倍出力クロックを帰還クロックとして帰還させることで、精度のよい位相合わせが実現される。しかしながら、位相比較器を用いて逓倍クロックを生成する場合には、回路構成が複雑になってしまう。
【０００５】
【特許文献１】
特開２００３−１２４８０６号公報 （第１頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、位相比較器を用いることなく、電源電圧や基準クロック信号周波数の変化に追従して２逓倍クロック信号を生成することができるクロック信号逓倍回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、クロック信号を段階的に遅延させる第１の回路と、第１の回路において異なる遅延が与えられた複数の遅延クロック信号の内の１つを選択する第２の回路と、第１の回路に入力されるクロック信号と第２の回路によって選択された遅延クロック信号とに基づいて、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する第３の回路とを具備する。
【０００７】
ここで、第１の回路が、直列に接続された複数のバッファを含むようにしても良い。また、第３の回路が、第１の回路に入力されるクロック信号と第２の回路によって選択された遅延クロック信号との排他的論理和を求めることにより、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する回路を含むようにしても良い。
【０００８】
また、本発明に係る半導体集積回路は、第３の回路によって生成される２逓倍クロック信号のデューティに基づいて第２の回路を制御する制御回路をさらに具備するようにしても良い。この制御回路は、第３の回路によって生成される２逓倍クロック信号を積分するローパスフィルタと、ローパスフィルタの出力電圧と参照電圧とを比較して、その比較結果を制御信号として出力するコンパレータ又はＡＤコンバータとを含むようにしても良い。さらに、第２の回路が、制御回路から出力される制御信号に従って、複数のバッファの内の所定のバッファからそれぞれ出力される複数の遅延クロック信号の内の１つを選択する回路を含むようにしても良い。
【０００９】
本発明によれば、第１の回路に入力されるクロック信号と第２の回路によって選択されたクロック信号とに基づいて２逓倍クロック信号を生成するので、位相比較器を用いることなく、電源電圧や基準クロック信号の周波数が変化しても、これに追従して２逓倍クロック信号を生成することができる。
【００１０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路に含まれているクロック信号逓倍回路の構成を示す図である。図１に示すように、このクロック信号逓倍回路は、入力されるクロック信号（以下、「基本クロック信号」ともいう）を段階的に遅延させるために直列に接続された複数のバッファ１〜９と、これらのバッファ１〜９において異なる遅延が与えられた２種類の遅延クロック信号の内の１つを選択するセレクタ１０と、基本クロック信号とセレクタ１０によって選択された遅延クロック信号とに基づいて、基本クロック信号の２倍の周波数を有する２逓倍クロック信号を生成するエクスクルーシブＯＲ回路２０と、セレクタ１０を制御する制御回路３０とを有している。
【００１１】
図１に示すクロック信号逓倍回路の動作について、図１及び図２を参照しながら説明する。図２は、図１に示すクロック信号逓倍回路の動作を示す波形図である。図２に示す基本クロック信号Ａをバッファ１〜９によって遅延させることにより、遅延クロック信号ＢＨが、バッファ９から出力される。ここで、バッファ１〜９には第１の電源電圧が供給されており、バッファ１〜９における遅延時間ＴＨは、基本クロック信号Ａの周期ＴＡの約１／４となっている。
【００１２】
エクスクルーシブＯＲ回路２０において、基本クロック信号Ａと遅延クロック信号ＢＨとの排他的論理和を求めることにより、クロック信号の２倍の周波数を有する２逓倍クロック信号ＣＨが生成される。ここで、２逓倍クロック信号ＣＨのデューティは、約５０％となっている。
【００１３】
しかしながら、このクロック信号逓倍回路を、第１の電源電圧よりも低い第２の電源電圧の下で動作させる場合には、バッファ１〜９における遅延時間がＴＬに増大し、図２に示す遅延クロック信号ＢＬが、バッファ９から出力される。その場合には、エクスクルーシブＯＲ回路２０によって生成される２逓倍クロック信号ＣＬのデューティが５０％よりもずっと大きくなり、電源電圧がこれ以上低下すると、パルスの分離が正確にできなくなってしまう。
【００１４】
そこで、本実施形態においては、セレクタ１０によって、バッファ５から出力される遅延クロック信号ＢＣを選択することにより、バッファ１〜９における遅延時間の５／９倍の遅延時間ＴＣを得ている。これにより、エクスクルーシブＯＲ回路２０において生成される２逓倍クロック信号ＣＣのデューティを、５０％に近付けることができる。
【００１５】
図３は、図１に示す制御回路の構成例を示す回路図である。図３に示すように、制御回路３０は、一端に２逓倍クロック信号が供給される抵抗３１と、抵抗３１の他端と電源電位ＶＳＳ（この例においては、接地電位とする）との間に接続されるコンデンサ３２と、コンパレータ３３とによって構成される。この制御回路３０は、エクスクルーシブＯＲ回路２０によって生成される２逓倍クロック信号のデューティに基づいて、制御信号を生成する。
【００１６】
ここで、コンパレータ３３は、ヒステリシス特性を有しており、エクスクルーシブＯＲ回路２０から抵抗３１を介してコンデンサ３２に充電される検出電位ＶＤＥＴを参照電位ＶＲＥＦと比較して、その比較結果を制御信号として出力する。なお、２逓倍クロック信号は、ハイレベルのときに電源電位ＶＤＤとなり、ローレベルのときに接地電位ＶＳＳとなるものとする。この例においては、２逓倍クロック信号のデューティが５０％である場合に、検出電位ＶＤＥＴが０．５・（ＶＤＤ＋ＶＳＳ）となる。
【００１７】
２逓倍クロック信号のデューティが７０％を超え、検出電位ＶＤＥＴが０．７・（ＶＤＤ＋ＶＳＳ）を超えた場合に、コンパレータ３３から出力される制御信号がハイレベルとなる。その結果、セレクタ１０によって、バッファ５から出力される遅延クロック信号が選択され、エクスクルーシブＯＲ回路２０に供給される遅延クロック信号の遅延時間が５／９倍に短縮される。これにより、高い周波数の基本クロック信号に対する追従能力が向上する。
【００１８】
一方、２逓倍クロック信号のデューティが３０％よりも小さくなり、検出電位ＶＤＥＴが０．３・（ＶＤＤ＋ＶＳＳ）よりも小さくなった場合に、コンパレータ３３から出力される制御信号がローレベルとなる。その結果、セレクタ１０によって、バッファ９から出力される遅延クロック信号が選択され、エクスクルーシブＯＲ回路２０に供給される遅延クロック信号の遅延時間が９／５倍に延長される。これにより、低い周波数の基本クロック信号に対する追従能力が向上する。
【００１９】
なお、図３に示す制御回路３０において、抵抗３１は、ＭＯＳトランジスタに置き換えることができる。また、コンパレータ３３における比較結果が２逓倍クロック信号の交流成分によって変動することを防ぐために、抵抗３１とコンデンサ３２とによって構成される１次のローパスフィルタに替えて高次のローパスフィルタを設けることにより、積分能力を高めるようにしても良い。
【００２０】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路に含まれているクロック信号逓倍回路の構成を示す図である。図４に示すように、このクロック信号逓倍回路は、基本クロック信号を段階的に遅延させる直列に接続された複数のバッファ１〜９と、これらのバッファ１〜９において異なる遅延が与えられた８種類の遅延クロック信号の内の１つを選択するセレクタ４０と、基本クロック信号とセレクタ１０によって選択された遅延クロック信号とに基づいて、基本クロック信号の２倍の周波数を有する２逓倍クロック信号を生成するエクスクルーシブＯＲ回路２０と、セレクタ４０を制御する制御回路５０とを有している。
【００２１】
セレクタ４０は、制御回路５０から供給される３ビットの制御信号に従って、バッファ２〜９からそれぞれ出力される遅延クロック信号Ｂ０〜Ｂ７の内の１つを選択する。あるいは、セレクタ４０は、半導体集積回路全体の制御用に用いられているコマンドパラメータバスから供給される３ビットの制御信号に従って、遅延クロック信号Ｂ０〜Ｂ７の内の１つを選択するようにしても良い。
【００２２】
次に、図４に示すクロック信号逓倍回路の動作について、図４及び図５を参照しながら説明する。図５は、図４に示すクロック信号逓倍回路の動作を示す波形図である。図５に示す基本クロック信号Ａをバッファ１〜９によって遅延させることにより、基本クロック信号Ａに対して遅延時間Ｔ０〜Ｔ７をそれぞれ有する遅延クロック信号Ｂ０〜Ｂ７が、セレクタ４０に供給される。
【００２３】
セレクタ４０において、これらの遅延クロック信号Ｂ０〜Ｂ７の内の１つが選択され、エクスクルーシブＯＲ回路２０に供給される。エクスクルーシブＯＲ回路２０は、基本クロック信号Ａとセレクタ４０によって選択された遅延クロック信号とに基づいて、基本クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する。
【００２４】
ここで、選択回路５０は、ローパスフィルタとＡＤコンバータとを含んでおり、エクスクルーシブＯＲ回路２０から出力される２逓倍クロック信号を積分して得られた積分値をＡＤ変換することにより、３ビットの制御信号を生成する。その結果、２逓倍クロック信号のデューティに比例した値を８段階で表す３ビットの制御信号が生成される。
【００２５】
セレクタ４０において、制御信号によって表される値が最小の場合に、遅延時間が最大の遅延クロック信号Ｂ７が選択され、制御信号によって表される値が最大の場合に、遅延時間が最小の遅延クロック信号Ｂ０が選択される。これにより、２逓倍クロック信号のデューティに関する負帰還ループが形成され、デューティの値がほぼ一定に保たれる。
【００２６】
本実施形態においては、図５に示すように、様々なデューティを有する２逓倍クロック信号Ｃ０〜Ｃ７を選択的に生成することができるので、様々な電源電圧や基本クロック信号周波数に対して、デューティの値が一定に近い２逓倍クロック信号を生成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるクロック信号逓倍回路の図。
【図２】図１に示すクロック信号逓倍回路の動作を示す波形図。
【図３】図１に示す制御回路の構成例を示す回路図。
【図４】本発明の第２の実施形態におけるクロック信号逓倍回路の図。
【図５】図４に示すクロック信号逓倍回路の動作を示す波形図。
【符号の説明】
１〜９ バッファ、 １０、４０ セレクタ、 ２０ エクスクルーシブＯＲ回路、 ３０、５０ 制御回路、 ３１ 抵抗、 ３２ コンデンサ、 ３３ コンパレータ
【発明の属する技術分野】
本発明は、クロック信号の周波数を逓倍するクロック信号逓倍回路を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、ディジタル信号を扱う半導体集積回路には、クロック信号に同期して動作するフリップフロップ等の回路が多数内蔵されており、そのような回路に供給するクロック信号の周波数を逓倍するために、クロック信号逓倍回路が用いられることがある。
【０００３】
クロック信号の周波数を２逓倍するクロック信号逓倍回路を実現するための最も簡単な構成は、インバータやバッファ等のゲート遅延によってクロック信号を遅延させ、遅延前のクロック信号と遅延後のクロック信号との排他的論理和を求めるものである。一方、システムによって、電源電圧の値は、３．３Ｖ、２．７Ｖ、１．８Ｖ等と異なっている。単一の電源電圧が供給されることを想定して設計されたクロック信号逓倍回路において、電源電圧の値が設計値よりも小さくなると、ゲート遅延における遅延時間が大きくなって、基本クロック信号の周期に対する遅延時間の割合が変化してしまう。その結果、基本クロック信号の周波数に対する追従範囲が変化して、２逓倍クロック信号のデューティが５０％から大きくずれてしまうので、基本クロック信号の周波数を下げないと、基本クロック信号を安定して２逓倍することが出来なくなるという問題が生じていた。
【０００４】
ところで、下記の特許文献１には、精度の良い位相合わせを実現し、併せて遅延調整幅を縮小し、ロック時間を短縮する逓倍クロック生成回路が開示されている。この逓倍クロック生成回路によれば、帰還クロック生成回路において、１／逓倍数ずつ等間隔に位相がずれた、基準クロックと同じ周期のクロックを逓倍数だけ生成し、何れかのクロックを帰還クロックとして位相比較器にフィードバックすることで、遅延調整回路の遅延調整幅を縮小し、ロック時間を短縮する。ロック後は、４逓倍出力クロックを帰還クロックとして帰還させることで、精度のよい位相合わせが実現される。しかしながら、位相比較器を用いて逓倍クロックを生成する場合には、回路構成が複雑になってしまう。
【０００５】
【特許文献１】
特開２００３−１２４８０６号公報 （第１頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、位相比較器を用いることなく、電源電圧や基準クロック信号周波数の変化に追従して２逓倍クロック信号を生成することができるクロック信号逓倍回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、クロック信号を段階的に遅延させる第１の回路と、第１の回路において異なる遅延が与えられた複数の遅延クロック信号の内の１つを選択する第２の回路と、第１の回路に入力されるクロック信号と第２の回路によって選択された遅延クロック信号とに基づいて、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する第３の回路とを具備する。
【０００７】
ここで、第１の回路が、直列に接続された複数のバッファを含むようにしても良い。また、第３の回路が、第１の回路に入力されるクロック信号と第２の回路によって選択された遅延クロック信号との排他的論理和を求めることにより、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する回路を含むようにしても良い。
【０００８】
また、本発明に係る半導体集積回路は、第３の回路によって生成される２逓倍クロック信号のデューティに基づいて第２の回路を制御する制御回路をさらに具備するようにしても良い。この制御回路は、第３の回路によって生成される２逓倍クロック信号を積分するローパスフィルタと、ローパスフィルタの出力電圧と参照電圧とを比較して、その比較結果を制御信号として出力するコンパレータ又はＡＤコンバータとを含むようにしても良い。さらに、第２の回路が、制御回路から出力される制御信号に従って、複数のバッファの内の所定のバッファからそれぞれ出力される複数の遅延クロック信号の内の１つを選択する回路を含むようにしても良い。
【０００９】
本発明によれば、第１の回路に入力されるクロック信号と第２の回路によって選択されたクロック信号とに基づいて２逓倍クロック信号を生成するので、位相比較器を用いることなく、電源電圧や基準クロック信号の周波数が変化しても、これに追従して２逓倍クロック信号を生成することができる。
【００１０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路に含まれているクロック信号逓倍回路の構成を示す図である。図１に示すように、このクロック信号逓倍回路は、入力されるクロック信号（以下、「基本クロック信号」ともいう）を段階的に遅延させるために直列に接続された複数のバッファ１〜９と、これらのバッファ１〜９において異なる遅延が与えられた２種類の遅延クロック信号の内の１つを選択するセレクタ１０と、基本クロック信号とセレクタ１０によって選択された遅延クロック信号とに基づいて、基本クロック信号の２倍の周波数を有する２逓倍クロック信号を生成するエクスクルーシブＯＲ回路２０と、セレクタ１０を制御する制御回路３０とを有している。
【００１１】
図１に示すクロック信号逓倍回路の動作について、図１及び図２を参照しながら説明する。図２は、図１に示すクロック信号逓倍回路の動作を示す波形図である。図２に示す基本クロック信号Ａをバッファ１〜９によって遅延させることにより、遅延クロック信号ＢＨが、バッファ９から出力される。ここで、バッファ１〜９には第１の電源電圧が供給されており、バッファ１〜９における遅延時間ＴＨは、基本クロック信号Ａの周期ＴＡの約１／４となっている。
【００１２】
エクスクルーシブＯＲ回路２０において、基本クロック信号Ａと遅延クロック信号ＢＨとの排他的論理和を求めることにより、クロック信号の２倍の周波数を有する２逓倍クロック信号ＣＨが生成される。ここで、２逓倍クロック信号ＣＨのデューティは、約５０％となっている。
【００１３】
しかしながら、このクロック信号逓倍回路を、第１の電源電圧よりも低い第２の電源電圧の下で動作させる場合には、バッファ１〜９における遅延時間がＴＬに増大し、図２に示す遅延クロック信号ＢＬが、バッファ９から出力される。その場合には、エクスクルーシブＯＲ回路２０によって生成される２逓倍クロック信号ＣＬのデューティが５０％よりもずっと大きくなり、電源電圧がこれ以上低下すると、パルスの分離が正確にできなくなってしまう。
【００１４】
そこで、本実施形態においては、セレクタ１０によって、バッファ５から出力される遅延クロック信号ＢＣを選択することにより、バッファ１〜９における遅延時間の５／９倍の遅延時間ＴＣを得ている。これにより、エクスクルーシブＯＲ回路２０において生成される２逓倍クロック信号ＣＣのデューティを、５０％に近付けることができる。
【００１５】
図３は、図１に示す制御回路の構成例を示す回路図である。図３に示すように、制御回路３０は、一端に２逓倍クロック信号が供給される抵抗３１と、抵抗３１の他端と電源電位ＶＳＳ（この例においては、接地電位とする）との間に接続されるコンデンサ３２と、コンパレータ３３とによって構成される。この制御回路３０は、エクスクルーシブＯＲ回路２０によって生成される２逓倍クロック信号のデューティに基づいて、制御信号を生成する。
【００１６】
ここで、コンパレータ３３は、ヒステリシス特性を有しており、エクスクルーシブＯＲ回路２０から抵抗３１を介してコンデンサ３２に充電される検出電位ＶＤＥＴを参照電位ＶＲＥＦと比較して、その比較結果を制御信号として出力する。なお、２逓倍クロック信号は、ハイレベルのときに電源電位ＶＤＤとなり、ローレベルのときに接地電位ＶＳＳとなるものとする。この例においては、２逓倍クロック信号のデューティが５０％である場合に、検出電位ＶＤＥＴが０．５・（ＶＤＤ＋ＶＳＳ）となる。
【００１７】
２逓倍クロック信号のデューティが７０％を超え、検出電位ＶＤＥＴが０．７・（ＶＤＤ＋ＶＳＳ）を超えた場合に、コンパレータ３３から出力される制御信号がハイレベルとなる。その結果、セレクタ１０によって、バッファ５から出力される遅延クロック信号が選択され、エクスクルーシブＯＲ回路２０に供給される遅延クロック信号の遅延時間が５／９倍に短縮される。これにより、高い周波数の基本クロック信号に対する追従能力が向上する。
【００１８】
一方、２逓倍クロック信号のデューティが３０％よりも小さくなり、検出電位ＶＤＥＴが０．３・（ＶＤＤ＋ＶＳＳ）よりも小さくなった場合に、コンパレータ３３から出力される制御信号がローレベルとなる。その結果、セレクタ１０によって、バッファ９から出力される遅延クロック信号が選択され、エクスクルーシブＯＲ回路２０に供給される遅延クロック信号の遅延時間が９／５倍に延長される。これにより、低い周波数の基本クロック信号に対する追従能力が向上する。
【００１９】
なお、図３に示す制御回路３０において、抵抗３１は、ＭＯＳトランジスタに置き換えることができる。また、コンパレータ３３における比較結果が２逓倍クロック信号の交流成分によって変動することを防ぐために、抵抗３１とコンデンサ３２とによって構成される１次のローパスフィルタに替えて高次のローパスフィルタを設けることにより、積分能力を高めるようにしても良い。
【００２０】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路に含まれているクロック信号逓倍回路の構成を示す図である。図４に示すように、このクロック信号逓倍回路は、基本クロック信号を段階的に遅延させる直列に接続された複数のバッファ１〜９と、これらのバッファ１〜９において異なる遅延が与えられた８種類の遅延クロック信号の内の１つを選択するセレクタ４０と、基本クロック信号とセレクタ１０によって選択された遅延クロック信号とに基づいて、基本クロック信号の２倍の周波数を有する２逓倍クロック信号を生成するエクスクルーシブＯＲ回路２０と、セレクタ４０を制御する制御回路５０とを有している。
【００２１】
セレクタ４０は、制御回路５０から供給される３ビットの制御信号に従って、バッファ２〜９からそれぞれ出力される遅延クロック信号Ｂ０〜Ｂ７の内の１つを選択する。あるいは、セレクタ４０は、半導体集積回路全体の制御用に用いられているコマンドパラメータバスから供給される３ビットの制御信号に従って、遅延クロック信号Ｂ０〜Ｂ７の内の１つを選択するようにしても良い。
【００２２】
次に、図４に示すクロック信号逓倍回路の動作について、図４及び図５を参照しながら説明する。図５は、図４に示すクロック信号逓倍回路の動作を示す波形図である。図５に示す基本クロック信号Ａをバッファ１〜９によって遅延させることにより、基本クロック信号Ａに対して遅延時間Ｔ０〜Ｔ７をそれぞれ有する遅延クロック信号Ｂ０〜Ｂ７が、セレクタ４０に供給される。
【００２３】
セレクタ４０において、これらの遅延クロック信号Ｂ０〜Ｂ７の内の１つが選択され、エクスクルーシブＯＲ回路２０に供給される。エクスクルーシブＯＲ回路２０は、基本クロック信号Ａとセレクタ４０によって選択された遅延クロック信号とに基づいて、基本クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する。
【００２４】
ここで、選択回路５０は、ローパスフィルタとＡＤコンバータとを含んでおり、エクスクルーシブＯＲ回路２０から出力される２逓倍クロック信号を積分して得られた積分値をＡＤ変換することにより、３ビットの制御信号を生成する。その結果、２逓倍クロック信号のデューティに比例した値を８段階で表す３ビットの制御信号が生成される。
【００２５】
セレクタ４０において、制御信号によって表される値が最小の場合に、遅延時間が最大の遅延クロック信号Ｂ７が選択され、制御信号によって表される値が最大の場合に、遅延時間が最小の遅延クロック信号Ｂ０が選択される。これにより、２逓倍クロック信号のデューティに関する負帰還ループが形成され、デューティの値がほぼ一定に保たれる。
【００２６】
本実施形態においては、図５に示すように、様々なデューティを有する２逓倍クロック信号Ｃ０〜Ｃ７を選択的に生成することができるので、様々な電源電圧や基本クロック信号周波数に対して、デューティの値が一定に近い２逓倍クロック信号を生成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるクロック信号逓倍回路の図。
【図２】図１に示すクロック信号逓倍回路の動作を示す波形図。
【図３】図１に示す制御回路の構成例を示す回路図。
【図４】本発明の第２の実施形態におけるクロック信号逓倍回路の図。
【図５】図４に示すクロック信号逓倍回路の動作を示す波形図。
【符号の説明】
１〜９ バッファ、 １０、４０ セレクタ、 ２０ エクスクルーシブＯＲ回路、 ３０、５０ 制御回路、 ３１ 抵抗、 ３２ コンデンサ、 ３３ コンパレータ
Claims (6)
- クロック信号を段階的に遅延させる第１の回路と、
前記第１の回路において異なる遅延が与えられた複数の遅延クロック信号の内の１つを選択する第２の回路と、
前記第１の回路に入力されるクロック信号と前記第２の回路によって選択された遅延クロック信号とに基づいて、前記クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する第３の回路と、を具備する半導体集積回路。 - 前記第１の回路が、直列に接続された複数のバッファを含む、請求項１記載の半導体集積回路。
- 前記第３の回路が、前記第１の回路に入力されるクロック信号と前記第２の回路によって選択された遅延クロック信号との排他的論理和を求めることにより、前記クロック信号の２倍の周波数を有する２逓倍クロック信号を生成する回路を含む、請求項１又は２記載の半導体集積回路。
- 前記第３の回路によって生成される２逓倍クロック信号のデューティに基づいて前記第２の回路を制御する制御回路をさらに具備する請求項１〜３のいずれか１項記載の半導体集積回路。
- 前記制御回路が、
前記第３の回路によって生成される２逓倍クロック信号を積分するローパスフィルタと、
前記ローパスフィルタの出力電圧と参照電圧とを比較して、その比較結果を制御信号として出力するコンパレータ又はＡＤコンバータと、を含む、請求項４記載の半導体集積回路。 - 前記第２の回路が、前記制御回路から出力される制御信号に従って、前記複数のバッファの内の所定のバッファからそれぞれ出力される複数の遅延クロック信号の内の１つを選択する回路を含む、請求項５記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003148014A JP2004350234A (ja) | 2003-05-26 | 2003-05-26 | 半導体集積回路 |
| US10/834,169 US20040257133A1 (en) | 2003-05-26 | 2004-04-29 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003148014A JP2004350234A (ja) | 2003-05-26 | 2003-05-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004350234A true JP2004350234A (ja) | 2004-12-09 |
Family
ID=33516083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003148014A Withdrawn JP2004350234A (ja) | 2003-05-26 | 2003-05-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040257133A1 (ja) |
| JP (1) | JP2004350234A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008526011A (ja) * | 2004-12-23 | 2008-07-17 | エヌエックスピー ビー ヴィ | オンシリコン配線容量抽出 |
| US7667500B1 (en) * | 2006-11-14 | 2010-02-23 | Xilinx, Inc. | Glitch-suppressor circuits and methods |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04329710A (ja) * | 1991-04-30 | 1992-11-18 | Nec Corp | ２逓倍回路 |
| US5227671A (en) * | 1992-04-14 | 1993-07-13 | Quantum Corporation | Circuit providing equalized duty cycle output |
| US5634002A (en) * | 1995-05-31 | 1997-05-27 | Sun Microsystems, Inc. | Method and system for testing graphical user interface programs |
| US7051096B1 (en) * | 1999-09-02 | 2006-05-23 | Citicorp Development Center, Inc. | System and method for providing global self-service financial transaction terminals with worldwide web content, centralized management, and local and remote administration |
| US6108782A (en) * | 1996-12-13 | 2000-08-22 | 3Com Corporation | Distributed remote monitoring (dRMON) for networks |
| US5963071A (en) * | 1998-01-22 | 1999-10-05 | Nanoamp Solutions, Inc. | Frequency doubler with adjustable duty cycle |
| US6324654B1 (en) * | 1998-03-30 | 2001-11-27 | Legato Systems, Inc. | Computer network remote data mirroring system |
| US20030099254A1 (en) * | 2000-03-03 | 2003-05-29 | Richter Roger K. | Systems and methods for interfacing asynchronous and non-asynchronous data media |
| US6654900B1 (en) * | 2000-04-19 | 2003-11-25 | Sigmatel, Inc. | Method and apparatus for producing multiple clock signals having controlled duty cycles by controlling clock multiplier delay elements |
| WO2001098936A2 (en) * | 2000-06-22 | 2001-12-27 | Microsoft Corporation | Distributed computing services platform |
| US6480045B2 (en) * | 2001-01-05 | 2002-11-12 | Thomson Licensing S.A. | Digital frequency multiplier |
| US7207041B2 (en) * | 2001-06-28 | 2007-04-17 | Tranzeo Wireless Technologies, Inc. | Open platform architecture for shared resource access management |
| US6597213B1 (en) * | 2002-04-03 | 2003-07-22 | Applied Micro Circuits Corporation | Cascadable frequency doubler having stable operation over varied manufacturing processes and environmental operating conditions |
| US6720806B1 (en) * | 2002-04-25 | 2004-04-13 | Applied Micro Circuits Corporation | Method and circuit for producing a reference frequency signal using a reference frequency doubler having frequency selection controls |
-
2003
- 2003-05-26 JP JP2003148014A patent/JP2004350234A/ja not_active Withdrawn
-
2004
- 2004-04-29 US US10/834,169 patent/US20040257133A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20040257133A1 (en) | 2004-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5619170A (en) | PLL timing generator with voltage controlled oscillator | |
| KR100473813B1 (ko) | 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및그 방법 | |
| US7206343B2 (en) | High resolution digital pulse width modulator for DC-DC voltage converter | |
| US7148757B2 (en) | Charge pump-based PLL having dynamic loop gain | |
| US7276944B2 (en) | Clock generation circuit and clock generation method | |
| US7310022B2 (en) | CPU-based oscillation frequency control circuit eliminating the need for a loop filter | |
| JP2009290857A (ja) | 半導体装置 | |
| US20110109398A1 (en) | Fixed-frequency control circuit and method for pulse width modulation | |
| JP2009528015A (ja) | 自己補正式デジタル・パルス幅変調器（ｄｐｗｍ） | |
| JP2008135835A (ja) | Ｐｌｌ回路 | |
| US6819190B2 (en) | Robust fractional clock-based pulse generator for digital pulse width modulator | |
| CN111446959B (zh) | 二倍频装置及方法 | |
| JP2020530755A (ja) | 微細タイミング分解能を用いるワイヤレス電力伝送装置 | |
| JP2008136031A (ja) | 半導体集積回路装置 | |
| US7061293B2 (en) | Spread spectrum clock generating circuit | |
| US8332448B2 (en) | Semiconductor integrated circuit having a random number and oscillator circuit for variably controlling stored data | |
| US20040027181A1 (en) | Clock multiplying PLL circuit | |
| US8063682B2 (en) | Semiconductor circuit for performing signal processing | |
| JP2004350234A (ja) | 半導体集積回路 | |
| KR100679862B1 (ko) | 지연고정루프를 이용한 주파수 체배기 | |
| US9531355B1 (en) | Clock phase shift circuit | |
| JPH11355107A (ja) | 高周波数クロック発生用回路 | |
| US6940331B2 (en) | Delayed tap signal generating circuit for controlling delay by interpolating two input clocks | |
| JP2008236110A (ja) | アナログｄｌｌ回路 | |
| JPH07183775A (ja) | 波形整形回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050525 |