JP2009290857A - 半導体装置 - Google Patents

Abstract

【課題】高速なクロックを必要とせずに、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置を提供する。
【解決手段】複数段の第１遅延素子を有し、これら第１遅延素子に印加される制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、直列に接続された複数段の第２遅延素子を有する遅延回路と、複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、を備え、第１遅延素子と第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、第２遅延素子の遅延量は制御電圧に応じて調整される。
【選択図】図１

Description

本発明は、半導体装置に関し、特にデジタル制御電源が形成された半導体装置に関する。

例えばアナログ電源におけるＰＷＭ（Pulse Width Modulation）制御は、三角波とフィードバック電圧との比較により行われる（例えば特許文献１）。その際、アナログのＰＷＭ回路が実現するパルス幅は連続的に変化が可能である。

一方、デジタル電源におけるＰＷＭ回路は時間が離散的にしか設定できない。ＰＷＭ制御をクロックを用いて行う場合、１ナノ秒の時間分解能を実現するためには１ＧＨｚのクロックが必要となり、１００ピコ秒の時間分解能を実現するためには１０ＧＨｚのクロックが必要となる。このような周波数の高いクロックを発生する回路を半導体基板に形成するにあたっては、最先端のプロセスが必要であり、かつ、そのクロックで動作させるため消費電流が増大する問題がある。

また、複数の電源を並列に接続し並列運転させることが従来行われている。例えば出力電流１０アンペアの電源を１０個並列に動作させれば出力電流１００アンペアの電源を構成できる。

現状の並列運転機能を持つデジタル電源ＩＣは、全相のスイッチングをコントロールする１つのマスターＩＣと複数のドライバＩＣとで構成される「Master Control Architecture」である。この問題点として、マスターＩＣになんらかの原因で不具合が起きた場合、電源システムそのものがダウンすることが挙げられる。

また、非特許文献１には、マスターとなり得る能力を持っている複数のＩＣを並列接続することで並列運転を実現するマスターレスアーキテクチャーが開示されているが、外部よりマスタークロックを入力し、高速デジタルバスを通じて各電源ＩＣ（各相）間で電流情報をシェアしており、端子数が膨大になり、消費電力も大きい。

また、出力電圧を目標値に収束させる制御に用いるリファレンス電圧を各電源ＩＣ間で共通化（共有化）しており、これは実際の製品化に際しては端子数が増大し、またリファレンス電圧共有化端子は基板上の配線抵抗や寄生容量、ノイズの影響を受けるため、各電源ＩＣどうしの配線に気を遣う必要があり設計が面倒になる。

また、マルチフェーズ動作させる場合そのインターリービングの設定は電源ＩＣ外部の設定で行っており、どれか一つの相になんらかの原因で不具合が起きた場合、電源システムそのものがダウンしてしまうため、マスターレスアーキテクチャーの利点が失われている。
特開２００１−２５１３７０号公報 "Current Sharing in Digitally Controlled Masterless Multi-phase DC-DC Converters",Power Electronics Specialists Conference, 2005. PESC '05. IEEE 36th

本発明は、高速なクロックを必要とせずに、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置を提供する。
また、本発明は、デジタルＰＷＭ回路を少ない素子数で簡単に構成することができ特性の改善と面積の低減を図れる半導体装置を提供する。
また、本発明は、大きな負荷急変に対する応答性（出力の目標値への収束性）を向上させることができる半導体装置を提供する。
また、本発明は、デジタル制御電源を並列動作させるにあたって、動作個数を調整することで効率の低下を抑えることができる半導体装置を提供する。
また、本発明は、デジタル制御電源を並列動作させるにあたって、動作している各電源が常に連続モードの状態になるように動作個数を調整することで制御を簡単にすることができる半導体装置を提供する。
また、本発明は、デジタル制御電源を並列動作させるにあたって、各電源に流れる電流の均一化を図れる半導体装置を提供する。

本発明の一態様によれば、複数段の第１遅延素子を有し、前記第１遅延素子に印加される制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、直列に接続された複数段の第２遅延素子を有する遅延回路と、前記複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、を備え、前記第１遅延素子と前記第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、前記第２遅延素子の遅延量は前記制御電圧に応じて調整されることを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、複数段の第１遅延素子を有し、前記第１遅延素子に印加される第１制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、直列に接続された複数段の第２遅延素子を有する遅延回路と、前記複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、前記複数段の第２遅延素子における遅延量のずれを検出するエラー検出回路と、前記エラー検出回路の検出結果に基づいて前記第１制御電圧を補正した第２制御電圧を、前記第２遅延素子に印加するエラー調整回路と、を備え、前記第１遅延素子と前記第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、前記第２遅延素子の遅延量は前記第２制御電圧に応じて調整されることを特徴とする半導体装置が提供される。

本発明によれば、高速なクロックを必要とせずに、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置が提供される。
また、本発明によれば、デジタルＰＷＭ回路を少ない素子数で簡単に構成することができ特性の改善と面積の低減を図れる半導体装置が提供される。
また、本発明によれば、大きな負荷急変に対する応答性（出力の目標値への収束性）を向上させることができる半導体装置が提供される。
また、本発明によれば、デジタル制御電源を並列動作させるにあたって、動作個数を調整することで効率の低下を抑えることができる半導体装置が提供される。
また、本発明によれば、デジタル制御電源を並列動作させるにあたって、動作している各電源が常に連続モードの状態になるように動作個数を調整することで制御を簡単にすることができる半導体装置が提供される。
また、本発明によれば、デジタル制御電源を並列動作させるにあたって、各電源に流れる電流の均一化を図れる半導体装置が提供される。

以下、図面を参照し、本発明の実施形態について説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置に形成された回路構成を示す模式図である。

図１に示す回路はデジタルＰＷＭ（Pulse Width Modulation）回路であり、電圧制御型クロック発生回路１０、遅延回路２０、遅延素子入力回路３２、カウンター３１、マルチプレクサ３３、フリップフロップ３４などを有する。これらは共通の半導体基板に形成され、一つの（チップやパッケージングされた形態の）半導体装置として構成される。

電圧制御型クロック発生回路（以下、単にクロック発生回路とも称する）１０は、複数段の第１遅延素子としての遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎ（添字ｎは奇数）を有する。（ｎ＋１）個の遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎが縦続接続され、さらに最終段の遅延素子Ａｎの出力はインバータ回路７０に入力し、そのインバータ回路７０の出力を初段の遅延素子Ａ０に入力させたリングオシレータ構造となっている。

遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎおよびインバータ回路７０の回路構成の一例を図２に示す。

各遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎは、ｐ型ＭＯＳトランジスタＭｐ２と、ｎ型ＭＯＳトランジスタＭｎ１とからなるインバータ回路８０を２つ縦続接続させた構成を有する。トランジスタＭｐ２とトランジスタＭｎ１とのゲートは相互に接続され、それらトランジスタＭｐ２、Ｍｎ１の相互に接続されたドレインが出力端子となる、この出力端子は、次段のトランジスタＭｐ２、Ｍｎ１の相互に接続されたゲートに接続されている。

さらに、電源電圧ＶＤＤの電源線とトランジスタＭｐ２との間に動作電流を調整するトランジスタとしてｐ型ＭＯＳトランジスタＭｐ１が接続され、トランジスタＭｎ１と接地ノードとの間にｎ型ＭＯＳトランジスタＭｎ２が接続されている。トランジスタＭｐ１の動作電流はバイアス電圧Ｖｂ１によって制御される。トランジスタＭｎ２の動作電流はバイアス電圧Ｖｂ２によって制御される。この動作電流を調整することができるインバータ回路８０は入力に対して反転した値を出力する。したがって、各遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎにおいて、信号を反転せずに信号遅延をした信号を出力するために、インバータ回路８０を２つ縦続接続させている。

最終段の遅延素子Ａｎの出力端子に接続されたインバータ回路７０は、ｐ型ＭＯＳトランジスタＭｐ２とｎ型ＭＯＳトランジスタＭｎ１とからなるインバータ回路８０と同じ構成を１つだけ有する。リングオシレータが発振するためには、インバータ回路８０の段数が奇数である必要がある。そこで、最終段の遅延素子Ａｎの出力をインバータ回路７０に入力させ、そのインバータ回路７０の出力を初段の遅延素子Ａ０に入力することで奇数にしている。

再び図１を参照すると、初段の遅延素子Ａ０の出力（図３（ａ）に示す）と、遅延素子Ａ（ｎ＋１）／２の出力（図３（ｂ）に示す）は、排他的論理和もしくはＥＸＯＲ（EXclusive OR）回路１１に入力され、ＥＸＯＲ回路１１は図３（ｃ）に示すクロック信号ｃｌｋを出力する。これにより、クロック発生回路１０は、複数段の遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎとインバータ回路７０とで発振する周波数の２倍の周波数をもった信号ｃｌｋを出力させることができる。

なお、本実施形態では、ＥＸＯＲ回路１１を用いてクロック信号ｃｌｋを生成したが、複数の遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎとインバータ回路７０とで発振する周波数の２倍の周波数を出力する回路であればＥＸＯＲ回路でなくてもよい。

クロック信号ｃｌｋの周波数は各遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎの遅延量（遅延時間）に依存しており、この遅延量は各遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎを流れる電流に依存している。そして、各遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎを流れる電流は制御電圧Ｖｓｒｃによって制御される。すなわち、電圧制御型クロック発生回路１０は印加する制御電圧Ｖｓｒｃに応じて発振周波数が制御される。

遅延回路２０も、クロック発生回路１０と同様に縦続接続された複数段の第２遅延素子としての遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎ（添字ｎは奇数）を有するが、これら遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎはリング状にではなく、直線状に接続されている。すなわち、最終段の遅延素子Ｂｎの出力が初段の遅延素子Ｂ０の入力側に帰還されない。

遅延回路２０における遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎは、クロック周期（クロック信号ｃｌｋの周期）と同期するためにクロック発生回路１０における遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎと同一回路構成である。すなわち、遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎと遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎとは同じ半導体基板（半導体チップ）に形成された同じ構成の遅延素子であり、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎも図２を参照して前述した遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎと同じ回路構成を有する。

そして、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎを流れる電流は、クロック発生回路１０に印加されるのと同じ制御電圧Ｖｓｒｃによって制御され、したがって、制御電圧Ｖｓｒｃによって各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎの遅延量が調整される。

遅延回路２０の前段には遅延素子入力回路３２が設けられ、この遅延素子入力回路３２にはカウンター３１のカウント値ｃｎｔと、例えば５ビットのデジタル信号のうち上位３ビットのデジタル信号Ｄ［ＭＳＢ］が入力する。

ここで、図４は、図１の回路における主要な信号ｃｌｋ、ｃｎｔ、Ｓ、ｑ０、ｑ１、ｑ２、ｑ３、Ｒ、Ｖ０のタイミングチャートである。

カウンター３１は、クロック発生回路１０が発振するクロック信号ｃｌｋを１個（１周期分）ずつ、図４（ｂ）に示すようにカウントアップし、そのカウント値（３ビット）ｃｎｔと、Ｄ［ＭＳＢ］とが一致すると、遅延素子入力回路３２はパルス信号ｖａを初段の遅延素子Ｂ０に出力する。このパルス信号ｖａは、クロック信号ｃｌｋの１周期分の幅を有するパルス信号である。

図４に示す例ではＤ［ＭＳＢ］が“０１１”の場合であり、カウント値ｃｎｔが“０１１”になったタイミングで初段の遅延素子Ｂ０にパルス信号ｖａが入力し、パルス信号ｖａは各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎを初段から順に伝達していき、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎが出力するパルス信号ｑ０、ｑ１、ｑ２、ｑ３・・・の立ち上がりタイミングに、制御電圧Ｖｓｒｃに応じた遅延が図４（ｄ）に示すように発生する。

各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎの出力ｑ０、ｑ１、ｑ２、・・・・は、選択回路としての例えばマルチプレクサ３３に入力する。マルチプレクサ３３は、上位３ビットを前述のＤ［ＭＳＢ］として用いた５ビットのデジタル信号における下位２ビットのＤ［ＬＳＢ］に基づいて各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎの出力ｑ０、ｑ１、ｑ２、・・・・のうち１つを選択して、図４（ｅ）に示すリセットパルスＲとしてフリップフロップ３４のリセット端子に出力する。図４に示す例はＤ［ＬＳＢ］が“１０”の場合であり、出力ｑ２が選択され、このｑ２と同期したリセットパルスＲがフリップフロップ３４のリセット端子に出力される。

フリップフロップ３４のセット端子には、図４（ｃ）に示すセットパルスＳが入力する。セットパルスＳは所定の周期を有し、例えばカウンター３１のカウント値ｃｎｔが“０００”のときにオン（ハイレベル）となる。

フリップフロップ３４は出力端子からパルス信号Ｖ０を出力する。パルス信号Ｖ０は、図４（ｆ）に示すように、セットパルスＳの立ち上がりエッジでローレベルからハイレベルに切り替わり、リセットパルスＲが入力されるまではそのハイレベルを保持し、リセットパルスＲが入力すると、そのリセットパルスＲの立ち上がりでハイレベルからローレベルに切り替わる。

このパルス信号Ｖ０が図１に示すＰＷＭ回路の出力となり、このパルス信号Ｖ０は例えば電源回路におけるスイッチング素子（ＭＯＳＦＥＴ）のゲートに与えられ、そのスイッチング素子のオン／オフが制御される。

本実施形態によれば、前述したセットパルスＳとリセットパルスＲに基づいて、パルス信号Ｖ０のＰＷＭ制御がなされる。セットパルスＳは、クロック信号ｃｌｋを１個ずつ（１周期分ずつ）カウントアップするカウント値ｃｎｔに基づいて立ち上がり、このセットパルスＳの立ち上がりでパルス信号Ｖｏはローレベルからハイレベルになる。したがって、パルス信号Ｖ０の立ち上がりエッジは、クロックｃｌｋの何個目（何番目）なのかに応じて比較的粗く決められる。

これに対して、パルス信号Ｖ０の立ち下がりエッジは、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎの出力ｑ０、ｑ１、ｑ２、ｑ３、・・・のいずれかの立ち上がりエッジによって決まる。ｑ０、ｑ１、ｑ２、ｑ３、・・・の立ち上がりエッジは、クロックｃｌｋの１周期より小さい時間間隔で前段に対して遅延されており、したがって、ｑ０、ｑ１、ｑ２、ｑ３、・・・のうちどの信号（の立ち上がりエッジ）を選択するかでクロックｃｌｋの１周期より細かい時間分解能にてパルス信号Ｖ０のパルス幅変調を実現している。これにより、高速なクロックを必要とせずとも、より細かい時間分解能でもってパルス幅変調を実現でき、コストや消費電流の増大を抑制できる。

クロック発生回路１０の遅延素子Ａ０、Ａ１、Ａ２、・・・Ａｎと、遅延回路２０の遅延素子Ｂ０、Ｂ１、Ｂ２、Ｂ３、・・・Ｂｎとは同じ半導体基板に形成された同じ回路により構成され、且つ同じ制御電圧Ｖｓｒｃにて遅延量を制御しているため、クロック周期を正確に分割した分解能を簡単に得ることができる。図１の回路構成では１クロック周期を約（ｎ＋１）分割することができる。例えば、３２分割する場合、ｎ＝３１となり、遅延素子Ａ０の出力と遅延素子Ａ１６の出力によりクロック信号ｃｌｋを生成する。クロック周期が長くなれば遅延回路２０における伝達遅延が大きくなり、逆に、クロック周期が短くなれば遅延回路２０における伝達遅延は短くなる。

［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置に形成された回路構成を示す模式図である。なお、前述した第１の実施形態と同じ構成要素には同一の符号を付しその詳細な説明は省略する。

第２の実施形態では、クロック発生回路の構成が第１の実施形態と異なる。第２の実施形態におけるクロック発生回路１５は、第１の実施形態におけるクロック発生回路１０の半分の個数の遅延素子Ａ０、Ａ１、・・・Ａ（ｎ＋１）／２と、インバータ回路７０とで形成され、インバータ回路７０の出力端子よりクロック信号ｃｌｋが出力される。また、第１の実施形態ではクロック信号ｃｌｋを生成する際にＥＸＯＲ回路１１を用いていたが、第２の実施形態では不要となる。これにより、本実施形態では、クロック発生回路１５の遅延素子の数が減少することにより、第１の実施形態に比べて半導体チップにおける占有面積を減らせる。

［第３の実施形態］
図６は、本発明の第３の実施形態に係る半導体装置に形成された回路構成を示す模式図である。なお、前述した第１の実施形態と同じ構成要素には同一の符号を付しその詳細な説明は省略する。

クロック発生回路１０と遅延回路２０とは、同じプロセスで同じ半導体基板に形成された遅延素子を有し、且つ同じ制御電圧Ｖｓｒｃが印加されるため、原理的には、遅延回路２０における出力ｑ０、ｑ１、ｑ２、・・・の立ち上がりエッジによってクロックｃｌｋの１周期がほぼ正確に等分割される（１段あたりの遅延量がクロック周期の１／段数となる）が、プロセスバラツキにより両回路１０、２０における遅延素子のペア性がくずれた場合、出力ｑ０、ｑ１、ｑ２、・・・の立ち上がりエッジはクロック周期を正確に等分割したものとならず、遅延の進みや遅れといった遅延量のずれが生じることがある。

そこで、本実施形態では、前述した第１の実施形態の構成に加えて、図６に示すように、エラー検出回路４２とエラー調整回路４１を設けている。また、本実施形態では、遅延回路２５における最終段の遅延素子Ｂｎの後段に遅延素子Ｂ（ｎ＋１）をさらに追加接続させている。この遅延素子Ｂ（ｎ＋１）も、遅延素子Ｂ０、Ｂ１、・・・Ｂｎと同じ半導体基板に形成され同じ回路構成を有する。

エラー検出回路４２は、初段の遅延素子Ｂ０に入力される信号ｖａと、最終段の１つ後段の遅延素子Ｂ（ｎ＋１）の出力信号ｖｅ２と、最終段の遅延素子Ｂｎの出力信号ｖｅ１とに基づいて遅延回路２０における遅延量のずれを検出する。

本実施形態では、最終段の遅延素子Ｂｎの出力信号ｖｅ１の立ち上がりエッジが１クロック周期内に正確に収まるよう制御するために最終段の遅延素子Ｂｎの後段に遅延素子Ｂ（ｎ＋１）をさらに追加している。

仮に、最終段の遅延素子Ｂｎの出力信号ｖｅ１の立ち上がりエッジが１クロック周期に収まらない場合、次のようなことが生じる。

数値を線形に“１”ずつ増加するコマンドを入力した場合を考える。Ｄ［ＭＳＢ］の値は固定し、Ｄ［ＬＳＢ］は“１”ずつ増加し、ｑ０、ｑ１、・・・、ｑｎと単調増加するようにノードが選択されていく。ｑｎのノードが出力するときは理想的には１クロック周期と等しい遅延時間となる。その後、Ｄ［ＬＳＢ］＝０となりＤ［ＭＳＢ］の値が“＋１”される。このとき回路では、外部の１クロック周期＋遅延素子Ｂ０の遅延時間を出力する。このとき、ｑｎのノードの出力が１クロック周期よりも長くなると、その後、値を増加したにもかかわらず遅延素子Ｂ０の遅延量によっては１クロック周期＋遅延素子Ｂ０で出力する時間が短くなることがあり、線形性がくずれ制御に大きな影響を与える可能性がある。そこで、本実施形態では、最終段の遅延素子Ｂｎの出力信号ｖｅ１の立ち上がりエッジが１クロック周期内に正確に収まるように制御するために遅延素子Ｂ（ｎ＋１）をさらに追加している。

図７にエラー検出回路４２の構成を示す。

最終段の遅延素子Ｂｎの出力信号ｖｅ１はフリップフロップ４２ａの入力端子に入力し、最終段の１つ後段の遅延素子Ｂ（ｎ＋１）の出力信号ｖｅ２はフリップフロップ４２ｂの入力端子に入力する。初段の遅延素子Ｂ０への入力信号ｖａは、それぞれのフリップフロップ４２ａ、４２ｂに、立ち下がりエッジでセットパルスとして入力する。

信号ｖａはクロックｃｌｋの１周期分の幅を有するパルスであり、図８に示すように、そのパルス信号ｖａの立ち下がりエッジで、最終段の遅延素子Ｂｎの出力信号ｖｅ１と最終段の１つ後段の遅延素子Ｂ（ｎ＋１）の出力信号ｖｅ２とはそれぞれラッチされる。

遅延量が遅くなる方向にばらついた場合、図８（ａ）に示すように信号ｖａの立ち下がりエッジでｖｅ１、ｖｅ２は共にローレベルにラッチされ、エラー調整回路４１に“００”の値が出力される。この場合、エラー調整回路４１は遅延素子Ｂ０、Ｂ１、・・・Ｂ（ｎ＋１）に流す電流を増加させる。すなわち、クロック発生回路１０の遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎに流れる電流をＩｓｒｃ１、遅延回路２０の遅延素子Ｂ０、Ｂ１、・・・Ｂ（ｎ＋１）に流れる電流をＩｓｒｃ２とすると、Ｉｓｒｃ２はＩｓｒｃ１より増加される（Ｉｓｒｃ２＝Ｉｓｒｃ１＋Δｉ）。動作電流が増加するため遅延素子Ｂ０、Ｂ１、・・・Ｂ（ｎ＋１）は、Δｉを追加するよりも高速に動作する。したがって、遅延量を小さくする方向へフィードバックがかかる。

逆に、遅延量が小さくなる方向にばらついた場合、図８（ｂ）に示すように信号ｖａの立ち下がりエッジでｖｅ１、ｖｅ２は共にハイレベルにラッチされ、エラー調整回路４１に“１１”の値が出力される。この場合、エラー調整回路４１は、Ｉｓｒｃ２をＩｓｒｃ１より減少させる（Ｉｓｒｃ２＝Ｉｓｒｃ１−Δｉ）。動作電流が減少するため遅延素子Ｂ０、Ｂ１、・・・Ｂ（ｎ＋１）は、Δｉを減らすときよりも低速に動作する。したがって、遅延量を大きくする方向へフィードバックがかかる。

図８（ｃ）に示すように信号ｖａの立ち下がりエッジでｖｅ１がハイレベル、ｖｅ２がローレベルにラッチされると遅延量のずれがないとされ、エラー調整回路４１に“１０”の値が出力される。この場合、エラー調整回路４１はＩｓｒｃ２の増減を行わず、現在のＩｓｒｃ２を保持する。

エラー検出回路４２による検出結果が“００”、“１１”の場合には、これが“１０”となるように、エラー調整回路４１はＩｓｒｃ２を調整する。すなわち、エラー調整回路４１は、クロック発生回路１０の遅延素子Ａ０、Ａ１、Ａ（ｎ＋１）／２、・・・Ａｎに電流Ｉｓｒｃ１を流すために印加する第１制御電圧Ｖｓｒｃ１を補正した第２制御電圧Ｖｓｒｃ２を遅延回路２０に印加し、この第２制御電圧Ｖｓｒｃ２によって遅延回路２０の遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）に電流Ｉｓｒｃ２が流れる。

図９にエラー調整回路４１の回路構成の一例を示す。

エラー調整回路４１は、デコーダー４３と、このデコーダー４３からの信号をゲートに受けてオン／オフ制御される例えば８個のスイッチング素子（Ｎ型ＭＯＳ）Ｍ１〜Ｍ８と、Ｐ型ＭＯＳ５１、５３、Ｎ型ＭＯＳ５２、５４から構成されるカレントミラー回路とを有する。

初期状態では、デコーダー４３の出力ポートｉ１〜ｉ８はすべて“０”を出力し、８個のスイッチング素子Ｍ１〜Ｍ８はすべてオフ状態とされ、よってラインＬ１、Ｌ２に電流は流れない。このとき、Ｐ型ＭＯＳ５１はそのゲートに印加される第１制御電圧Ｖｓｒｃ１によってオン状態とされ、ノードｎ１、ｎ２には同じ電流が流れる。この電流に応じたバイアス電圧が各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）に対応するＰ型ＭＯＳ５５のゲートに印加され、Ｐ型ＭＯＳ５５がオン状態となって各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）に電流が供給される。

前述したエラー検出回路４２における検出結果が、“００”の場合は、まず、ポートｉ５からのみ“１”を出力する（他のポートｉ１〜ｉ４、ｉ６〜ｉ８は“０”のままである）。ポートｉ５が“１”になるとスイッチング素子Ｍ５がオンとなり、ラインＬ２に電流が流れる。このラインＬ２に流れる電流をＩ１、前述した初期状態でノードｎ２に流れる電流をＩとすると、ノードｎ２にはＩ＋Ｉ１の電流が流れる。Ｐ型ＭＯＳ５５のゲートには、その電流Ｉ＋Ｉ１に応じたバイアスがかかり、結果として各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）には初期状態よりも大きい電流が流れ、遅延量が小さくなる方向に補正される。

上記補正後、エラー検出回路４２における検出結果が、まだ“００”の場合は、ポートｉ５に加えてポートｉ６からも“１”を出力する。ポートｉ５及びｉ６が“１”になるとスイッチング素子Ｍ５及びＭ６がオンとなり、ラインＬ２にＩ１の２倍の電流が流れる。したがって、ノードｎ２にはＩ＋（２×Ｉ１）の電流が流れ、Ｐ型ＭＯＳ５５のゲートにはその電流Ｉ＋（２×Ｉ１）に応じたバイアスがかかり、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）に流れる電流はより大きくなるよう調整され、遅延量がより小さくなる方向に補正される。

エラー検出回路４２における検出結果が“１０”となればエラー調整回路４１における前述した電流調整は終了するが、エラー検出回路４２における検出結果がまだ“００”を示す場合には、ポートｉ７、ｉ８を順次“１”にして、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）に流れる電流がより大きくなるよう調整する。

エラー検出回路４２における検出結果が、“１１”の場合は、まず、ポートｉ１からのみ“１”を出力する（他のポートｉ２〜ｉ４、ｉ５〜ｉ８は“０”のままである）。ポートｉ１が“１”になるとスイッチング素子Ｍ１がオンとなり、ラインＬ１に電流が流れる。このラインＬ１に流れる電流をＩ１、前述した初期状態でノードｎ１に流れる電流をＩとすると、ノードｎ１にはＩ−Ｉ１の電流が流れる。カレントミラーによって、Ｐ型ＭＯＳ５５のゲートには、電流Ｉ−Ｉ１に応じたバイアスがかかり、結果として各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）には初期状態よりも小さい電流が流れ、遅延量が遅くなる方向に補正される。

上記補正後、エラー検出回路４２における検出結果が、まだ“１１”の場合は、ポートｉ１に加えてポートｉ２からも“１”を出力する。ポートｉ１及びｉ２が“１”になるとスイッチング素子Ｍ１及びＭ２がオンとなり、ラインＬ１にＩ１の２倍の電流が流れる。したがって、ノードｎ１にはＩ−（２×Ｉ１）の電流が流れ、カレントミラーによって、Ｐ型ＭＯＳ５５のゲートにはその電流Ｉ−（２×Ｉ１）に応じたバイアスがかかり、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂｎに流れる電流はより小さくなるよう調整され、遅延量がより遅くなる方向に補正される。

エラー検出回路４２における検出結果が“１０”となればエラー調整回路４１における前述した電流調整は終了するが、エラー検出回路４２における検出結果がまだ“１１”を示す場合には、ポートｉ３、ｉ４を順次“１”にして、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）に流れる電流がより小さくなるよう調整する。

以上のようにして、検出した遅延量のずれに基づいて、各遅延素子Ｂ０、Ｂ１、Ｂ２、・・・Ｂ（ｎ＋１）に流れる電流を調整し、遅延量のずれを補正することで、遅延回路２０における出力ｑ０、ｑ１、ｑ２、・・・の立ち上がりエッジによってクロックｃｌｋの１周期がほぼ正確に等分割される（１段あたりの遅延量がクロック周期の１／段数となる）ことを実現でき、結果として、ＰＷＭ制御の精度及び信頼性を向上させることができる。

なお、前述した具体例は、遅延を小さくする方向および遅くする方向ともに、４段階の調整であるが、ここで想定している遅延量のずれは半導体プロセスのバラツキのみに基づくものであり、現状の半導体プロセスを考慮すれば遅延量のずれはあまり大きいとは考えられず、図９に示すような数段階（数ビット）の調整幅で十分対応可能であり、必要以上のコストアップを抑制できる。

［第４の実施形態］
図１０は、本発明の第４の実施形態に係る半導体装置に形成された回路構成を示す模式図である。なお、前述した実施形態と同じ構成要素には同一の符号を付しその詳細な説明は省略する。

第４の実施形態では、クロック発生回路の構成が第３の実施形態と異なる。第４の実施形態におけるクロック発生回路１５は、第３の実施形態におけるクロック発生回路１０の半分の個数の遅延素子Ａ０、Ａ１、・・・Ａ（ｎ＋１）／２と、インバータ回路７０とで形成され、インバータ回路７０の出力端子よりクロック信号ｃｌｋが出力される。また、第３の実施形態ではクロック信号ｃｌｋを生成する際にＥＸＯＲ回路１１を用いていたが、第４の実施形態では不要となる。これにより、本実施形態では、クロック発生回路１５の遅延素子の数が減少することにより、第３の実施形態に比べて半導体チップにおける占有面積を減らせる。

前述した実施形態では遅延素子として一入力一出力の回路を用いたが、図１１、１２に示すように完全差動回路を遅延素子として使用してもよい。

図１１において、クロック発生回路１６は、（ｎ＋１）個の遅延素子Ｃ０、Ｃ１、・・・Ｃｎを有する。前述した実施形態では、最終段の遅延素子の後段にインバータ回路７０が接続されていたのに対し、図１１に示す構成では、インバータ回路７０を用いずに、（ｎ＋１）個の遅延素子Ｃ０、Ｃ１、・・・Ｃｎによってリングオシレータ構造を形成している。

遅延素子において初段Ｃ０から（ｎ−１）段までは、（＋）出力端子は次段の（−）入力端子に接続され、（−）出力端子は次段の（＋）入力端子に接続されているが、発振を起こすために、最終段Ｃｎの（＋）出力端子は初段Ｃ０の（＋）入力端子に接続され、（−）出力端子は初段Ｃ０の（−）入力端子に接続されている。

遅延回路２６も、クロック発生回路１６と同様に縦続接続された（ｎ＋１）個の遅延素子Ｃ０、Ｃ１、・・・Ｃｎを有するが、これら遅延素子Ｃ０、Ｃ１、・・・Ｃｎはリング状にではなく、直線状に接続されている。

遅延回路２６における遅延素子Ｃ０、Ｃ１、・・・Ｃｎは、クロック発生回路１６におけるクロック周期と同期するためにクロック発生回路１６の遅延素子Ｃ０、Ｃ１、・・・Ｃｎと同一回路構成である。すなわち、クロック発生回路１６の遅延素子と遅延回路２６の遅延素子とは同じ半導体基板（半導体チップ）に形成された同じ構成の遅延素子である。そして、遅延回路２６における各遅延素子Ｃ０、Ｃ１、・・・Ｃｎを流れる電流は、クロック発生回路１６に印加されるのと同じ制御電圧Ｖｓｒｃによって制御され、遅延量が調整される。

フリップフロップ３４はパルスの立ち上がりエッジを検出して動作するため、遅延回路２６も立ち上がりエッジが出力されるように各遅延素子Ｃ０、Ｃ１、・・・Ｃｎの２出力として“＋”、“−”を交互に出力させる必要がある。

完全差動回路として構成された各遅延素子Ｃ０、Ｃ１、・・・Ｃｎの回路構成の一例を図１２に示す。

ｐ型ＭＯＳトランジスタＭｐ１、Ｍｐ２は、ゲートおよびソース電位（電源電圧ＶＤＤ）を共通とし、ｎ型ＭＯＳトランジスタＭｎ１、Ｍｎ２のドレインにそれぞれ接続されている。また、ｎ型ＭＯＳトランジスタＭｎ１、Ｍｎ２のソースは、ｎ型ＭＯＳトランジスタＭｎ３のドレインに接続されている。

トランジスタＭｎ１のゲートは（＋）入力端子として機能し、トランジスタＭｎ２のゲートは（−）入力端子として機能する。トランジスタＭｐ１とトランジスタＭｎ１のドレインは相互に接続され、（−）出力端子となる。トランジスタＭｐ２とトランジスタＭｎ２のドレインは相互に接続され、（＋）出力端子となる。

トランジスタＭｐ１、Ｍｐ２のゲート電位Ｖｂ１と、トランジスタＭｎ３のゲート電位Ｖｂ２を制御することで、この回路の動作電流を調整でき、遅延時間を制御することができる。

再び図１１を参照すると、初段の遅延素子Ｃ０の（＋）端子出力と、遅延素子Ｃ（ｎ＋１）／２の（＋）端子出力は、ＥＸＯＲ回路１１に入力され、ＥＸＯＲ回路１１はクロック信号ｃｌｋを出力する。

前述した実施形態では１クロック周期が（ｎ＋１）個の遅延素子の遅延時間とインバータ回路７０の遅延時間により決定されるため、インバータ回路７０の遅延時間の影響で正確に１クロック周期が１／（ｎ＋１）に分割できないのに対し、図１１の構成では(ｎ＋１)個の遅延素子Ｃ０、Ｃ１、・・・Ｃｎで発振させているため、正確に１クロック周期を１／（ｎ＋１）に分割することができる。

また、図１１の構成においてＥＸＯＲ回路１１を用いずに、図１３に示すように、Ｃ（ｎ＋１）／２個の遅延素子Ｃ０、Ｃ１、・・・Ｃ（ｎ＋１）／２だけでクロック発生回路１７を構成してもよい。このクロック発生回路１７では、図１１に示すクロック発生回路１６に比べて遅延素子の数が半分に減少することにより半導体チップにおける占有面積を減らせる。

前述した各実施形態のデジタルＰＷＭ回路の適用例としてデジタル制御電源を挙げることができる。以下、デジタル制御電源としてＤＣ−ＤＣコンバータを例に挙げて説明する。

図１４はＤＣ−ＤＣコンバータの構成例を示す模式図であり、スイッチング素子Ｑ１、Ｑ２、インダクタＬ、コンデンサＣ、スイッチング素子Ｑ１、Ｑ２のオンオフを制御する制御回路等を有する。

このＤＣ−ＤＣコンバータは、ハイサイドのスイッチング素子Ｑ１とローサイドのスイッチング素子Ｑ２とを交互にオンオフすることで入力電圧Ｖｉｎよりも低い（平均）出力電圧Ｖｏｕｔを得る降圧型ＤＣ−ＤＣコンバータ（buck converter）である。

図１４において破線で囲んだ要素（比較器３、Ａ／Ｄ変換回路４、ＰＩＤ（proportional-integral-derivative）補償器５、デジタルＰＷＭ回路６、スイッチング素子Ｑ１、Ｑ２）は、１チップ（または１パッケージ）化されたＩＣ３０として構成される。

各々のスイッチング素子Ｑ１、Ｑ２は、例えばパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、それぞれのゲート端子はデジタルＰＷＭ回路６と接続されている。

ハイサイドのスイッチング素子Ｑ１のソース−ドレイン間は、入力電圧源１とスイッチノード４０との間に接続され、ローサイドのスイッチング素子Ｑ２のソース−ドレイン間は、スイッチノード４０とグランドとの間に接続されている。両スイッチング素子Ｑ１、Ｑ２の接続点であるスイッチノード４０はインダクタＬを介して負荷２に接続される。また、出力電圧を短時間に大きく変動させないためのフィルタ素子として、コンデンサＣがインダクタＬの出力側とグランドとの間に接続されている。

スイッチング素子Ｑ１、Ｑ２のオンオフを制御するため、デジタルＰＷＭ回路６からは、ほぼ反転位相のスイッチングパルスがスイッチング素子Ｑ１、Ｑ２の各々のゲートに供給される。

ハイサイドのスイッチング素子Ｑ１がオンで、ローサイドのスイッチング素子Ｑ２がオフのときは、入力電圧源１からスイッチング素子Ｑ１を経由してインダクタＬに電流が流れ、インダクタ電流が増加し、インダクタＬにエネルギーが蓄積される。そして、ハイサイドのスイッチング素子Ｑ１がオフに、ローサイドのスイッチング素子Ｑ２がオンになると、インダクタＬは蓄積したエネルギーを放出し、グランドからスイッチング素子Ｑ２を経由してインダクタＬを流れる還流電流が流れる（インダクタ電流は減少していく）。

出力電圧Ｖｏｕｔは、目標出力電圧（リファレンス電圧Ｖｒｅｆ）に収束するよう制御される。具体的には、出力電圧Ｖｏｕｔは比較器３に入力され、比較器３は出力電圧Ｖｏｕｔとリファレンス電圧Ｖｒｅｆとの比較結果をＡ／Ｄ変換回路４に出力し、Ａ／Ｄ変換回路４は目標出力電圧から実際の出力電圧がどれくらいずれているかを示すエラー信号ｅをデジタル信号として補償器５に出力する。このエラー信号ｅを受けて、補償器５は、スイッチング素子Ｑ１、Ｑ２のオンオフのデューティを計算し、デューティ指令値ｄとしてデジタルＰＷＭ回路６に出力する。

また、両スイッチング素子Ｑ１、Ｑ２が同時にオン状態にされると、非常に大きな電流（貫通電流）が両スイッチング素子Ｑ１、Ｑ２を介してグランドに流れることになる。これを避けるために、スイッチング素子Ｑ１、Ｑ２のオンオフのデューティを設定するにあたって、両スイッチング素子Ｑ１、Ｑ２が共にオフとなる期間であるデッドタイムを設定している。

以下、図１５〜図２０、図３８〜図４０を参照して、デジタルＰＷＭ回路の具体例について説明する。以下に示す各デジタルＰＷＭ回路８１〜８７は、図１４に示すデジタルＰＷＭ回路６に対応する。

［第５の実施形態］
図１５は、本発明の第５の実施形態に係るデジタルＰＷＭ回路８１の構成を例示する模式図である。

デジタルＰＷＭ回路８１は補償器５から送られるデューティ指令値ｄに応じて、ゲート制御信号を生成する。ゲート制御信号Out_mx2およびdl1_clkはフリップフロップ７１を動作させハイサイドのスイッチング素子Ｑ１をオンオフするゲート信号を生成する。ゲート制御信号Out_mx3およびOut_mx4はフリップフロップ７２を動作させローサイドのスイッチング素子Ｑ２をオンオフするゲート信号を生成する。

また、デジタルＰＷＭ回路８１は、図示しないクロック発生回路もさらに有する。このクロック発生回路は、前述した実施形態と同様に、複数の遅延素子をリング状に縦続接続させたリングオシレータ構造となっており、このクロック発生回路が生成するクロック信号（clock）に同期してデジタルＰＷＭ回路８１は動作する。また、そのクロック発生回路における遅延素子と、図１５に示す各遅延回路６１〜６３が有する遅延素子Ｄとは、同じ半導体基板に同じ構成で形成された遅延素子である。

図１６は、デジタルＰＷＭ回路８１における主要な信号のタイミングチャートである。

カウンタ４６は、クロック発生回路が発生するclock（図１６（ａ））を１個（１周期分）ずつ、図１６（ｂ）に示すようにカウントし、例えば３ビットのカウント値として各コンパレータ４８、４９、５７、５８に供給する。

図１４に示す補償器５で計算されたデューティ指令値（デジタル信号）ｄのうちの上位数ビット（ＭＳＢ）は、入力レジスタ４７を介してコンパレータ４８、５７、５８に供給される。デューティ指令値ｄのうちの下位数ビット（ＬＳＢ）は、入力レジスタ４７を介して、複数入力１出力の選択回路であるマルチプレクサＭＵＸＡ、ＭＵＸＢ、ＭＵＸＣに供給される。

コンパレータ４８は、カウント値とＭＳＢとが一致するタイミングで、クロック１周期分のパルス幅の信号dl2_clk（図１６（ｄ））を遅延回路６１に出力する。この信号dl2_clkは、各遅延素子Ｄを初段から順に伝達していき、各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。

各遅延素子Ｄの出力信号は、マルチプレクサＭＵＸＡに入力する。マルチプレクサＭＵＸＡは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つ（図１６（ｅ））を選択して、フリップフロップ７１のリセット端子Ｒに出力する。

コンパレータ４９は、カウント値が例えば“０００”に一致するタイミングで、クロック１周期分のパルス幅の信号dl1_clk（図１６（ｃ））を、フリップフロップ７１のセット端子Ｓに出力する。

フリップフロップ７１は、図１６（ｆ）に示すパルス信号を出力端子Ｑから出力する。この出力信号は、セット端子Ｓに入力する信号dl1_clk（図１６（ｃ））がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり、リセット端子Ｒに入力されるマルチプレクサＭＵＸＡの出力信号Out_mx2（図１６（ｅ））がローレベルの間はハイレベルを保持し、そのリセット端子Ｒに入力する信号Out_mx2がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。フリップフロップ７１の出力信号（図１６（ｆ））は、ハイサイドスイッチング素子Ｑ１の制御端子（ゲート）に供給され、これに基づいてスイッチング素子Ｑ１はオンオフされる。

すなわち、ハイサイドスイッチング素子Ｑ１をオンオフするスイッチングパルスの立ち上がりタイミングはクロック信号（clock）に同期したタイミングで設定され、立ち下がりタイミングは、遅延回路６１における信号遅延を利用して、クロック信号（clock）より細かい時間分解能で設定される。

ローサイドのスイッチング素子Ｑ２をオンオフさせるスイッチングパルスについては、前述したデッドタイム調整の精度を高めるため、立ち上がりと立ち下がりの両タイミングを、遅延回路６２、６３を用いてクロック信号（clock）より細かい時間分解能で設定している。

すなわち、コンパレータ５７は、カウント値とＭＳＢとが一致するタイミングで、クロック１周期分のパルス幅の信号dl3_clk（図１６（ｉ））を遅延回路６２に出力する。この信号dl3_clkは、各遅延素子Ｄを初段から順に伝達していき、各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。

遅延回路６２における各遅延素子Ｄの出力信号は、マルチプレクサＭＵＸＢに入力する。マルチプレクサＭＵＸＢは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つ（図１６（ｊ））を選択して、フリップフロップ７２のリセット端子Ｒに出力する。

コンパレータ５８は、カウント値とＭＳＢとが一致するタイミングで、クロック１周期分のパルス幅の信号dl4_clk（図１６（ｇ））を遅延回路６３に出力する。この信号dl4_clkは、遅延回路６３の各遅延素子Ｄを初段から順に伝達していき、各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。

遅延回路６３における各遅延素子Ｄの出力信号は、マルチプレクサＭＵＸＣに入力する。マルチプレクサＭＵＸＣは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つ（図１６（ｈ））を選択して、フリップフロップ７２のセット端子Ｓに出力する。

フリップフロップ７２は、図１６（ｋ）に示す信号を出力端子Ｑから出力する。この出力信号は、セット端子Ｓに入力されるマルチプレクサＭＵＸＣの出力信号Out_mx4（図１６（ｈ））がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり、リセット端子Ｒに入力されるマルチプレクサＭＵＸＢの出力信号Out_mx3（図１６（ｊ））信号がローレベルの間はハイレベルを保持し、そのリセット端子Ｒに入力する信号Out_mx3がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。このフリップフロップ７２の出力信号（図１６（ｋ））は、ローサイドスイッチング素子Ｑ２の制御端子（ゲート）に供給され、これに基づいてスイッチング素子Ｑ２はオンオフされる。

［第６の実施形態］
図１７は、本発明の第６の実施形態に係るデジタルＰＷＭ回路８２の構成を例示する模式図である。なお、図１５に示す要素と同じ要素については同じ符号を付している。

本実施形態では、図１５に示す前述した回路におけるクロック発生回路と３つの遅延回路６１〜６３の機能を１つに集約している。すなわち、遅延回路６４は、クロック信号（clock）を生成する機能も有する。

遅延回路６４は、縦続接続された複数の遅延素子Ｄと、インバータ回路６５とを有し、最終段の遅延素子Ｄの出力はインバータ回路６５に入力し、そのインバータ回路６５の出力は初段の遅延素子Ｄに入力するリングオシレータ構造となっている。

また、本実施形態では、コンパレータ４８の出力とマルチプレクサＭＵＸＡの出力とを２入力とするＡＮＤゲート６６、コンパレータ５８の出力とマルチプレクサＭＵＸＢの出力とを２入力とするＡＮＤゲート６７、コンパレータ５７の出力とマルチプレクサＭＵＸＣの出力とを２入力とするＡＮＤゲート６８が設けられている。ＡＮＤゲート６６の出力はフリップフロップ７１のリセット端子Ｒに入力し、ＡＮＤゲート６７の出力はフリップフロップ７２のリセット端子Ｒに入力し、ＡＮＤゲート６８の出力はフリップフロップ７２のセット端子Ｓに入力する。

デジタルＰＷＭ回路全体としての機能は図１５に示す回路と同様であるが、本実施形態では、コンパレータ４８に入力するカウント値とＭＳＢとが一致した時に対応するマルチプレクサＭＵＸＡの出力を有効にし、コンパレータ５８に入力するカウント値とＭＳＢとが一致した時に対応するマルチプレクサＭＵＸＢの出力を有効にし、コンパレータ５７に入力するカウント値とＭＳＢとが一致した時に対応するマルチプレクサＭＵＸＣの出力を有効にする。

すなわち、ＡＮＤゲート６６の２入力が共にハイレベルになったタイミングで、フリップフロップ７１のリセット端子Ｒにリセット信号が送信され、フリップフロップ７１の出力がハイレベルからローレベルに切り替わる。また、ＡＮＤゲート６８の２入力が共にハイレベルになったタイミングで、フリップフロップ７２のセット端子Ｓにセット信号が送信され、フリップフロップ７２の出力がローレベルからハイレベルに立ち上がり、ＡＮＤゲート６７の２入力が共にハイレベルになったタイミングで、フリップフロップ７２のリセット端子Ｒにリセット信号が送信され、フリップフロップ７２の出力がハイレベルからローレベルに切り替わる。

以上のようにして、本実施形態でも、ハイサイドスイッチング素子Ｑ１をオンオフするスイッチングパルスの立ち上がりタイミングはクロック信号（clock）に同期したタイミングで設定され、立ち下がりタイミングはクロック信号（clock）より細かい時間分解能で設定され、ローサイドのスイッチング素子Ｑ２をオンオフさせるスイッチングパルスについては、立ち上がりと立ち下がりの両タイミングがクロック信号（clock）より細かい時間分解能で設定される。

前述した図１５に示す実施形態における遅延回路（ディレイライン）６１、６２、６３は、それぞれ全体の遅延量がクロック信号（clock）の１周期分に等しくなること、および各遅延素子Ｄの遅延量が等しくなることが要求される。現状これを満たすのは難しく、また図１５の構成では遅延素子が１チップ内で占める面積が大きくなりがちである。

これに対して図１７に示す実施形態では、クロック発生器および遅延回路６１〜６３に相当する機能を１つの回路６４に集約することで、精度良く全体の遅延量をクロック１周期分にすることができ、且つ少ない素子数で構成できるため、各遅延素子の遅延量のばらつきも抑制でき、遅延素子の占有面積も低減できる。すなわち、本実施形態では、構成を単純化することで、特性の改善と面積低減を図れる。

［第７の実施形態］
図１８は、本発明の第７の実施形態に係るデジタルＰＷＭ回路８３の構成を例示する模式図である。なお、図１７に示す要素と同じ要素については同じ符号を付している。

本実施形態では、遅延回路６４を、ＤＬＬ（Delay Locked Loop）またはＰＬＬ（Phase Locked Loop）の一要素として組み込んでいる。このＤＬＬ／ＰＬＬ７５においては、ＰＤ（Phase Detector）７４が、外部クロックと、遅延回路６４が生成する内部クロックclockとの位相差を検出し、遅延回路６４にフィードバックし、内部クロックclockを外部クロックに同期させることで、内部クロックclockの位相（周波数）を、処理、電圧、温度等の変化に左右されることなく一定に維持することができる。この内部クロックclockに同期させてＤＣ−ＤＣコンバータのシステムを動作させることで、システム全体の特性向上が図れる。

［第８の実施形態］
図１９は、本発明の第８の実施形態に係るデジタルＰＷＭ回路８４の構成を例示する模式図である。なお、前述した実施形態と同じ要素については同じ符号を付している。また、図３７は、デジタルＰＷＭ回路８４における主要な信号のタイミングチャートである。

前述した実施形態と同様、ハイサイドのスイッチングパルスを出力するフリップフロップ７１のリセット端子ＲにはマルチプレクサＭＵＸＡの出力信号Out_mx2（図３７（ｂ））が入力し、セット端子Ｓにはコンパレータ４９の出力信号dl1_clk（図３７（ａ））が入力する。

ローサイドのスイッチングパルスを出力するフリップフロップ７２のセット端子Ｓには、遅延素子７８によって上記信号Out_mx2を遅延させた信号（図３７（ｅ））が入力し、リセット端子Ｒには、遅延素子７７によって上記信号dl1_clkを遅延させた信号（図３７（ｆ））が入力する。遅延素子７７と遅延素子７８は遅延量を調整可能である。

また、ハイサイドのフリップフロップ７１の出力信号（図３７（ｃ））は、遅延素子７６によって遅延される（図３７（ｄ））。

本実施形態では、デジタルＰＷＭの時間分解能を決める遅延回路６１は１つだけで済ませて、この遅延回路６１とは別に設けた遅延素子７６〜７８による信号遅延を利用してデッドタイムを作り出す。具体的には、遅延素子７６の遅延量と遅延素子７７の遅延量との差で、ローサイドスイッチング素子Ｑ２がオフになり、ハイサイドスイッチング素子Ｑ１がオンになるまでのデッドタイムを生成し、遅延素子７６の遅延量と遅延素子７８の遅延量との差で、ハイサイドスイッチング素子Ｑ１がオフになり、ローサイドスイッチング素子Ｑ２がオンになるまでのデッドタイムを生成する。これらの遅延素子７６〜７８は、遅延回路６１と同一の特性である必要はないため、設計がしやすくなる。

［第９の実施形態］
図２０に示すデジタルＰＷＭ回路８５のように、図１９に示す実施形態に対してＤＬＬ／ＰＬＬ７５を用いることで、内部クロックclockを外部クロックに同期させて一定に維持することができる。この内部クロックclockに同期させてＤＣ−ＤＣコンバータのシステムを動作させることで、システム全体の特性向上が図れる。

［第１０の実施形態］
図３８は、本発明の第１０の実施形態に係るデジタルＰＷＭ回路８６の構成を例示する回路図である。このデジタルＰＷＭ回路８６は、図１５に示す上記第５の実施形態におけるデジタルＰＷＭ回路８１と同様な構成となっている。
また、図３９は、本実施形態のデジタルＰＷＭ回路８６における主要な信号のタイミングチャートである。

図３９（ａ）のＤ１は、前述した図１６（ｆ）と同様にハイサイドスイッチング素子Ｑ１のゲート駆動信号を示し、図３９（ｄ）のＤ２は、図１６（ｋ）と同様にローサイドスイッチング素子Ｑ２のゲート駆動信号を示す。

図３９（ｂ）のＤ２_setは図３８の回路におけるマルチプレクサ１０２の出力を示し、このＤ２_setは図１５の回路におけるマルチプレクサＭＵＸＣの出力Out_mx4（図１６（ｈ））に対応する。図３９（ｃ）のＤ２_resetは図３８の回路におけるマルチプレクサ１０３の出力を示し、このＤ２_resetは図１５の回路におけるマルチプレクサＭＵＸＢの出力Out_mx3（図１６（ｊ））に対応する。

また、図３９において、“ｄｕｔｙ”は、Ｄ１の１周期（１スイッチングサイクル）におけるオン時間を示し、“ｔｄ１”は、Ｄ１がオンからオフになった後Ｄ２がオフからオンになるまでのデッドタイムを示し、“ｔｄ２”は、Ｄ２がオンからオフになった後Ｄ１がオフからオンになるまでのデッドタイムを示す。

図３８に示す第１０の実施形態に係るデジタルＰＷＭ回路８６は、３つの遅延回路９１〜９３と、これらにそれぞれ対応して設けられた３つのマルチプレクサ１０１〜１０３を有する。

各遅延回路９１〜９３は、それぞれ、縦続接続された複数段の遅延素子Ｄを有する。これら遅延素子Ｄの各々は、同じ半導体基板に形成された同一回路構成の遅延素子である。また、遅延回路９２と遅延回路９３においては、遅延素子Ｄの数（段数）が同じであり、各遅延素子Ｄに供給される制御電流Ｉｓｒｃ２も同じである。

各遅延回路９１〜９３の前段には、それぞれ、コンパレータ４８、５７、５８が設けられ、各コンパレータ４８、５７、５８にはカウンター４６のカウント値ｃｎｔと、例えば５ビットのデジタル信号のうち上位３ビットのデジタル信号ＭＳＢが入力する。

カウンタ４６は、クロック信号clk（図１６（ａ））を１個（１周期分）ずつ、図１６（ｂ）に示すようにカウントし、例えば３ビットのカウント値として各コンパレータ４８、５７、５８に供給する。

コンパレータ４８は、カウント値とＭＳＢ［ｄｕｔｙ］とが一致するタイミングで、クロック１周期分のパルス幅の信号ｖａ（図１６（ｄ）のdl2_clkに対応）を遅延回路９１に出力する。この信号ｖａは、各遅延素子Ｄを初段から順に伝達していき、各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。

遅延回路９１における各遅延素子Ｄの出力信号は、マルチプレクサ１０１に入力する。マルチプレクサ１０１はデジタル信号ＬＳＢ［ｄｕｔｙ］に基づいて、各遅延素子Ｄの出力信号のうち１つを選択して、フリップフロップ７１のリセット端子Ｒに出力する。このリセットパルスは、図１６（ｅ）のOut_mx2に対応する。

また、フリップフロップ７１のセット端子には、クロック信号に同期したタイミングで、セットパルス（図１６（ｃ）dl1_clkに対応）が入力する。

フリップフロップ７１は、図３９（ａ）に示す信号Ｄ１（図１６（ｆ）の信号に対応）を出力端子Ｑから出力する。この出力信号は、セットパルスがローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり、リセットパルス（マルチプレクサ１０１の出力）がローレベルの間はハイレベルを保持し、そのリセットパルスがローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。フリップフロップ７１の出力信号Ｄ１は、ハイサイドスイッチング素子Ｑ１の制御端子（ゲート）に供給され、これに基づいてハイサイドスイッチング素子Ｑ１はオンオフされる。

すなわち、ハイサイドスイッチング素子Ｑ１をオンオフするスイッチングパルスの立ち上がりタイミングはクロック信号に同期したタイミングで設定され、立ち下がりタイミングは、遅延回路９１における信号遅延を利用して、クロック信号より短い時間分解能で設定される。

ローサイドスイッチング素子Ｑ２をオンオフさせるスイッチングパルスについては、前述したデッドタイム調整の精度を高めるため、立ち上がりと立ち下がりの両タイミングを、それぞれ遅延回路９２、９３を用いてクロック信号より短い時間分解能で設定している。

すなわち、コンパレータ５７は、カウント値とＭＳＢ［ｄｕｔｙ＋ｔｄ１］とが一致するタイミングで、クロック１周期分のパルス幅の信号ｖｂを遅延回路９２に出力する。この信号ｖｂは、各遅延素子Ｄを初段から順に伝達していき、各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。

遅延回路９２における各遅延素子Ｄの出力信号は、マルチプレクサ１０２に入力する。マルチプレクサ１０２は信号ＬＳＢ［ｄｕｔｙ＋ｔｄ１］に基づいて、各遅延素子Ｄの出力信号のうち１つを選択して、セットパルスＤ２_set（図３９（ｂ））として、フリップフロップ７２のセット端子Ｓに出力する。

コンパレータ５８は、カウント値とＭＳＢ［１−ｔｄ２］とが一致するタイミングで、クロック１周期分のパルス幅の信号ｖｃを遅延回路９３に出力する。この信号ｖｃは、遅延回路９３の各遅延素子Ｄを初段から順に伝達していき、各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。

遅延回路９３における各遅延素子Ｄの出力信号は、マルチプレクサ１０３に入力する。マルチプレクサ１０３は信号ＬＳＢ［１−ｔｄ２］に基づいて、各遅延素子Ｄの出力信号のうち１つを選択して、リセットパルスＤ２_reset（図３９（ｃ））として、フリップフロップ７２のリセット端子Ｒに出力する。

フリップフロップ７２は、図３９（ｄ）に示す信号Ｄ２を出力端子Ｑから出力する。この出力信号Ｄ２は、セットパルスＤ２_setがローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり、リセットパルスＤ２_resetがローレベルの間はハイレベルを保持し、そのリセットパルスＤ２_resetがローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。このフリップフロップ７２の出力信号Ｄ２は、ローサイドスイッチング素子Ｑ２の制御端子（ゲート）に供給され、これに基づいてスイッチング素子Ｑ２はオンオフされる。

ＤＣ−ＤＣコンバータにおける出力電圧の電圧精度を上げるためには、ハイサイドスイッチング素子Ｑ１の駆動信号Ｄ１には高い時間分解能で生成することが要求される。そのため、Ｄ１の立ち下がりタイミングを設定する遅延回路９１を構成する遅延素子Ｄには、その遅延時間を短くするため、ある程度大きい制御電流Ｉｓｒｃ１を供給することが求められる。

また、クロック周期に対して時間分解能を短くするためには遅延素子Ｄの数は大きくなり、そのような遅延回路が３つもあるとチップ内におけるデジタルＰＷＭ回路の占有面積が大きくなってしまう。

一方、ローサイドスイッチング素子Ｑ２の駆動信号Ｄ２を生成するにあたっては、ハイサイドの駆動信号Ｄ１ほどの時間分解能は要求されない。例えば、ハイサイドの駆動信号Ｄ１の時間分解能が１００ピコ秒であったならば、ローサイドの駆動信号Ｄ２の時間分解能としては、その十倍の１ナノ秒程度あればよい。これは、ローサイドスイッチング素子Ｑ２のオンオフタイミングを１００ピコ秒の単位で変えても、電力の変換効率には大きく影響しないためである。

そこで、本実施形態では、図３９に示すように、駆動信号Ｄ１の時間分解能がｄｔ１であるならば、駆動信号Ｄ２の立ち上がりタイミングを決めるＤ２_set信号と、立ち下がりタイミングを決めるＤ２_reset信号のそれぞれの時間分解能ｄｔ２は、ｄｔ１より長くする（ｄｔ１＜ｄｔ２）。

具体的には、図３８の回路において、遅延回路９２、９３における各遅延素子Ｄに供給する電流Ｉｓｒｃ２を、遅延回路９１の各遅延素子Ｄに供給する電流Ｉｓｒｃ１よりも減らしている（Ｉｓｒｃ１＞Ｉｓｒｃ２）。例えば、ｎを１以上の整数とすると、Ｉｓｒｃ１＝Ｉｓｒｃ２×２^ｎという関係を規定することができる。但し、このとき各遅延素子Ｄの遅延時間は各遅延素子Ｄに供給する電流に比例するという関係が成り立っている。遅延素子に供給する電流が小さくなると、その分、ゲート容量に充電する時間がかかり、１つあたりの遅延素子における遅延時間が長くなり、上記ｄｔ１＜ｄｔ２を実現できる。また、遅延回路９２、９３に供給する電流を減らすことができるということは消費電流を小さくできる。

前述したように、遅延素子に流す電流を小さくすると遅延時間が長くなるが、遅延時間が長くなると、全遅延素子による総遅延量が１クロック周期に収まらなくなるおそれがあるので、本実施形態では遅延回路９２、９３におけるそれぞれの遅延素子数（段数）を遅延回路９１の遅延素子数（段数）よりも減らしている。すなわち、遅延回路９１の遅延素子数を（ｋ＋１）、遅延回路９２、９３における遅延素子数を（ｍ＋１）とすると、ｋ＞ｍである。さらには、ｎを１以上の整数とすると、（ｋ＋１）＝（ｍ＋１）×２^ｎという関係を規定することができる。遅延素子数を減らすことで、遅延素子の占有面積を減らせるだけでなく、各遅延素子の出力を受けるマルチプレクサ１０２、１０３の回路規模も小さくできる。

すなわち、本実施形態によれば、電力変換効率にはそれほど影響を与えずに、消費電力の低減や、回路規模の低減によるコストダウンを図れる。

なお、上記説明では、遅延回路９２と遅延回路９３とは、遅延素子数を同じｍ、供給する電流も同じＩｓｒｃ２としたが、それら２つの遅延回路９２、９３で素子数や供給電流を異ならせてもよい。

図３６において負荷電流ｉＬが小さく、ハイサイドのスイッチング素子Ｑ１がオフでローサイドのスイッチング素子Ｑ２がオンする回生期間において、インダクタＬの磁気エネルギーがある時間で０になり、出力端子からローサイドのスイッチング素子Ｑ２を介してグランドへ電流が流れるモードが存在する。このとき、出力端子にあるコンデンサから電荷が失われるだけでなく、電流がスイッチング素子Ｑ２に流れることでＱ２のオン抵抗により導通損失が発生する。これにより電力の変換効率を著しく悪化させる。
そこで、出力端子からローサイドのスイッチング素子Ｑ２を介してグランドへ電流が流れる期間は、Ｑ２をオフさせることが望ましい。Ｑ２をオフすることで、電流のパスが存在しないため損失が発生せず、電力の変換効率を改善することができる。
Ｑ２をオフするタイミングを、インダクタＬの磁気エネルギーが０になる前に十分時間をとってオフすることができる容易に考えられる。このとき、インダクタＬの磁気エネルギーが０ではないため、Ｑ２をオフしても電流はＱ２の内蔵ダイオードを流れつづける。このとき、内蔵ダイオードはＭＯＳ構造部に比べてオン電圧が高いため、導通損失はＭＯＳ構造部がオンしているときに比べて大きくなる。したがって、ｔｄ２の時間分解能は効率を改善するためにｔｄ１より必要な場合がある。この場合には、遅延回路９３の遅延素子Ｄの数は、遅延回路９２の遅延素子Ｄの数より大きく設定する。
いずれにしても、遅延回路９２、９３においては、遅延回路９１よりも遅延素子数を小さくして、供給電流も小さくする必要がある。

［第１１の実施形態］
図４０は、本発明の第１１の実施形態に係るデジタルＰＷＭ回路８７の構成を例示する回路図である。

上記第１０の実施形態では、図３９に示すように、Ｄ２のセットパルスＤ２_setは、カウンター４６でＭＳＢ［ｄｕｔｙ＋ｔｄ１］をカウントし、コンパレータ５７でＬＳＢ［ｄｕｔｙ＋ｔｄ１］を比較して遅延回路９２に信号を入力している。この構成において、デッドタイムｔｄ１は負の値も設定可能である。ｔｄ１が負の値とは、Ｄ２の立ち上がりのタイミングをＤ１の立ち下がりのタイミングの前にもってくる場合に相当する。ハイサイドのスイッチング素子のオフ時間に比べ、ローサイドのスイッチング素子のオン時間が極端に大きい場合に、ｔｄ１を負にする必要があるが、一般的にハイサイドとローサイドのスイッチング素子のオン時間、オフ時間が極端に異なるものは使用しない。したがって、ｔｄ１が負になることは稀である。

そこで、本実施形態では、図４０に示すように、Ｄ１のリセットパルスを生成する信号（マルチプレクサ１０１の出力）を、Ｄ２のセットパルスＤ２_setを生成する遅延回路９２に入力させている。こうすることで、Ｄ１の立ち下がりを基準に、Ｄ２の立ち上がりを生成しているため、遅延回路９２の前段におけるカウンター４６とコンパレータ５７が不要となり、第１０の実施形態よりも回路規模を小さくできる。

なお、本実施形態においては、上記第１０の実施形態と同様に、遅延回路９２、９３においては、遅延回路９１よりも遅延素子数を小さくして、供給電流も小さくすることで、駆動信号Ｄ２の立ち上がりタイミングを決めるＤ２_set信号と、立ち下がりタイミングを決めるＤ２_reset信号のそれぞれの時間分解能ｄｔ２を、駆動信号Ｄ１の時間分解能ｄｔ１よりも長く（ｄｔ１＜ｄｔ２）してもよいし、あるいはｄｔ２＝ｄｔ１としてもよい。
また、上記第１０の実施形態と同様に遅延回路９２と遅延回路９３とは、遅延素子数を同じｍ、供給する電流も同じＩｓｒｃ２としたが、それら２つの遅延回路９２、９３で素子数や供給電流を異ならせてもよい。

［第１２の実施形態］
次に、前述した図１４に示す構成における比較器３とＡ／Ｄ変換回路４に対応する構成の一具体例について説明する。図２１は、本発明の第１２の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する模式図である。なお、前述した実施形態と同じ要素については同じ符号を付している。

スイッチング素子Ｑ１、Ｑ２、インダクタＬ、コンデンサＣを有するスイッチング電源回路の出力電圧Ｖｏｕｔは、Ｄ／Ａ変換回路７、比較器３ａ〜３ｆ、Ａ／Ｄ変換回路４を有するエラー信号生成回路にて目標出力電圧と比較され、出力電圧Ｖｏｕｔと目標出力電圧との差分に対応するエラー信号ｅが生成される。

具体的には、出力電圧Ｖｏｕｔは、比較器３ａ〜３ｆに入力され、目標出力電圧（リファレンス電圧Ｖｒｅｆ）と比較される。Ｄ／Ａ変換回路７には、図２２に示すように、リファレンス電圧Ｖｒｅｆを中心として、複数段階（図に示す例では６つ）のＢｉｎ（閾値）が設定され、それぞれの比較器３ａ〜３ｆにアナログ電圧として供給する。

比較器３ａはＶｒｅｆと（Ｖｒｅｆ＋ｑ／２）とを比較し、比較器３ｂはＶｒｅｆと（Ｖｒｅｆ−ｑ／２）とを比較し、比較器３ｃはＶｒｅｆと（Ｖｒｅｆ＋３ｑ／２）とを比較し、比較器３ｄはＶｒｅｆと（Ｖｒｅｆ−３ｑ／２）とを比較し、比較器３ｅはＶｒｅｆと（Ｖｒｅｆ＋５ｑ／２）とを比較し、比較器３ｆはＶｒｅｆと（Ｖｒｅｆ−５ｑ／２）とを比較する。

Ａ／Ｄ変換回路４は、比較器３ａ〜３ｆの比較結果を受け、目標出力電圧（レファレンス電圧Ｖｒｅｆ）に対する出力電圧Ｖｏｕｔのずれ量を補正するための制御パラメータをエラー信号（デジタル値）ｅとして補償器５に出力する。

Ａ／Ｄ変換回路４は、図２３に示すような、Ｂｉｎ（ｑ／２、−ｑ／２、３ｑ／２、−３ｑ／２、５ｑ／２、−５ｑ／２）と、制御パラメータ（ｑ、−ｑ、３ｑ、−３ｑ、５ｑ、−５ｑ、）との対応関係が予め書き込まれたLook Up Tableを参照しエラー信号ｅを決定する。

出力電圧ＶｏｕｔがＶｒｅｆより大きくなり（Ｖｒｅｆ＋ｑ／２）に達するまでずれると制御パラメータ“ｑ”に対応するエラー信号ｅが出力され、出力電圧ＶｏｕｔがＶｒｅｆより小さくなり（Ｖｒｅｆ−ｑ／２）に達するまでずれると制御パラメータ“−ｑ”に対応するエラー信号ｅが出力され、出力電圧ＶｏｕｔがＶｒｅｆより大きくなり（Ｖｒｅｆ＋３ｑ／２）に達するまでずれると制御パラメータ“２ｑ”に対応するエラー信号ｅが出力され、出力電圧ＶｏｕｔがＶｒｅｆより小さくなり（Ｖｒｅｆ−３ｑ／２）に達するまでずれると制御パラメータ“−２ｑ”に対応するエラー信号ｅが出力され、出力電圧ＶｏｕｔがＶｒｅｆより大きくなり（Ｖｒｅｆ＋５ｑ／２）に達するまでずれると制御パラメータ“３ｑ”に対応するエラー信号ｅが出力され、出力電圧ＶｏｕｔがＶｒｅｆより小さくなり（Ｖｒｅｆ−５ｑ／２）に達するまでずれると制御パラメータ“−３ｑ”に対応するエラー信号ｅが出力される。

補償器５は、エラー信号ｅに基づいてデューティ指令値ｄを計算し、デジタルＰＷＭ回路６に出力する。例えば、エラー信号ｅと、これに対して計算されたデューティ指令値ｄとの対応関係が予め書き込まれたLook Up Tableを参照して、デューティ指令値ｄを決定する。

デジタルＰＷＭ回路６は、デューティ指令値ｄに基づいて、前述した実施形態のように、ハイサイドスイッチング素子Ｑ１のゲートに与えるスイッチングパルスと、ローサイドスイッチング素子Ｑ２のゲートに与えるスイッチングパルスを生成し各スイッチング素子Ｑ１、Ｑ２に供給する。

［第１３の実施形態］
次に、図２４〜２６を参照して、本発明の第１３の実施形態について説明する。図２４、２５、２６は、それぞれ前述した図２１、図２２、図２３に対応する図である。

負荷急変により急激に出力電圧Ｖｏｕｔが変動した場合に、Ｖｒｅｆに対するずれ量が最上位または最下位のＢｉｎを越えてしまうと、その領域ではＶｒｅｆからどれだけ離れていても全く同じ制御パラメータ（３ｑまたは−３ｑ）となるため、極端に（Ｖｒｅｆ＋５ｑ／２）より大きくずれた場合や（Ｖｒｅｆ−５ｑ／２）より小さくずれた場合には、制御パラメータ（３ｑまたは−３ｑ）１回分の制御だけではＶｒｅｆに収束せず、制御パラメータ（３ｑまたは−３ｑ）による制御を何回か繰り返すことになりＶｒｅｆに収束させるのに時間がかかってしまうことがある。すなわち、Ｂｉｎ幅、制御パラメータが固定されていると、大きな負荷急変に対する制御応答性が悪くなる。

そこで、本実施形態では、最上位のＢｉｎ（Ｖｒｅｆ＋５ｑ／２）と最下位のＢｉｎ（Ｖｒｅｆ−５ｑ／２）にそれぞれ（＋ａ）と（−ａ）というパラメータを付加可能にしている。さらに、図２６に示すように、Ｂｉｎ［（Ｖｒｅｆ＋５ｑ／２）＋ａ］に対応する制御パラメータ（３ｑ＋ｂ）と、Ｂｉｎ［（Ｖｒｅｆ−５ｑ／２）−ａ］に対応する制御パラメータ（−３ｑ−ｂ）をそれぞれLook Up Tableに書き込んでおく。ａは複数の値を設定可能であり、これに対応してｂも複数の値をとり得る。

最初、例えばａ＝０、ｂ＝０としておく。負荷が急激に減り、出力電圧Ｖｏｕｔが（Ｖｒｅｆ＋５ｑ／２）を越えると、ａの値を０より大きい値にし（これに対応してｂの値も０より大きくなり）、最上位のＢｉｎを（Ｖｒｅｆ＋５ｑ／２）から［（Ｖｒｅｆ＋５ｑ／２）＋ａ］に変動させると同時に、Ｂｉｎ［（Ｖｒｅｆ＋５ｑ／２）＋ａ］に対応する制御パラメータ（３ｑ＋ｂ）をLook Up Tableから読み込み、その制御パラメータ（３ｑ＋ｂ）に対応するエラー信号ｅを出力する。

すなわち、出力電圧ＶｏｕｔがＶｒｅｆより大きくずれた場合には、これに対応してＢｉｎ幅を広げることで、より大きな制御パラメータを使うことができ、短時間で出力電圧ＶｏｕｔをＶｒｅｆに収束させることができ、出力電圧Ｖｏｕｔを所望の目標値にする制御動作における応答性を高めることができる。

なお、負荷が急激に増えた場合についても同様に考えることができ、出力電圧Ｖｏｕｔが（Ｖｒｅｆ−５ｑ／２）より小さくなると、ａの値（絶対値）を０より大きい値にし、最下位のＢｉｎを（Ｖｒｅｆ−５ｑ／２）から［（Ｖｒｅｆ−５ｑ／２）−ａ］に変動させると同時に、Ｂｉｎ［（Ｖｒｅｆ−５ｑ／２）−ａ］に対応する制御パラメータ（−３ｑ−ｂ）をLook Up Tableから読み込み、その制御パラメータ（−３ｑ−ｂ）に対応するエラー信号ｅを出力する。

以上説明したように、本実施形態によれば、電源回路の動作中に、最上位または最下位のＢｉｎ幅を、出力電圧Ｖｏｕｔの変動幅に応じて変動させ且つこれに対応して制御パラメータをより大きな制御パラメータに変更することで、大きな負荷急変に対する応答性（Ｖｏｕｔの目標値への収束性）を向上させることができる。

なお、以上説明した実施形態では、最上位と最下位のＢｉｎ幅を変える具体例を挙げたが、他の位置のＢｉｎ幅も同様に適宜変えることで応答性の改善を期待できる。

次に、複数のＤＣ−ＤＣコンバータを並列に接続し、並列運転させる実施形態について説明していく。

［第１４の実施形態］
図２７は、本発明の第１４の実施形態に係るデジタル制御電源の構成を示す模式図である。

複数のＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎが、入力電圧源１（図１４参照）と出力端子との間に並列接続されている。各ＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎがそれぞれ有するインダクタＬの出力側が共通の出力ライン９０に対して並列接続されている。出力ライン９０には、各ＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎに対して共通にコンデンサＣと負荷２が接続される。

各ＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎがそれぞれ有する電源ＩＣ３０−１、３０−２、・・・３０−Ｎは、前述した図１４において破線で囲んだ電源ＩＣ３０に対応する。各電源ＩＣ３０−１、３０−２、・・・３０−ＮにおけるデジタルＰＷＭ回路６、比較器３、Ａ／Ｄ変換回路４としては、図１〜図２６、図３８〜図４０を参照して前述した構成のものを適宜用いることができる。

各々の電源ＩＣ３０−１、３０−２、・・・３０−Ｎは同構成であり、各々のインダクタＬも同構成であるため、各々のＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎは同構成であり、原理的には同じ出力電圧が出力される。さらに、各ＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎ（各電源ＩＣ３０−１、３０−２、・・・３０−Ｎ）はそれぞれがマスターとなり得る能力（他のものに対して基準信号等を供給可能な機能）を有している。

各々のＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎの出力電流が例えば１０アンペアとすると、これらを例えば１０個並列接続させて並列動作させれば、出力電流が１００アンペアの電源を構成できる。これは、一般に、出力電流１００アンペアのＤＣ−ＤＣコンバータを１個使うよりも安価にできる。

また、各ＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎの出力電圧は図２８（ａ）に示すようにリップルを持っているが、各ＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎの出力電圧の位相（フェーズ）が、図２８（ｂ）に示すように少しずつずれるように各ＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎを動作（マルチフェーズ動作）させると、リップルを低減させることができる。

各電源ＩＣ３０−１、３０−２、・・・３０−Ｎは、共通の（１本の）データバス２２に接続されている。さらに、各電源ＩＣ３０−１、３０−２、・・・３０−Ｎは、共通の（１本の）同期信号線２１に接続されている。これらを通じて、各電源ＩＣ３０−１、３０−２、・・・３０−Ｎは相互通信を行う。

まず起動時、出力電圧位相０°の基準となる電源ＩＣを決定する。ここでは、例えば電源ＩＣ３０−１をその電源ＩＣとする。電源ＩＣ３０−１は内部基準クロックをＳＹＮＣ端子（図示せず）から同期信号線２１に出力し、他の電源ＩＣ３０−２、・・・３０−Ｎは同期信号線２１を通じて各々のＳＹＮＣ端子より基準クロックを受け取り、例えば前述したＰＬＬ等の構成を使って基準クロックに同期して動作する。すなわち、すべてのＤＣ−ＤＣコンバータ５０−１、５０−２、・・・５０−Ｎが同じ基準クロックに同期して動作する。

また、電源ＩＣ３０−１は、他の電源ＩＣ３０−２、・・・３０−Ｎに対して、データバス２２を通じて出力電圧の位相シフト値を指示する。電源ＩＣ３０−１以外の各電源ＩＣ３０−２、・・・３０−Ｎは、位相シフト値をデータバス２２を通じて受け取り、図２８（ｂ）に示すように、各電源ＩＣ３０−１、３０−２、・・・３０−Ｎの出力電圧の位相が互いにずらされ、リップルが低減する。

すべての電源ＩＣ３０−１、３０−２、・・・３０−Ｎは電源ＩＣ３０−１の基準クロックに同期して動作する。そのため、電源ＩＣ３０−１内部の基準クロックに不具合が起こった場合、システム全体がダウンしてしまう。これを防ぐため、電源ＩＣ３０−１は自身の不具合の検出機能を有し、不具合が検出された場合、マスターとしての役割を担わせる電源ＩＣを次にどれにするかという順番データをデータバス２２を通じて指示する。したがって、すべての電源ＩＣ３０−１、３０−２、・・・３０−Ｎが位相０°の基準ＩＣとなり得、且つ他の電源ＩＣに対して位相シフト値を指示する機能を有している。マスターとして機能していた電源ＩＣに不具合が生じても、これに代わって他の正常に動作している電源ＩＣがマスターとして機能するので、システム全体の信頼性を高めることができる。

以上説明したように、本実施形態では、各電源ＩＣどうしが相互通信を行い、自律的にインターリービングを設定することができるため、もしどれか一つの電源ＩＣに不具合が起きた場合でもＤＣ−ＤＣコンバータ全体のシステムはダウンしないので信頼性を高めることができる。

［第１５の実施形態］
Ｎ個の同一構成のＤＣ−ＤＣコンバータ（電源ＩＣ）を並列運転させるデジタル制御電源において、効率（出力電力／入力電力）を最大にするにはそれぞれの電源ＩＣをどのように動作させるかが重要である。特に軽負荷時など全体の出力電流が減少してきた場合には、Ｎ個の電源ＩＣそれぞれに全電流ＩのＮ分の１（Ｉ／Ｎ）の電流を流すよりは、Ｎ個のうちのいくつかの電源ＩＣの動作を停止し、Ｎｏｐ（＜Ｎ）個の電源ＩＣのみを動作させ、動作している各電源ＩＣそれぞれに（Ｉ／Ｎｏｐ）の電流を流す方が効率が高くなる。

一般に、ＤＣ−ＤＣコンバータにおける出力電流が小さくなると、図２９に示すように、効率が下がってくる。これは制御回路の消費電流やパワー段（スイッチング素子Ｑ１、Ｑ２）のゲートを充放電する電力は、ＤＣ−ＤＣコンバータの出力電流が変わっても変化せず減少しない。したがって、出力されるパワーが減ってくると効率（出力電力／入力電力）が下がることになる。

全体の出力電流の減少に伴い、Ｎ個の電源ＩＣそれぞれの出力電流が低下し、効率がピークより下がっていくような電流になった場合、Ｎ個のうちの少なくとも１つ以上の電源ＩＣの動作を停止させ、動作している個々の電源ＩＣに流れる電流を高く保つことで効率を高く保つことが可能である。なお、動作を停止させる電源ＩＣは、当然、マスターとしての役割を担っている電源ＩＣ以外の電源ＩＣとする。

図２９の例では、（全電流Ｉ／動作個数Ｎｏｐ）の値が、効率がピークとなる電流Ｉｍａｘより小さくなった場合、動作個数Ｎｏｐを減らして各電源ＩＣを流れる電流値（Ｉ／Ｎｏｐ）の低減を抑えてＩｍａｘ付近になるようにすれば効率を高く保てる。

今、Ｎｏｐ個の電源ＩＣが動作しており、全出力電流がＩとすると各電源ＩＣには略（Ｉ／Ｎｏｐ）の電流が流れる。そして、（Ｉ／Ｎｏｐ）が予め定めた電流値よりも小さくなった場合には、Ｎｏｐ個のうちのＸ個を停止させる。残った（Ｎｏｐ−Ｘ）個の電源ＩＣが全電流Ｉをシェアして引き続き流すためには、（Ｎｏｐ−Ｘ）個の各電源ＩＣに流れる電流値を［Ｎｏｐ／（Ｎｏｐ−Ｘ）］倍に設定する。

動作を止めた電源ＩＣについては制御回路の大部分とパワー段（スイッチング素子Ｑ１、Ｑ２）が動作を止めるため消費電力はほとんどゼロになる。動いている回路は電流が増えてきたときに信号の入力を受けて再び動作できるように待機している部分のみとなる。

動作させる電源ＩＣの個数Ｎｏｐを決めるにあたっては、以下に説明するように、各電源ＩＣのそれぞれが連続モードでの動作を維持する（Ｉ／Ｎｏｐ）となるようにすることが好ましい。

一般に、ＤＣ−ＤＣコンバータは、連続モードと不連続モードの動作領域がある。連続モードは、負荷に電流が供給される方向に流れるインダクタ電流が０より大きい動作モードであり、不連続モードは、負荷に電流が供給される方向に流れるインダクタ電流が０になる期間を含む動作モードである。

特に軽負荷時に電流が小さくなると、ハイサイドのスイッチング素子Ｑ１がオフでローサイドのスイッチング素子Ｑ２がオンのとき、インダクタ電流が０または負荷に電流が供給されない負電流になり不連続モードの動作になる。図２９に示す例では、動作しているＮｏｐ個の各電源ＩＣ（各ＤＣ−ＤＣコンバータ）のそれぞれに流れる電流（Ｉ／Ｎｏｐ）がＩ_０以下になると不連続モードとなる。

図２９に示すように、（Ｉ／Ｎｏｐ）がＩ_０以下の領域は効率がどんどん下がっていく領域であり、Ｉ_０より大きい領域に効率を最大にする（Ｉ／Ｎｏｐ）の値Ｉｍａｘが存在する。したがって、各電源ＩＣのそれぞれが常に連続モードで動作するように（Ｉ／ＮｏｐがＩ_０より大きくなるように）、動作電源ＩＣの個数Ｎｏｐを調整することで、効率の低下を抑えて最大効率付近での動作が可能となる。

また、特にデジタル制御ＤＣ−ＤＣコンバータでは、連続モードと不連続モードとでは制御系における伝達関数が異なるため制御を変える必要が生じるが、動作している電源ＩＣが常に連続モードの状態になるようにすることで各電源ＩＣの制御系に同じ伝達関数を用いることができ制御が簡単になる。

［第１６の実施形態］
並列動作を行わせるＤＣ−ＤＣコンバータにおいて、前述したように、負荷に流れる電流をＩとすると、各ＤＣ−ＤＣコンバータのそれぞれの出力電流は（Ｉ／動作個数Ｎｏｐ）となることが望ましいが、同構成の電源ＩＣであっても製造上のばらつきなどにより、内部基準電圧（リファレンス電圧Ｖｒｅｆ）、Ａ／Ｄ変換回路４のオフセット電圧のばらつきなどが存在し、かつ各々の出力ＦＥＴ（スイッチング素子Ｑ１、Ｑ２）やＬＣフィルタ等の素子特性もばらつくため、出力電圧制御ループを一つにし、かつ積極的な電流バランス制御を行わない限り、各ＤＣ−ＤＣコンバータ（各電源ＩＣ）に均等な電流を流すことは困難である。

各電源ＩＣが個々に自身の出力電圧制御回路（比較器３、Ａ／Ｄ変換回路４、補償器５等）を使った制御ループで出力をレギュレート（目標電圧への制御）をしている場合、例えば図２７において電源ＩＣ３０−１のＶｒｅｆだけが他の電源ＩＣ３０−２、・・・３０−ＮのＶｒｅｆに対してやや高めにばらついたとすると、全電流ＩのほとんどすべてがＤＣ−ＤＣコンバータ５０−１に集中してしまい、他のＤＣ−ＤＣコンバータ５０−２、・・・５０−Ｎに流れる電流はほとんどゼロになる。

図３０は、本発明の第１６の実施形態に係るデジタル制御電源の構成を示す模式図である。なお、前述した図２７と同じ構成要素には同じ符号を付しその詳細な説明は省略する。

各電源ＩＣ３０−１、３０−２、・・・３０−Ｎは、共通の（１本の）エラーシェアバス２３に並列接続されている。動作している電源ＩＣは、それぞれが、前述した実施形態で説明したようにエラー信号生成回路（比較器３、Ａ／Ｄ変換回路４）で得られるエラー信号ｅに基づいて、スイッチング素子Ｑ１、Ｑ２のオンオフデューティを制御している。本実施形態では、いずれか１つの電源ＩＣで得られたエラー信号ｅを、エラーシェアバス２３を通じて、動作している全電源ＩＣで共有して使う。

例えば電源ＩＣ３０−１をマスターとしての役割を担う電源ＩＣとすると、その電源ＩＣ３０−１は、自身のＡ／Ｄ変換回路４で得られたエラー信号ｅを用いて補償器５でデューティ指令値ｄを計算しこれに基づいて出力電圧を制御すると共に、エラー信号ｅをエラーシェアバス２３を通じて、動作している他の電源ＩＣにも送信する。他の電源ＩＣはそのエラー信号ｅに基づいて各々の補償器５でデューティ指令値ｄを計算しこれに基づいてスイッチング素子Ｑ１、Ｑ２のオンオフを制御し出力電流を制御する。

すなわち、動作している各電源ＩＣは共通のエラー信号ｅに基づいてスイッチング素子Ｑ１、Ｑ２のオンオフ制御がされるので、各電源ＩＣ間でのエラー信号生成回路部分（比較器３、Ａ／Ｄ変換回路４等）の特性ばらつきに左右されず、各電源ＩＣ間で出力電流を均等配分することができ、電流が１つに集中してしまうことを防ぐことができる。

なお、エラー信号ｅではなくデューティ指令値ｄを、動作している全電源ＩＣ間で共有して使ってもよい。すなわち、電源ＩＣ３０−１は、自身のＡ／Ｄ変換回路４で得られたエラー信号ｅを用いて補償器５でデューティ指令値ｄを計算し出力電圧を制御すると共に、そのデューティ指令値ｄを、エラーシェアバス２３を通じて、動作している他の電源ＩＣにも送信する。他の電源ＩＣはそのデューティ指令値ｄに基づいて各々のスイッチング素子Ｑ１、Ｑ２のオンオフを制御する。

動作している各電源ＩＣは共通のデューティ指令値ｄに基づいてスイッチング素子Ｑ１、Ｑ２のオンオフ制御がされるので、各電源ＩＣ間での比較器３、Ａ／Ｄ変換回路４、補償器５等の特性ばらつきに左右されず、各電源ＩＣ間で出力電流を均等配分することができ、電流が１つに集中してしまうことを防ぐことができる。

なお、前述した制御を行うにあたっては、マスターの役割を担う電源ＩＣ３０−１が電圧補正情報（エラー信号ｅまたはデューティ指令値ｄ）を計算してから、動作している他の電源ＩＣに送信し、他の電源ＩＣが受信した電圧補正情報に基づいてスイッチング素子Ｑ１、Ｑ２をオンオフ駆動させるまでの時間遅延を考慮する必要がある。

ここで、各電源ＩＣが出力位相を相互にずらすマルチフェーズ動作において、マスターの役割を担う電源ＩＣ３０−１が、１スイッチングサイクル中に、動作している電源ＩＣの個数分（Ｎｏｐ回）、上記電圧補正情報を計算して、電源ＩＣ３０−１の位相０°に対して位相が小さいものから順に逐次電圧補正情報を送っていけば、電源ＩＣ３０−１が電圧補正情報を対象の電源ＩＣに送るタイミングと、これを受け取った電源ＩＣのスイッチング素子Ｑ１、Ｑ２がスイッチングを開始するタイミングとの遅延時間を小さく抑えて目標出力電圧への制御応答性を高めることができる。なおかつマルチフェーズ動作によって出力リップルを抑えた電源システムが実現できる。

また、過渡応答時には、電源ＩＣ３０−１からの電圧補正情報でなく、自身の比較器３、Ａ／Ｄ変換回路４、補償器５を使ってエラー信号ｅやデューティ指令値ｄを計算して過渡応答を行うことで、より応答性を改善することができる。この場合、定常状態の時、電源ＩＣ３０−１以外の電源ＩＣ３０−２、・・・３０−Ｎでは、電源ＩＣ３０−１から送られてきたエラー信号ｅと同じエラー信号ｅを生成できるように内部基準電圧（リファレンス電圧Ｖｒｅｆ）を調整しておくのがよい。これにより、各電源ＩＣのリファレンス電圧自体のバラツキを補正することができるので、各相電流間の誤差を小さくできる。

［第１７の実施形態］
上記第１６の実施形態によって、各電源ＩＣ間の出力電流はある程度均等にバランスするが、各電源ＩＣの出力ＦＥＴ（スイッチング素子Ｑ１、Ｑ２）やＬＣフィルタの特性ばらつきは補正できないため、さらに高精度な電流バランス制御が必要になる。

図３１は、本発明の第１７の実施形態に係るデジタル制御電源の構成を示す模式図である。なお、前述した図２７、３０と同じ構成要素には同じ符号を付しその詳細な説明は省略する。

本実施形態では、前述した同期信号線２１及びエラーシェアバス２３に加えて、共通の（１本の）電流シェアバス２４に対しても、各電源ＩＣ３０−１、３０−２、・・・３０−Ｎを並列接続させている。各電源ＩＣ３０−１、３０−２、・・・３０−Ｎは、同期信号線２１を通じて供給されるクロック信号に同期して、電流シェアバス２４を通じて電流値データを送受信する。

各電源ＩＣ３０−１、３０−２、・・・３０−Ｎは、図３２に示すように、電流シェアバス２４に接続されたドライバＤｖとレシーバＲｖとを有する。なお、図３２においては、各電源ＩＣ３０−１、３０−２、・・・３０−Ｎを符号３０で代表して表している。

ドライバＤｖには、自身の電流値をパルス幅に変換した信号Ｔが入力する。図３３は、電流値を、クロック信号Ｘに同期して、ハイレベルのパルス幅Ｗ１に変換した例を示す。信号Ｔは、ドライバＤｖにて反転されて電流シェアバス２４に出力されると共に、自身のレシーバＲｖにも入力する。

ドライバＤｖはいわゆるオープンドレイン型である。本実施形態では、各電源ＩＣのドライバＤｖのオープンドレイン出力端子を電流シェアバス２４に並列接続した上で、図３１に示す抵抗Ｒにより電源にプルアップしており、負論理のワイヤードＯＲ（wired OR）の機能を実現している。すなわち、どれか１つの電源ＩＣのドライバＤｖが“Ｌｏｗ”を出力していると電流シェアバス２４は“Ｌｏｗ”レベルになる。

図３４を例にして説明すると、各電源ＩＣは、スイッチングサイクルと同期した信号Ｘに同期して、それぞれの電流値に相当するパルス幅を有するパルス信号Ｙ−１、Ｙ−２、・・・Ｙ−ｎを電流シェアバス２４出力する。図３３に示す信号Ｔのように電流値をハイレベルのパルス幅Ｗ１に変換した場合には、ドライバＤｖで反転されるため、各信号Ｙ−１、Ｙ−２、・・・Ｙ−ｎはローレベルの幅が電流値に相当する。

図３４に示す例では、信号Ｙ−２のローレベルパルス幅が最も長いので、負論理のワイヤードＯＲによって電流シェアバス２４における信号Ｙは信号Ｙ−２と同一波形となり、各電源ＩＣのレシーバＲｖには共通の信号Ｙが入力する。

信号ＹはレシーバＲｖにて反転されて信号Ｓとなり、この信号Ｓのハイレベルのパルス幅から、動作している各電源ＩＣの出力電流値の中で最大の電流値を検出することができる。すなわち、動作している各電源ＩＣは、最大電流値データを共有電流値データとして共有することができる。

なお、動作している電源ＩＣの出力電流値の中で最小電流値を、共有電流値データとして各電源ＩＣ間で共有するようにしてもよい。

すなわち、動作している各電源ＩＣが自身の電流値を図３５に示すようにローレベルのパルス幅Ｗ２に変換すると、その信号ＴはドライバＤｖで反転されるため、図３４における各信号Ｙ−１、Ｙ−２、・・・Ｙ−ｎはハイレベルの幅が電流値に相当する。

そして、負論理のワイヤードＯＲによって信号Ｙはローレベルのパルス幅が最も大きい信号と同一波形となり、逆に言えばハイレベル幅の最も小さい信号が信号Ｙとして各電源ＩＣ間で共有される。この場合、電流値をハイレベル幅に変換しているため、ハイレベル幅が最も小さいということは、最小電流値に相当する。

本実施形態においては、例えば各電源ＩＣをリング状に接続しトークンリング（token ring）を構成し、起動時に電流値データの送信順序を決めておいて、トークン（送信権）を取り込んだ電源ＩＣが順番に電流値データを電流シェアバス２４に送信していくようにする。

１つの電源ＩＣが、動作している全相の電流値データを認識するのにかかる時間Ｔは、動作相数をＮｐｈａｓｅ、スイッチング周期をＴｓ、１スイッチングサイクル中に共有する電流値データの相数をＸｐｈａｓｅとすると、Ｔ＝Ｎｐｈａｓｅ×Ｔｓ／Ｘｐｈａｓｅと表せる。

以上のようにして得られた共有電流値データを使って、動作している各電源ＩＣは、前述した電圧補正ループに加えて、図３６に示すように、電流補正ループを構成して、電圧補正ループで得られるデューティ指令値ｄを補正する。

すなわち、各電源ＩＣは、電流シェアバス２４を通じて得られる共有電流値データと、自身の出力電流値（インダクタ電流値）ｉＬとを比較器１２で比較し、この比較結果は電流補償器１３に出力され、電流補償器１３はその比較結果に基づいてデューティ補正値Δｄを計算する。このΔｄは、ｉＬを上記共有電流値データに対応する電流に制御するためのデューティ制御量に対応する。

共有電流値から、各電源ＩＣが自身の電流値を引いた電流誤差をｅｉとすると、ｅｉからΔｄへの伝達関数Ｇｄｉ（ｚ）は、下記式１−１、式１−２に例示することができる。ｂ０〜ｂ２は定数。

伝達関数Ｇｄｉ（ｚ）がわかっていれば、伝達関数（周波数軸）を差分方程式に変換する逆ｚ変換により、入力（ｅｉ）から出力（Δｄ）を算出できる。上記式１−１、式１−２のＧｄｉ（ｚ）場合、Δｄはそれぞれ下記式２−１、式２−２となる。［ｎ］はｎ番目のサンプルデータを表す。前述した処理においてＡ／Ｄ変換処理以降は信号が離散化される。

電流補償器１３で計算されたΔｄは、加算器１８にて、電圧補償器５で計算されたデューティ指令値ｄに対してバイアスされ、（ｄ＋Δｄ）がデューティ指令値としてデジタルＰＷＭ回路６に供給される。電流補正ループだけをみれば、各電源ＩＣ間で電流を最大電流値または最小電流値にそろえるようにする制御であるが、各電源ＩＣは個々に前述した電圧補正ループによって目標電圧（リファレンス電圧Ｖｒｅｆ）なるようにデューティ制御が行われているため、（ｄ＋Δｄ）に基づいてスイッチング素子Ｑ１、Ｑ２のスイッチング制御を行うことで、各電源ＩＣの出力電流が大きすぎる（小さすぎる）場合には小さくなる（大きくなる）方向に補正されつつ各電源ＩＣ間で電流がそろえられる。

すなわち、各電源ＩＣは、エラーシェアバス２３を通じて電圧補正情報（エラー信号ｅまたはデューティ指令値ｄ）を共有することで比較器３、Ａ／Ｄ変換回路４、電圧補償器５等の特性ばらつきに起因する電流不均一を補正でき、なおかつ電流シェアバス２４を通じて共有電流値データを共有することで出力ＦＥＴ（スイッチング素子Ｑ１、Ｑ２）やＬＣフィルタの特性ばらつきに起因する電流不均一を補正できる。この結果、より高精度に各電源ＩＣ間の電流バランス制御を行うことができ、一つの電源ＩＣへの電流集中を回避することができる。

なお、電流シェアバス２４とエラーシェアバス２３とはハードウェアとして別々にする必要はなく、共通のバスを使って、スイッチングサイクル内のある期間は電圧補正情報、残りの期間は共有電流値データを通信するといったように時間で区切って使うこともできる。

本実施形態では、並列接続された複数のＤＣ−ＤＣコンバータ（電源ＩＣ）間で出力電流を均一にそろえるべき制御に必要な共有電流値データを共有するにあたって、高速デジタルバスを用いておらず、消費電力が少ない。また、各電源ＩＣ間でリファレンス電圧Ｖｒｅｆを共有化せず、端子数の増大を抑制でき、さらにすべての通信はデジタル方式で行うため、配線遅延の影響を受けにくい。

電源システムの異常状態（エラー）の例として、入力過電圧、入力低電圧、入力過電流、入力過電力、出力過電圧、出力低電圧、出力過電流、出力過電力、出力トラッキングエラー、過温度、低温度、不揮発性メモリ読み込みエラーなどがある。

近年、パワーマネジメントに対する市場要求が高まっており、前述したような様々な電源システム異常時の制御（電源システム保護）方法を、異常状態ごとに細かく設定できるようにする必要がある。

一方で様々なエラーに対して、出力段のＦＥＴを制御することによって電源システムを保護することができる。例えば、出力過電流エラーと出力過電圧エラーとが同時に起こった場合を考える。電源ＩＣが、出力過電流エラー時は出力電流を一定に保つように、また、出力過電圧エラー時は出力を停止するように設定されていれば、制御可能部分は出力段のＦＥＴのみなので、同時に上記設定を満たす動作を実現することは不可能であり矛盾が生ずる。

そこで、これを回避するため、本発明実施形態では、前述した各電源システムにおいて、エラーごとに優先順位を定め、複数のエラーが同時に起こった場合には、優先順位の高いものから処理する。優先順位は電源システムにとって危険度の高い順に設定しておくこともできるし、通信バスや、不揮発性メモリ経由でプログラム可能にすることもできる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

前述した実施形態では、デジタル制御電源として降圧型ＤＣ−ＤＣコンバータを例に挙げて説明したが、これに限らず、昇圧型ＤＣ−ＤＣコンバータ、他の電圧変換回路などにも本発明は適用可能である。また、図１〜図２０に例示される本発明のデジタルＰＷＭ回路は、例えばモータドライバ、ＬＥＤ（Light Emitting Diode）ドライバなど他のアプリケーションにも適用可能である。

本発明は、以下の態様を含む。
（付記１）
クロック信号に同期したタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第１のパルス信号と、前記クロック信号の周期より短い時間分解能で設定されたタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第２のパルス信号とを出力するデジタルＰＷＭ回路を備えた半導体装置であって、
前記デジタルＰＷＭ回路は、
直列に接続された複数段の遅延素子を有する遅延回路と、
前記各遅延素子の出力の中から１つを選択し、前記第１のパルス信号の立ち下がりタイミングを設定する信号を出力する第１の選択回路と、
前記各遅延素子の出力の中から１つを選択し、前記第２のパルス信号の立ち上がりタイミングを設定する信号を出力する第２の選択回路と、
前記各遅延素子の出力の中から１つを選択し、前記第２のパルス信号の立ち下がりタイミングを設定する信号を出力する第３の選択回路と、
を有することを特徴とする半導体装置。
（付記２）
クロック信号に同期したタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第１のパルス信号と、前記クロック信号の周期より短い時間分解能で設定されたタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第２のパルス信号とを出力するデジタルＰＷＭ回路を備えた半導体装置であって、
前記デジタルＰＷＭ回路は、
直列に接続された複数段の遅延素子を有する遅延回路と、
前記各遅延素子の出力の中から１つを選択し、前記第１のパルス信号の立ち下がりタイミングを設定する信号を出力する選択回路と、
前記選択回路の出力信号を遅延させて、前記第２のパルス信号の立ち上がりタイミングを設定する信号を出力する第１の遅延素子と、
前記クロック信号に同期した信号を遅延させて、前記第２のパルス信号の立ち下がりタイミングを設定する信号を出力する第２の遅延素子と、
を有することを特徴とする半導体装置。
（付記３）
前記遅延回路は、リングオシレータ構造を有し、前記クロック信号を生成することを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１のパルス信号と前記第２のパルス信号とは共にオンにならないように設定されることを特徴とする付記１〜３のいずれか１つに記載の半導体装置。
（付記５）
スイッチング素子を有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧を検出すると共に目標電圧と比較し、この比較結果に基づいてエラー信号を生成するエラー信号生成回路と、
前記目標電圧に対する前記出力電圧のずれを補正するべく前記エラー信号に基づいてデューティが決定されたパルス信号を、前記スイッチング素子の制御端子に供給するデジタルＰＷＭ回路と、
を備えた半導体装置であって、
前記エラー信号生成回路は、前記目標電圧に対するずれ幅に応じて複数段階に設定された閾値と、前記閾値に対応して設定された制御パラメータとの対応関係に基づいて決定される制御パラメータを前記エラー信号として出力し、
前記スイッチング電源回路の動作中に前記閾値の幅を変動可能であり、前記閾値の幅の変動に対応して前記制御パラメータも変動することを特徴とする半導体装置。
（付記６）
前記出力電圧が最上位の閾値より大きくなった場合に、前記最上位の閾値の幅をより大きく変動させることを特徴とする付記５に記載の半導体装置。
（付記７）
前記出力電圧が最下位の閾値より小さくなった場合に、前記最下位の閾値の幅をより小さく変動させることを特徴とする付記５または付記６に記載の半導体装置。
（付記８）
前記エラー信号に基づいて前記デューティを計算する補償器をさらに備えたことを特徴とする付記５〜７のいずれか１つに記載の半導体装置。
（付記９）
共通の出力ラインに対して並列接続された同構成の複数のデジタル制御電源を備えた半導体装置であって、
複数の前記デジタル制御電源のうち動作しているデジタル制御電源のそれぞれが連続モードでの動作を維持するように、前記動作しているデジタル制御電源のそれぞれに流れる電流が制御されることを特徴とする半導体装置。
（付記１０）
共通の出力ラインに対して並列接続された同構成の複数のデジタル制御電源と、
前記複数のデジタル制御電源が相互に通信可能に並列接続された信号線と、
を備えた半導体装置であって、
前記各デジタル制御電源は、各々の出力電圧を目標電圧に制御する出力電圧制御回路を有し、
前記複数のデジタル制御電源のうち動作しているいずれか１つのデジタル制御電源の出力電圧制御回路で得られた電圧補正情報を、前記通信線を通じて、動作しているすべての前記デジタル制御電源で共有し、この共有される電圧補正情報に基づいて、動作している前記各デジタル制御電源は出力電圧の制御を行うことを特徴とする半導体装置。
（付記１１）
前記出力電圧制御回路は、前記出力電圧を検出すると共に前記目標電圧と比較し、この比較結果に基づいて、前記目標電圧に対する前記出力電圧のずれ量に対応するエラー信号を生成するエラー信号生成回路を有し、
前記各デジタル制御電源は、前記エラー信号を共有することを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記各デジタル制御電源は、スイッチング素子を有し、
前記出力電圧制御回路は、
前記出力電圧を検出すると共に前記目標電圧と比較し、この比較結果に基づいて、前記目標電圧に対する前記出力電圧のずれ量に対応するエラー信号を生成するエラー信号生成回路と、
前記エラー信号に基づいて、前記スイッチング素子をオンオフさせるパルス信号のデューティを計算する補償器とを有し、
前記各デジタル制御電源は、前記デューティを共有することを特徴とする付記１０に記載の半導体装置。
（付記１３）
共通の出力ラインに対して並列接続された同構成の複数のデジタル制御電源と、
前記複数のデジタル制御電源が相互に通信可能に並列接続された信号線と、
を備えた半導体装置であって、
動作しているそれぞれの前記デジタル制御電源は、自らの出力電流値をパルス幅に変換した電流値データを前記信号線に出力すると共に、動作しているすべての前記デジタル制御電源の前記電流値データの中から最大電流値または最小電流値に対応する電流値データを前記信号線を通じて共有電流値データとして認識し、この共有電流値データに基づいて、動作している前記各デジタル制御電源は出力電流の制御を行うことを特徴とする半導体装置。
（付記１４）
前記各デジタル制御電源はオープンドレイン出力端子を有し、これらオープンドレイン出力端子が前記信号線に対して並列接続されてワイヤードＯＲを構成していることを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記各デジタル制御電源の出力電圧の位相が相互にずれていることを特徴とする付記９〜１４のいずれか１つに記載の半導体装置。
（付記１６）
前記複数のデジタル制御電源のうちのいずれか１つが、他のデジタル制御電源に対してそれぞれの出力電圧の位相シフト値を指示することを特徴とする付記１５に記載の半導体装置。
（付記１７）
クロック信号に同期したタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第１のパルス信号と、前記クロック信号の周期より短い時間分解能で設定されたタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第２のパルス信号とを出力するデジタルＰＷＭ回路を備えた半導体装置であって、
前記デジタルＰＷＭ回路は、
直列に接続された複数段の第１の遅延素子を有する第１の遅延回路と、
前記各第１の遅延素子の出力の中から１つを選択し、前記第１のパルス信号の立ち下がりタイミングを設定する信号を出力する第１の選択回路と、
直列に接続された複数段の第２の遅延素子を有する第２の遅延回路と、
前記各第２の遅延素子の出力の中から１つを選択し、前記第２のパルス信号の立ち上がりタイミングを設定する信号を出力する第２の選択回路と、
直列に接続された複数段の第３の遅延素子を有する第３の遅延回路と、
前記各第３の遅延素子の出力の中から１つを選択し、前記第２のパルス信号の立ち下がりタイミングを設定する信号を出力する第３の選択回路と、を有し、
前記第２の遅延素子での遅延量は前記第１の遅延素子での遅延量に比べて長く、前記第３の遅延素子での遅延量は前記第１の遅延素子での遅延量に比べて長いことを特徴とする半導体装置。
（付記１８）
前記第２の遅延素子に供給される制御電流は前記第１の遅延素子に供給される制御電流より小さく、前記第３の遅延素子に供給される制御電流は前記第１の遅延素子に供給される制御電流より小さいことを特徴とする付記１７に記載の半導体装置。
（付記１９）
前記第２の遅延素子の段数は前記第１の遅延素子の段数より少なく、前記第３の遅延素子の段数は前記第１の遅延素子の段数より少ないことを特徴とする付記１７または１８に記載の半導体装置。
（付記２０）
前記第１の選択回路の出力が、前記第２の遅延回路における初段の前記第２の遅延素子に入力することを特徴とする付記１７〜１９のいずれか１つに記載の半導体装置。
（付記２１）
クロック信号に同期したタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第１のパルス信号と、前記クロック信号の周期より短い時間分解能で設定されたタイミングでローレベルからハイレベルに切り替わり、前記クロック信号の周期より短い時間分解能で設定されたタイミングでハイレベルからローレベルに切り替わる第２のパルス信号とを出力するデジタルＰＷＭ回路を備えた半導体装置であって、
前記デジタルＰＷＭ回路は、
直列に接続された複数段の第１の遅延素子を有する第１の遅延回路と、
前記各第１の遅延素子の出力の中から１つを選択し、前記第１のパルス信号の立ち下がりタイミングを設定する信号を出力する第１の選択回路と、
直列に接続された複数段の第２の遅延素子を有する第２の遅延回路と、
前記各第２の遅延素子の出力の中から１つを選択し、前記第２のパルス信号の立ち上がりタイミングを設定する信号を出力する第２の選択回路と、
直列に接続された複数段の第３の遅延素子を有する第３の遅延回路と、
前記各第３の遅延素子の出力の中から１つを選択し、前記第２のパルス信号の立ち下がりタイミングを設定する信号を出力する第３の選択回路と、を有し、
前記第１の選択回路の出力が、前記第２の遅延回路における初段の前記第２の遅延素子に入力することを特徴とする半導体装置。
（付記２２）
前記第１の遅延素子、前記第２の遅延素子および前記第３の遅延素子の各々は同構成の遅延素子であることを特徴とする付記１７〜２１のいずれか１つに記載の半導体装置。

本発明の第１の実施形態に係る半導体装置に形成された回路構成を示す模式図。 図１に示す第１遅延素子の回路図。 図１に示す電圧制御型クロック発生回路における主要信号の波形図。 図１の回路における主要信号のタイミングチャート。 本発明の第２の実施形態に係る半導体装置に形成された回路構成を示す模式図。 本発明の第３の実施形態に係る半導体装置に形成された回路構成を示す模式図。 図６におけるエラー検出回路の構成を示す模式図。 図６に示す各信号ｖａ、ｖｅ１、ｖｅ２のタイミングチャート図であり、（ａ）は遅延量が遅くなる方向にばらついた場合を示し、（ｂ）は遅延量が小さくなる方向にばらついた場合を示し、（ｃ）は遅延量のずれがない場合を示す。 図６におけるエラー調整回路の構成を示す模式図。 本発明の第４の実施形態に係る半導体装置に形成された回路構成を示す模式図。 遅延素子として完全差動回路を用いた本発明の実施形態に係る半導体装置の回路構成を示す模式図。 図１１に示す遅延素子の回路図。 図１１に示すクロック発生回路においてＥＸＯＲ回路を用いない変形例を示す模式図。 本発明の実施形態に係るデジタル制御電源の一例として降圧型ＤＣ−ＤＣコンバータの構成を示す模式図。 本発明の第５の実施形態に係る半導体装置として、図１４に示すデジタルＰＷＭ回路の一構成例を示す回路図。 図１５の回路における主要信号の波形図（タイミングチャート）。 本発明の第６の実施形態に係る半導体装置として、図１４に示すデジタルＰＷＭ回路の他の構成例を示す回路図。 本発明の第７の実施形態に係る半導体装置として、図１４に示すデジタルＰＷＭ回路のさらに他の構成例を示す回路図。 本発明の第８の実施形態に係る半導体装置として、図１４に示すデジタルＰＷＭ回路のさらに他の構成例を示す回路図。 本発明の第９の実施形態に係る半導体装置として、図１４に示すデジタルＰＷＭ回路のさらに他の構成例を示す回路図。 本発明の第１２の実施形態に係る半導体装置として、ＤＣ−ＤＣコンバータにおける出力電圧制御回路の一構成例を示す回路図。 図２１の回路において、リファレンス電圧Ｖｒｅｆと出力電圧とを比較するにあたって設定された閾値（Ｂｉｎ）の一例を示す模式図。 図２２に示す閾値と、これに対応して設定された制御パラメータとの対応関係を示す模式図。 本発明の第１３の実施形態に係る半導体装置として、ＤＣ−ＤＣコンバータにおける出力電圧制御回路の一構成例を示す回路図。 図２４の回路において、リファレンス電圧Ｖｒｅｆと出力電圧とを比較するにあたって設定された閾値（Ｂｉｎ）の一例を示す模式図。 図２５に示す閾値と、これに対応して設定された制御パラメータとの対応関係を示す模式図。 本発明の第１４の実施形態に係る半導体装置としてのデジタル制御電源の構成を示す模式図。 並列動作電源におけるマルチフェーズ動作を説明するための模式図。 本発明の第１５の実施形態に係る半導体装置としてのデジタル制御電源において、個々の電源ＩＣを流れる電流と効率との関係を示すグラフ。 本発明の第１６の実施形態に係る半導体装置としてのデジタル制御電源の構成を示す模式図。 本発明の第１７の実施形態に係る半導体装置としてのデジタル制御電源の構成を示す模式図。 図３１に示す各電源ＩＣに具備された共有電流値情報の送受信回路の具体例を示す模式図。 図３１に示す各電源ＩＣが自身の出力電流値をハイレベルのパルス幅に変換する例を示す波形図。 図３１に示す電流シェア構成におけるワイヤードＯＲ機能を説明するための波形図。 図３１に示す各電源ＩＣが自身の出力電流値をローレベルのパルス幅に変換する例を示す波形図。 図３１に示す各ＤＣ−ＤＣコンバータの構成例を示す模式図。 図１９の回路における主要信号の波形図（タイミングチャート）。 本発明の第１０の実施形態に係る半導体装置におけるデジタルＰＷＭ回路の構成例を示す回路図。 図３８の回路における主要信号の波形図（タイミングチャート）。 本発明の第１１の実施形態に係る半導体装置におけるデジタルＰＷＭ回路の構成例を示す回路図。

符号の説明

１…入力電圧源、２…負荷、１０，１５，１６…電圧制御型クロック発生回路、２０，２５，２６…遅延回路、２３…エラーシェアバス、２４…電流シェアバス、３１…カウンター、３２…遅延素子入力回路、３３…選択回路（マルチプレクサ）、３４…パルス出力回路（フリップフロップ）、４１…エラー調整回路、４２…エラー検出回路、７０…インバータ回路

Claims (5)

1. 複数段の第１遅延素子を有し、前記第１遅延素子に印加される制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、
   直列に接続された複数段の第２遅延素子を有する遅延回路と、
   前記複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、
   を備え、
   前記第１遅延素子と前記第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、前記第２遅延素子の遅延量は前記制御電圧に応じて調整されることを特徴とする半導体装置。
2. 前記複数段の第１遅延素子は、直列にリング状に接続されていることを特徴とする請求項１記載の半導体装置。
3. 複数段の第１遅延素子を有し、前記第１遅延素子に印加される第１制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、
   直列に接続された複数段の第２遅延素子を有する遅延回路と、
   前記複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、
   前記遅延回路における遅延量のずれを検出するエラー検出回路と、
   前記エラー検出回路の検出結果に基づいて前記第１制御電圧を補正した第２制御電圧を、前記第２遅延素子に印加するエラー調整回路と、
   を備え、
   前記第１遅延素子と前記第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、前記第２遅延素子の遅延量は前記第２制御電圧に応じて調整されることを特徴とする半導体装置。
4. 前記エラー検出回路は、前記複数段の第２遅延素子のうちの、初段の遅延素子への入力信号のエッジで、最終段の遅延素子の出力信号と、前記最終段の遅延素子の１つ後段に接続された遅延素子の出力信号とをそれぞれラッチし、
   これら２つの出力信号が共にローレベルである場合には前記エラー調整回路は前記第２遅延素子に流す電流を増加させ、前記２つの出力信号が共にハイレベルである場合には前記エラー調整回路は前記第２遅延素子に流す電流を減少させることを特徴とする請求項３記載の半導体装置。
5. 前記電圧制御型クロック発生回路が発生するクロック信号に基づいて生成されるセットパルスで立ち上がり、前記選択回路で選択された前記パルス信号のエッジで立ち下がるパルス信号を出力するパルス出力回路をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の記載の半導体装置。

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