JPH04192914A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に組込まれた、パルス輻変調
波形出力を得るための回路に関し、特に、デジタル値で
指定した任意のパルス幅を、速い周期で且つ高い分解能
で設定できるパルス幅変調回路を提供するものである。

〔従来の技術〕

従来のデジタル方式パルス幅変調回路のブロック図を第
４図に示す。図において、（１）はタイマ１、（２）は
タイマ２てそれぞれ基準クロックφ（３）を入力とする
。また、タイマ（１）と（２）のオーバーフロー出力は
タイマ出力切換スイッチ（４）に接続され、これによっ
て選択されたオーバーフロー出力はトグルフリップフロ
ップ（５）に入力されて、％分周を行なう。切換スイッ
チ（４）で選択されたオーバーフロー信号は、一方の制
御回路（６）に入力され、切換スイッチ（４）の切換え
信号、及び、タイマ（１）と（２）のりロード信号を出
力する。この構成によりトグルフリップフロップ（６）
の出力かパルス幅変調波形となる。

次に動作について説明する。

第５図は第４図の回路の動作を示すタイミング波形図で
ある。タイマ（１）と（２）は基準クロック（３）の入
力φの立上り毎にカウント値か、−１ずつダウンカウン
トし、更に“００”　（１６進表記である）になる毎に
、オーバーフロー信号（１）−ｂ及び（２）−すを“Ｈ
”出力する。この２つのタイマ（１）と（２）のオーバ
ーフロー信号は、（４）　−ｂの出力切換信号により、
切換スイッチ（４）により交互に選択され、合成オーバ
ーフロー信号ｆ４）　−ｃを得る。出力切換信号（４）
　−ｂは例えばオーバーフロー信号（４）−ｃを、基準
クロックφ（３）の１周期分ずらした波型をトグルフリ
ップフロップ（５）（図には記載していない）に入力し
て、分周することにより得られる。目的のパルス幅変調
出力（ＰＷＭ出力）は、オーバーフロー信号（４）−ｃ
をトグルフリップフロップ（５）で２分周することによ
って得られる。

〔発明が解決しようとする課題〕

従来のパルス幅変調回路（Ｐ　Ｗ　Ｍ回路）は以上のよ
うに構成されていたので、基準クロックに同期して動作
するため、パルス幅の最小分解幅は基準クロックの１周
期によって制限を受ける。一般にパルス幅変調回路はＤ
−Ａ変換（ディジタル−アナログ変換）に使用される場
合かあるか、これは、ＰＷＭ出力をローパスフィルタに
通して、アナログ値に変換することか行なわれる。この
場合、ローパスフィルタを構成するのは、抵抗Ｒとコン
デンサとの組合せて、時定数ＣＲのフィルターを実現す
るのが最も一般的であり、更に、Ｒとしては数１００Ω
〜数１０にΩ、Ｃとしては数ｐＦ〜数μＦが現実的な値
であり、時定数も、大きくても数１０μｓレベルである
。

一方、最小分解能を高めようとして基準クロックの周波
数を上げるにしても、−殻内なＣＭＯＳプロセスの半導
体では、数１０ＭＨ２のオーダである。現在、応用回路
上の要請として応答速度が速く、且つ分解能の高いＤ−
Ａ変換器か要求されており、これを実現するためには、
次のような問題点にぶつかる。応答速度を速くするため
にはＰＷＭ波形の周期を短くする必要かあり、数１０１
Ｉｓ〜数１００１ｔｓの応答速度の需要がある。分解能
の高いＤ−Ａ変換とはピッド幅の広いＰＷＭ出力を実現
すれば良いが、例えば、１４ビット幅でＩＯμｓの周期
のＰＷＭ波形を実現しようとすると、基本クロックの周
期は、ｌ０７ｕ／２”を計算し、０．６Ｉ　ｎｓ　（］
　、６ＧＨｚ）となり、前述の数１０ＭＨｚに比へれば
、はるかに高い周波数であり実現困難となってしまう。

この発明は上記の様な問題点を解消するためになされた
ちのて、１０〜１６ビツト程度の高い分解能を持つとと
もに数１０〜数１００μｓの周期のパルス幅変調出力波
形か得られる半導体集積回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るパルス幅変調回路は、得ようとするパル
ス幅を指定するデジタル値を上位と下位に分け、粗く幅
を指定する上位の部分は、クロック同期型のＰＷＭ回路
によって実現し、細か（幅を調整する下位の部分は、単
位遅延回路を縦列に多段に接続し、遅延時間を選択的に
切換えられる回路によって、先の上位の部分による波型
を遅延させ、この両者の論理和を取ることによって実現
する。

また、単位遅延時間と、基準クロックとの位相をそろえ
逓倍するために、遅延回路部の電源電圧を制御して、単
位遅延時間を調整する回路を合わせて持つことにより、
正しくＰＷＭ波形を得るようにしたものである。

〔作　用〕

この発明におけるパルス幅変調回路は、最小分解幅を２
段のインバータを組合せるなどして実現した単位遅延回
路により得られるので、数１００ｐｓ〜数圏に設定可能
であり、一方、単位遅延時間を基準クロックに同期して
調整するので、ＰＷＭ波形の周期自体は基準クロックの
整数倍の固定周期に設定できる。従って、ＰＷＭ出力を
ローパスフィルタを通してＤ−Ａ変換を実現した場合、
周期が変動してアナログ出力電圧に再現性がない等の不
具合が発生することのない回路を実現することがてきる
。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）は第１の遅延回路群で、ｆｌ）−ａ
の単位遅延回路を６４段縦列に接続して構成される。こ
の単位遅延回路（１）−ａは例えば、ＣＭ○Ｓインバー
タを偶数段直列に接続して実現するとかできる。遅延回
路群は同期型パルス幅変調回路（以下Ｐ　Ｗ　Ｍ　ｏ回
路と呼ぶ）（２）の出力を入力とし、各段の遅延出力Ｐ
　、、　Ｐ　、、・・・、Ｐ、、を得る。（１）−すは
この出力Ｐ０〜ｐｓｓを選択的に切換える切換スイッチ
で、６４種類の中より１つのＰｋのみを選んで、遅延出
力（１）−ｃを得る。（３）は目的のＰＷＭ波形のパル
ス幅をディジタル値で設定するためのＰＷＭレジスタで
、（３）　−ａが下位６ビツトを保持し、前述のｋを指
定する。（３１−ｂは上位８ビツトを保持し、ＰＷＭ、
回路（２）のパルス幅の“Ｈ”区間ｍを指定する。ＰＷ
Ｍ、回路（２）より同期型パルス幅変調出力（２）　−
ａが、また遅延回路群（１）より、遅延出力（１）−ｃ
の２信号か論理和回路（４）に入力され、（４）−ａの
目的の最終ＰＷＭ出力を得る。

（５）は基準クロックか入力される端子で、１つはＰ　
Ｗ　Ｍ、回路（２）の基準クロックに用いられる。他方
、この基準クロックは、第２の遅延回路群（６）の入力
及び位相検波回路（７）の入力に接続される。第２の遅
延回路群（６）は第１の遅延回路群（１）と同一遅延特
性を得るために、殆んど同しレイアウトパターンで実現
された遅延回路群であり、（６）−ａは単位遅延回路（
１）−ａと同じ単位遅延回路である。（６）−すは遅延
回路群（１）と（６）の遅延時間特性を同一にするため
の負荷容量で、実際には、切換スイッチ（１）−ｂがＣ
ＭＯＳトランスミッションゲートて実現されるので、負
荷容量（６）−ｂも同一のトランスミッションゲートに
より実現される。但し、負荷容量（６）　−ｂの場合は
トランスミッションゲートか常にＯＦＦであり、スイッ
チとしての役割は果たさないので、トランスミッション
ゲートを構成するＭＯＳトランジスタのドレイン容量を
意味するために、（６）　−ｂをコンデンサとして記述
した。

（７）は位相検波回路で、端子（５）の基準クロックと
、この基準クロックか第２の遅延回路群（６）の６４段
の遅延段を介して遅延したクロック波形を入力として、
両クロックの位相差を検出する。出力としては位相差か
遅れの場合と進みの場合とで、それぞれＵｌとＤＩを出
力する。

（８）は位相検波回路（Ｄ）の位相検波のＵｌとＤｌの
パルス出力を入力として、位相差をアナログ電圧に変換
するチャージポンプローパスフィルタで、レギュレータ
（９）の可変電源電圧を制御する電圧に使われる。レギ
ュレータ（９）により制御された電源電圧■ｃｅ２は遅
延回路群（１）及び（６）の電源に接続される。

次に動作について説明する。ＰＷＭ、回路（２）の回路
によって得られるＰＷＭ、出力は、従来よりある手法を
用いた基準クロックに同期したパルス幅変調出力である
。図では説明のために、“Ｈ”区間を３クロック分、“
Ｌ”区間を２クロック分として描いているか、実現され
る波形はＰＷＭ。

回路（２）の回路の構成により多少変化し、第１図で示
す様な設定値が８ビツトレジスタ１本である場合は周期
を２５６クロツクに固定し、“Ｈ”区間の長さを、レジ
スタの値ｍて決定する方法が一般的である。

さて、このＰＷＭ、出力は第１の遅延回路群（１）を介
して、６４通りの遅延波形より１つを選択し、遅延出力
（１）　−ｃ信号を得る。この部分を詳しく説明するも
のが、第３図であり、各遅延回路段の出力ｐ、〜ｐ、１
は図に示す通り、単位遅延時間τずつ順に遅延している
。また、最終の６４段目の遅延が基準クロックの周期Ｔ
にちょうと一致するように、後述の位相差検出回路〜レ
ギュレータの部分が動作する。即ち、Ｔ＝６４τとなる
様に、ハード回路により、自動制御される。

次に第２図に戻り、第１の遅延回路群（１）の遅延回路
を経由して得られた遅延信号（１）−ｃと、元々のＰＷ
Ｍ、出力（２）　−ａを第１図の論理和回路（４）の論
理和ゲートにより論理和すると、第２図て示す最終的に
目的とするＰＷＭ出力（４）　−ａが得られる。

これはパルス幅を第１の遅延回路群（１）の回路により
、微調整か図られた結果である。通常のＣＭＯ８半導体
集積回路ではインバータ１段当り、数１０μｓ〜数部の
遅延時間は容易に設計可能である。設計仕様の一例とし
て、単位遅延時間２　ｎｓを目標設計値とする。６４段
の遅延の総計は１２８ｎｓとなり、周波数で表わせば約
７．８ＭＨｚとなる。従って、逆に、基準クロックを８
　Ｍ　Ｈｚ、６４段の遅延の総計を１２５ｎｓとなる様
に設計値を修正すると、この仕様は現在の製造技術で十
分設計可能な値である。

次に、単位遅延時間の６４倍がちょうと、基準クロック
の１周期に一致させる方法について説明する。動作は添
付資料に示す「位相検波器およびローパスフィルタＪに
記述される通りてあり、図１て示す基準クロック（５）
と６４段の遅延回路の出力（６）−Ｃどの位相差を検出
して、遅延回路との位相差か遅れの場合には、レギュレ
ータ（９）の出力電圧を高くして第２の遅延回路群（６
）の回路の遅延時間を短くし、逆に遅延回路の位相差か
基準クロックよりも進みの場合には、レギュレータ（９
）の出力電圧を低くして、第２の遅延回路群（６）の回
路の遅延時間を遅くすることにより、遅延時間を制御し
て、基準クロックに合わせる。なお、ここで、ＣＭＯＳ
インバータの遅延時間かインバータの電源電圧Ｖ、ｅ２
によりリニアに変化することを利用しており、Ｖｃｃ２
が高い場合には、遅延時間は短くなり、ＶＣ，２が低い
場合には、遅延時間は長くなる。半導体集積回路では、
大まかな遅延時間は、トランジスタサイズを選ぶなどし
て設計可能であるが、±５０％程度の遅延時間の差は、
製造行程のばらつき或は、動作時の温度変化、電源電圧
の変動等により容易に発生するため、前述のフィードバ
ック系により目的の一定遅延時間を得ることか必要とな
ってくる。

なお、添付資料の［位相検波器及びローパスフィルタ」
の説明は、従来よりあるＰ　Ｌ　Ｌ　（ＰｈａｓｅＬｏ
ｃｋｅｄ　Ｌｏｏｐ）回路技術の一環であり、説明分中
、Ｖ　ＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　
０ｓｃｉｌｌａｔｏｒ）を制御する様になっているが、
本発明では、ｖＣＯは使われず、代りにチャージポンプ
、ローパスフィルタのアナログ出力かレギュレータ（９
）を制御することとなる。

第１図の第２の遅延回路群（６）はこの様にして、単位
遅延時間を制御することかできるので、これと特性を合
わせて、レイアウトパターンを設計した第１の遅延回路
群（１）の単位遅延時間も、同じ値になることが期待さ
れる。即ち、半導体集積回路ては同一チップ内の同一レ
イアウトパターンの特性の差は極めて少なく、殆んど同
一となることを利用したちのである。なお、上記実施例
では、遅延回路群１６）の段数や、同期式ＰＷＭ。回路
（２）のビット幅を説明の理解のために、ある特定の値
としたか、これとは別の値をとっても良い。

〔発明の効果〕

以上のように、この発明によれば、パルス幅変調回路の
、最小分解幅を敷部のレベルに設定できるのて、高分解
能（１０−１４ビツト）のＰＷＭ波形を周期数ＩＯμｓ
〜数１００μｓて、設計することか可能となり、外付け
のローパスフィルタ回路により、応答速度の速い、高分
解能のＤ−Ａ変換器か容易に得られるという効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例であるパルス幅変調回路の
構成を示すブロック図、第２図及び第３図は第１図の実
施例の動作を説明するタイミング波形図、第４図は従来
のパルス幅変調回路のブロック図、第５図は第４図の回
路の動作を説明するだめのタイミング波形図である。 図において、（１）は第１の遅延回路群、（１）　−ａ
　。 （６）−ａは単位遅延回路、（１１−ｂは切換スイッチ
、（１）　−ｃ　、　（６）　−ｃは遅延出力、（２）
はＰＷＭ、回路、（２）−ａはＰＷＭ、回路の出力、ｆ
３Ｈ３）　−ａ　、　ｆ３）　−ｂはＰＷＨレジスタ、
（４）は論理和回路、（４）−ａはＰＷＭ出力、（５）
は基準クロック、（６）は第２の遅延回路群、（７）は
位相検波回路、（８）はチャージポンプローパスフィル
タ、（９）はＶＣ，２レギユレータを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代　　理　　人　　　大　　岩　　増　　雄第４図 第う図 手続補正書（自発） 平成　３年　６月１８日 ］艙 １、事件の表示　　特願平２−３２６８８３号　　　　
　−３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者　志　岐　
守　哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第９頁第２行〜第３行の［殆んど同しレイ
アウトパターンて」を「ベアリングを考慮されたレイア
ウトパターンで」と訂正する。 （２）明細書第１３頁第１行〜第２０行を別紙のとおり
訂正する。 ７、添付書類の目録 （１）訂正明細書（第１３頁）　　　　　　　１通以上 導体集積回路では、大まかな遅延時間は、トランジスタ
サイズを選ぶなどして設計可能であるが、±５０％程度
の遅延時間の差は、製造工程のばらつき或は、動作時の
温度変化、電源電圧の変動等により容易に発生するため
、前述のフィードバック系により目的の一定遅延時間を
得ることが必要となってくる。 なお、文献ｒＰＬＬ活用ガイド」第１２６頁〜第１２７
頁、誠文堂新光社昭和５０年９月１日発行では、従来よ
りあるＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏ
ｏｐ）回路技、術の一環であり、Ｖ　ＣＯ（Ｖｏｌｔａ
ｇｅ　Ｃｏｎｔｒｏｌ　１ｅｄＯｓｃｉｌｌａｔｏｒ）
を制御するようになっているが、本発明では、ＶＣＯは
使われず、代りにチャージポンプ、ローパスフィルタの
アナログ出力がレギュレータ（９）を制御することとな
る。

Claims (1)

1. 【特許請求の範囲】 　２段のインバータの構成などによりできた単位遅延回
   路をｎ個縦列に接続し、各段よりの出力を選択して、ｋ
   倍（ｋ＝０〜ｎ−１）の単位遅延時間（ｋτ）を、得ら
   れる第１の遅延回路群と、この第１の遅延回路群とパタ
   ーンレイアウトを殆んど同じにすることによって同一の
   遅延時間特性を持った、第２の遅延回路群と、 クロック同期型の回路により構成されたｍビットのパル
   ス幅変調回路と、 基準クロック入力と被測定クロック入力の２つの方形波
   入力を持ちこの両クロックの位相差を検出する位相検波
   回路と、 この位相検波回路の位相差出力を受け、位相差に対応す
   るアナログ電圧に変換するチャージポンプ及びローパス
   フィルタ回路と、 前記チャージポンプおよびローパスフィルタ回路のアナ
   ログ電圧出力により制御され可変電源電圧を出力するレ
   ギュレータ回路とにより構成され、基準クロックを削っ
   て第２の遅延回路群に入力して、最終第ｎ段の遅延出力
   と、元の基準クロックとを前記位相検波回路、チャージ
   ポンプ、ローパスフィルタ回路を介して、位相誤差成分
   を抽出して、前記レギュレータ回路を制御し、レギュレ
   ータ出力電源電圧を、前記２つの遅延回路群の電源電圧
   として同時に活用して、遅延回路群の最終第ｎ段の遅延
   出力が基準クロックと同期となる様に構成し、 一方、前記同期クロック型パルス幅変調回路の出力を前
   記第１の遅延回路群に入力し、選択的に選ばれたこの第
   １の遅延回路群の１つの出力と、前述のパルス幅変調回
   路の元の出力との論理和を取って、最終のパルス幅変調
   波形出力を得ることを特徴とする半導体集積回路。