JPH11138893A - パルス幅変調信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のレーザドライバでは三角波発生回路を
用いてランプ波を発生するとともに画素データに応じた
レベル信号を生成し、これらの比較結果に基づいてパル
ス幅制御信号を出力していたため、ＣＭＯＳプロセスで
集積化を図ることができなかった。 【解決手段】 直列接続された複数のプリ遅延回路から
なるプリ位相変化回路９と、当該各プリ遅延回路の出力
が入力される複数のメイン位相変化回路１０とを有する
とともに、当該メイン位相変化回路１０を構成するメイ
ン遅延回路の直列接続個数よりも上記プリ遅延回路の個
数のほうが大きく構成されたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、レーザビームプ
リンタなどの電子写真方式の画像形成装置において、レ
ーザダイオードなどの発光素子を制御するために好適な
パルス幅変調信号生成回路に関するものである。

【０００２】

【従来の技術】図１６は従来のレーザビームプリンタの
画像出力部の概略構成を示す構成図である。図におい
て、６０は画像の構成要素である画素データがシリアル
に入力され各画素データに基づいてパルス幅制御信号を
出力する画素パルス生成回路であり、７３は当該パルス
幅制御信号が入力され駆動信号を出力するレーザダイオ
ードドライバであり、６１は当該駆動信号が入力され、
当該駆動信号に応じて発光するレーザダイオードであ
り、６２は当該レーザダイオード６１の発光光が照射さ
れ、当該発光光の走査に応じた電荷分布の静電潜像が形
成される感光体ドラムである。

【０００３】また、６３は上記シリアル画素データが入
力され、各画素データ毎に階調データ信号および画素内
描画位置制御信号を出力するパルス制御信号生成回路で
あり、６４は上記レーザダイオード６１による各画素の
描画時間に応じて設定された動作基準クロック信号を出
力する動作基準クロック発生回路であり、６５は上記階
調データ信号に応じたレベル信号を出力するレベル信号
発生回路であり、６６は上記動作基準クロック信号およ
び上記画素内描画位置制御信号が入力され、当該動作基
準クロック信号に同期した３種類の三角波から１種類の
三角波を選択して出力三角波として出力する三角波発生
回路であり、６７は上記レベル信号と当該出力三角波と
を比較して、出力三角波がレベル信号よりも大きい期間
にパルス幅制御信号を出力するコンパレータである。

【０００４】次に動作について説明する。図１７は上記
従来の画素パルス生成回路６０の各種信号の相互関係を
示すタイミングチャートである。図において、ＣＬＫは
上記動作基準クロック信号であり、ＣＴＲＬは上記画素
内描画位置制御信号であり、１ｓｔランプは上記三角波
発生回路６６内部で生成されて上記動作基準クロック信
号とともに立ち上がった後暫時レベルが低下する左寄三
角波であり、２ｎｄランプは上記三角波発生回路６６内
部で生成されて上記動作基準クロック信号の立ち上がり
とともに暫時レベルが上昇して当該動作基準クロック信
号の周期のほぼ半分において最高レベルとなった後暫時
レベルが低下する中央寄三角波であり、３ｒｄランプは
上記三角波発生回路６６内部で生成されて上記動作基準
クロック信号とともに暫時レベルが上昇し当該動作基準
クロック信号の次の立ち上がり時に最高レベルとなる右
寄三角波である。

【０００５】同図の最初の動作基準クロックにおいて
は、三角波発生回路６６では画素内描画位置制御信号に
より左寄三角波が選択され、これが出力三角波としてコ
ンパレータ６７に供給される。また、レベル信号発生回
路６５も上記階調データ信号に応じたレベル信号をコン
パレータ６７に出力する。そして、当該コンパレータ６
７は上記左寄三角波と当該レベル信号とを比較し、動作
基準クロック信号の立ち上がりタイミングから上記レベ
ル比較結果に応じた期間においてハイレベルのパルス幅
制御信号を出力する。その結果、上記レーザダイオード
６１からは当該パルス幅制御信号のハイレベル期間にお
いて発光光が出力され、感光体ドラム６２は当該発光光
により走査され、感光体ドラム６２の最初の画素の描画
領域内において当該走査方向上流側よりの部位の電荷分
布が変化する。

【０００６】同図の２番目の動作基準クロックにおいて
は、まず、三角波発生回路６６からは画素内描画位置制
御信号に応じて中央寄三角波が出力され、次に、動作基
準クロック信号の中央を中心としてその前後に当該中央
寄三角波とレベル信号との比較結果に応じた期間のパル
ス幅制御信号が出力され、その結果、感光体ドラム６２
の２番目の画素の描画領域内において中央寄りの部位の
電荷分布が変化する。

【０００７】同様に、３番目の動作基準クロックにおい
ては、右寄三角波とレベル信号との比較がなされ、感光
体ドラム６２の三番目の画素の描画領域の走査方向下流
側よりの部位の電荷分布が変化し、４番目の動作基準ク
ロックにおいては、左寄三角波とレベル信号との比較が
なされ、感光体ドラム６２の四番目の画素の描画領域の
走査方向上流側よりの部位の電荷分布が変化する。

【０００８】従って、上記感光体ドラム６２には当該パ
ルス幅制御信号に応じた電荷分布（静電潜像）が形成さ
れ、上記画像形成装置ではこれに基づいて高速に高階調
且つ高分解能にて出力画像を形成することができる。

【０００９】

【発明が解決しようとする課題】従来の画素パルス生成
回路は以上のように構成されているので、三角波発生回
路にてアナログ回路を使用する必要があり、ＣＭＯＳプ
ロセスにて集積化を図ることができなかった。

【００１０】そこで、図１８に示すように、デジタル回
路のみで構成される位相変化回路をＣＭＯＳプロセスに
て形成し、それを用いてパルス幅制御信号を生成するこ
とが考えられる。図において、６８は上記動作基準クロ
ックの整数倍の周波数を有する高周波クロック信号入力
端子であり、６９はリセット信号や位相設定信号ととも
に当該高周波クロック信号が入力されるカウンタであ
り、７０は上記高周波クロック信号および当該カウンタ
出力が入力される論理積回路であり、７１は当該論理積
回路７０の出力を上記動作基準クロックと同一の周期と
なるまで分周する分周回路であり、７２は当該分周回路
７１の出力を位相変化クロック信号として出力する出力
端子である。

【００１１】次に動作について説明する。図１９は位相
設定信号として「３」が設定された際の位相変化回路の
各種信号の相互関係を示すタイミングチャートである。
動作基準クロック信号と同期させてリセット信号が解除
されると当該カウンタは高周波クロック信号のクロック
数をカウントし始める。そして、当該カウント値が
「３」となるとカウンタはカウンタ出力をハイレベルに
変化させ、これにより論理積回路７０からは高周波クロ
ック信号が出力されるようになる。その結果、分周回路
７１は当該高周波クロック信号を動作基準クロック信号
と同一の周期となるまで分周して位相変化クロック信号
として出力する。

【００１２】従って上記位相変化回路では、動作基準ク
ロック信号に対して高周波クロック信号３つ分だけ位相
がずれた位相変化クロック信号を出力することができ
る。

【００１３】しかしながら、このような位相変化回路を
上記画像形成装置に適用しようとした場合、今日の画像
形成装置では高速に高階調（２５６階調以上）かつ高分
解能にて高階調画像を形成する要請が強くあり、このよ
うな要請に対応しようとした場合には上記高周波クロッ
ク信号として非常に高い周波数を使用しなければなら
ず、しかも、このクロック信号に応じて動作できるよう
に上記カウンタ、論理積回路、分周回路といったものに
は応答速度の速い回路素子を用いる必要がある。従っ
て、このような位相変化回路をＣＭＯＳプロセスで形成
しても今日の画像形成装置において好適に利用できるも
のとはならない。

【００１４】この発明は上記のような課題を解決するた
めになされたもので、ＣＭＯＳプロセスにて形成するこ
とができ、しかも、レーザビームプリンタなどの電子写
真方式の画像形成装置においてレーザダイオードなどの
発光素子を制御するために好適に用いることができるク
ロック信号発生回路およびそれを用いたクロック位相制
御回路を得ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係るパルス幅
変調信号生成回路は、クロック信号が入力され、当該ク
ロック信号と同一の周期を有し、且つ、互いに位相の異
なる複数のメイン遅延クロック信号を発生するクロック
信号発生回路と、当該複数のメイン遅延クロック信号か
ら２つの信号を選択して位相変化クロック信号として出
力する位相クロックセレクタと、当該２つの位相変化ク
ロックを論理演算して出力する論理演算回路とを有する
パルス幅変調信号生成回路において、上記クロック信号
発生回路は、直列接続された複数のプリ遅延回路を有す
るとともに上記クロック信号が入力されるプリ遅延回路
列と、当該プリ遅延回路の２つのプリ遅延クロック信号
同士を比較してこれらの位相差が一定となるように制御
するプリ遅延制御回路と、直列接続された複数のメイン
遅延回路を有するとともに上記プリ遅延クロック信号が
入力される複数のメイン遅延回路列とを有し、上記メイ
ン遅延回路におけるメイン遅延回路の直列接続数よりも
上記プリ遅延回路におけるプリ遅延回路の直列接続数の
方が大きいものである。

【００１６】この発明に係るパルス幅変調信号生成回路
は、クロック信号が入力され、当該クロック信号と同一
の周期を有し、且つ、互いに位相の異なる複数のメイン
遅延クロック信号を発生するクロック信号発生回路と、
当該複数のメイン遅延クロック信号から２つの信号を選
択して位相変化クロック信号として出力する位相クロッ
クセレクタと、当該２つの位相変化クロックを論理演算
して出力する論理演算回路とを有するパルス幅変調信号
生成回路において、上記クロック信号発生回路は、直列
接続された複数のプリ遅延回路を有するとともに上記ク
ロック信号が入力されるプリ遅延回路列と、当該プリ遅
延回路の２つのプリ遅延クロック信号同士を比較してこ
れらの位相差が一定となるように制御するプリ遅延制御
回路と、直列接続された複数のメイン遅延回路を有する
とともに上記プリ遅延クロック信号が入力される複数の
メイン遅延回路列と、プリ遅延回路列とメイン遅延回路
列との間に配設される複数のミドル遅延回路列とを有
し、各プリ遅延クロック信号は複数のメイン遅延回路列
に入力され、且つ、ミドル遅延回路列は少なくとも当該
複数のメイン遅延回路列のうちの１つとプリ遅延回路列
との間に設けられているものである。

【００１７】この発明に係るパルス幅変調信号生成回路
は、プリ遅延回路列は、プリ遅延クロック信号の数より
も１つ多いプリ遅延回路からなるとともに、プリ遅延制
御回路は、直列接続先頭のプリ遅延回路の出力と直列接
続最後のプリ遅延回路の出力とを比較し、それら２つの
プリ遅延クロック信号の位相差に応じた位相比較信号を
出力する位相比較回路と、当該位相比較信号に応じてチ
ャージ電流を授受するチャージポンプと、当該チャージ
電流の積分値を出力するローパスフィルタとを有し、当
該チャージ電流の積分値に応じて各プリ遅延回路の遅延
量を制御するものである。

【００１８】この発明に係るパルス幅変調信号生成回路
は、２番目のプリ遅延回路の出力から最後のプリ遅延回
路の出力までのうちの少なくとも２つのプリ遅延クロッ
ク信号出力が入力され、設定に応じてそれらのうちの１
つのプリ遅延クロック信号をセレクト遅延クロック信号
として出力する分周率セレクタを有するとともに、当該
セレクト信号を最後のプリ遅延回路の出力の代わりにプ
リ遅延制御回路に入力するものである。

【００１９】この発明に係るパルス幅変調信号生成回路
は、プリ遅延回路は、ＣＭＯＳプロセスで形成されて互
いに直列に接続された複数の遅延素子と、複数の遅延素
子の出力のうち１つを選択して出力する単位遅延時間セ
レクタとを有するものである。

【００２０】この発明に係るパルス幅変調信号生成回路
は、外部からサブクロック信号が入力される外部端子
と、直列接続された複数のサブ遅延回路を有するととも
に当該サブクロック信号が入力されるサブ遅延回路列
と、当該サブ遅延回路の２つのサブ遅延クロック信号同
士を比較してこれらの位相差が一定となるように制御す
るサブ遅延制御回路とを有し、当該サブ遅延制御回路の
制御出力信号をメイン遅延回路に供給するものである。

【００２１】この発明に係るパルス幅変調信号生成回路
は、クロック信号および／またはプリ遅延クロック信号
が入力され、当該クロック信号よりも周期が長い内部ク
ロック信号を生成するサブクロック発生回路を有し、外
部端子に換えて当該クロック信号発生回路の出力をサブ
遅延素子列に入力するものである。

【００２２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるレ
ーザビームプリンタの画像出力部の概略構成を示す構成
図である。図において、６０は画像の構成要素である画
素データがシリアルに入力され各画素データに基づいて
パルス幅制御信号を出力する画素パルス生成回路であ
り、７３は当該パルス幅制御信号が入力され駆動信号を
出力するレーザダイオードドライバであり、７は当該駆
動信号が入力され、当該パルス幅制御信号のパルス幅に
応じて発光するレーザダイオードであり、８は当該レー
ザダイオード７の発光光が照射され、当該発光光の走査
に応じた電荷分布の静電潜像が形成される感光体ドラム
である。

【００２３】また、１は上記シリアル画素データが入力
され、各画素データ毎に階調データ信号および画素内描
画位置制御信号を出力するパルス制御信号生成回路であ
り、２は上記レーザダイオード７による各画素の描画時
間に応じて設定された動作基準クロック信号を出力する
動作基準クロック発生回路であり、３は入出力データの
対応データを有し、上記階調データ信号および画素内描
画位置制御信号に基づいてクロック選択信号および論理
演算選択信号を出力する制御信号デコーダであり、４は
上記動作基準クロック信号が入力され、当該クロック信
号と同一の周期を有するとともに互いに位相が異なる複
数の位相クロック信号を出力するクロック信号発生回路
であり、５は当該複数の位相クロック信号および上記ク
ロック選択信号が入力され、クロック選択信号に基づい
て所定の２つの位相クロック信号を選択して位相変化ク
ロック信号として出力する位相クロックセレクタであ
り、６は上記論理演算選択信号および当該２つの位相ク
ロック信号が入力され、２つの位相クロック信号を論理
演算選択信号により選択された論理演算で演算し、その
結果をパルス幅制御信号としてレーザダイオード７に出
力する論理演算回路である。

【００２４】そして、パルス制御信号生成回路１はそれ
単独でＣＭＯＳプロセスによりＩＣ化され、制御信号デ
コーダ３、クロック信号発生回路４、位相クロックセレ
クタ５および論理演算回路６はその全体としてパルス幅
変調用集積回路（ＰＷＭ ＩＣ）としてＣＭＯＳプロセ
スによりＩＣ化されており、これらは画像処理用基板上
に実装されている場合が多く、また、レーザダイオード
が搭載されている印字基板に実装される場合もある。

【００２５】図２はこの発明の実施の形態１によるパル
ス幅変調用集積回路の構成を示すブロック図である。図
において、９は上記動作基準クロック発生回路２からの
動作基準クロック信号が入力され、この入力と同一の周
期を有し、且つ、互いに位相の異なる１６（Ｎ＝１６）
個のプリ遅延クロック信号を出力するプリ位相変化回路
であり、１０は当該１６個のプリ遅延クロック信号が入
力され、プリ遅延クロック信号それぞれに基づいて１６
個のメイン遅延クロック信号を生成し、合計２５６個の
メイン遅延クロック信号を出力するメイン位相変化回路
であり、これらによりクロック信号発生回路４は構成さ
れている。また、１１は２つの位相変化クロック信号が
入力される論理積演算回路であり、１２は同様に２つの
位相変化クロック信号が入力される論理和演算回路であ
り、１３は上記制御信号デコーダ３からの論理演算選択
信号に基づいて上記２つの論理演算回路１１，１２の出
力のうちの一方を選択して出力する論理出力セレクタで
あり、この論理出力セレクタ１３の出力がパルス幅変調
信号となる。これ以外の構成は図１と同様なので説明を
省略する。

【００２６】次に上記構成に基づいてレーザビームプリ
ンタの画像出力部の全体の動作を説明する。動作基準ク
ロック発生回路２から動作基準クロックが周期的に出力
されると、これに応じてクロック信号発生回路４から２
５６個の位相クロック信号が出力される。

【００２７】このような状態で、画素データがシリアル
にパルス制御信号生成回路１に入力されると、各画素デ
ータ毎にパルス制御信号生成回路１から８ビットの階調
データ信号および２ビットの画素内描画位置制御信号が
出力される。そして、制御信号デコーダ３がこの階調デ
ータ信号および画素内描画位置制御信号に基づいて対応
データを検索し、該当するデータに基づいてクロック選
択信号および論理演算選択信号を出力する。

【００２８】従って、位相クロックセレクタ５には、２
５６個の位相クロック信号およびクロック選択信号が入
力され、このクロック選択信号に応じて２５６個の位相
クロック信号から２つのクロック信号を選択し、それを
２つの位相変化クロック信号として出力する。更に、論
理演算回路６には上記論理演算選択信号および当該２つ
の位相変化クロック信号とが入力され、当該論理演算回
路６は上記論理演算選択信号に基づいて２つの論理演算
結果（論理和結果および論理積結果）のうちの一方を選
択してパルス幅制御信号として出力する。そして、レー
ザダイオードドライバ７３にてレーザダイオード７を駆
動し当該パルス幅制御信号に基づいて感光体ドラム８を
発光光で照射し、感光体ドラム８上の所定の画素領域内
に上記画素データに応じた電荷分布を形成する。

【００２９】そして、上記レーザビームプリンタでは、
このような画素データ毎の動作を１つの画像について繰
り返すことにより感光体ドラム８上にパルス幅制御信号
に応じた電荷分布（静電潜像）を形成することができ、
この静電潜像に基づいて高速に高階調（２５６階調）且
つ高分解能にて出力画像を形成することができる。

【００３０】次にクロック信号発生回路４について詳細
に説明する。図３はこの発明の実施の形態１によるプリ
位相変化回路９の構成を示すブロック図である。１４は
直列接続された３３個のプリ遅延回路１４ａ〜１４ｚか
らなり、最初のプリ遅延回路１４ａに動作基準クロック
信号が入力されるプリ遅延回路列であり、１５は最初の
プリ遅延回路１４ａの出力と最後（３３番目）のプリ遅
延回路１４ｚの出力とが入力され、これらの位相差がな
くなるように各プリ遅延回路１４ａ〜１４ｚにプリ遅延
制御信号を出力するプリ遅延制御回路であり、１６はパ
ルス幅変調用集積回路に入力された動作基準クロックを
増幅するクロック入力バッファである。

【００３１】図４はこの発明の実施の形態１によるプリ
遅延回路１４ａの構成を示す回路図である。図４（ａ）
において、１７はバッファ（遅延素子）あり、図４
（ｂ）において、１７ａ，１７ｂはそれぞれｐＭＯＳト
ランジスタとｎＭＯＳトランジスタとからなるＣＭＯＳ
インバータであり、１７ｃ，１７ｄはそれぞれ各ＣＭＯ
Ｓインバータ１７ａ，１７ｂと高圧側電源との間に配設
されたｐＭＯＳトランジスタからなる高圧側電流制御ト
ランジスタであり、１７ｅ，１７ｆはそれぞれ各ＣＭＯ
Ｓインバータと低圧側電源との間に配設されたｎＭＯＳ
トランジスタからなる低圧電流制御トランジスタであ
る。そして、上記２つのＣＭＯＳインバータは直列に接
続されている。

【００３２】図５はプリ遅延制御回路１５の詳細な構成
を示す回路図である。図５（ａ）において、１８は最初
のプリ遅延回路１４ａから出力されるプリ遅延クロック
信号と最後のプリ遅延回路１４ｚから出力されるプリ遅
延クロック信号とが入力され、これらの位相差に応じて
増加用パルスあるいは減少用パルスを出力する位相比較
回路であり、１９は当該増加用パルスおよび減少用パル
スが入力され、これらに応じてチャージ電流を発生する
チャージポンプであり、２０は当該チャージ電流の累積
値に応じた電圧を発生するローパスフィルタであり、２
１は当該ローパスフィルタ２０で発生した電圧がゲート
端子に供給されるとともにソースが低圧側電源に接続さ
れたドライブトランジスタであり、２２はｐＭＯＳトラ
ンジスタからなり、当該ドライブトランジスタ２１のド
レイン端子にドレイン端子およびゲート端子が接続され
るとともにソース端子が高圧側電源に接続された高圧側
トランジスタであり、２３はｐＭＯＳトランジスタから
なり、当該高圧側トランジスタ２２のゲート端子がゲー
トに接続された反転トランジスタであり、２４は反転ト
ランジスタ２３のドレイン端子にドレイン端子およびゲ
ート端子が接続されるとともにソース端子が低圧側電源
に接続された低圧側トランジスタである。１４ａ〜１４
ｚの高圧側電流制御トランジスタ１７ｃ，１７ｄおよび
低圧側電流制御トランジスタ１７ｅ，１７ｆに供給され
る。なお、当該プリ遅延制御回路の構成は以上のＰＬＬ
回路に限定されるものではない。

【００３３】図５（ｂ）において、１８ａは最後のプリ
遅延回路のプリ遅延クロック信号が入力される参照側イ
ンバータであり、１８ｂは最初のプリ遅延回路のプリ遅
延クロック信号が入力されるイニシャル側インバータで
あり、１８ｃ，１８ｄはそれぞれ直前の出力信号と当該
各インバータを介して入力された現在の信号とを排他的
論理積をとるＮＡＮＤ素子であり、１８ｅと１８ｇ，１
８ｈと１８ｆはそれぞれ当該排他的論理積によりセット
され、所定の時間の後にリセットされるＳＲフリップフ
ロップであり、１８ｉ，１８ｊ，１８ｋは上記排他的論
理積の出力から当該セット信号の出力までの間にハイパ
ルスを出力する論理素子であり、１８ｌ，１８ｍ，１８
ｎはこれら排他的論理積、セット信号およびハイパルス
信号の全てがハイレベルであるときにチャージポンプを
動作させる出力制御素子である。

【００３４】また、１９ａはアップの位相比較信号がゲ
ート端子に入力され、当該信号のレベルに応じたチャー
ジ電流を出力するチャージアップトランジスタであり、
１９ｂはダウンの位相比較信号がゲート端子に入力さ
れ、当該信号のレベルに応じたチャージ電流を吸引する
チャージダウントランジスタであり、２０ｂは上記チャ
ージ電流の累積値に応じた電圧を発生するチャージアッ
プコンデンサであり、２０ａは当該チャージアップコン
デンサ２０ｂの電圧変動を抑制する緩衝抵抗である。

【００３５】次にこのプリ位相変化回路９の動作につい
て詳細に説明する。動作基準クロック信号がクロック入
力バッファ１６を介してプリ遅延回路列１４に入力され
ると、各プリ遅延回路１４ａ〜１４ｚの２つ目のＣＭＯ
Ｓインバータ１７ｂからプリ遅延クロック信号が出力さ
れる。そして、当該動作基準クロック信号の１周期分程
度時間が経過した時点で最後のプリ遅延回路１４ｚから
プリ遅延クロック信号が出力される。すると、上記位相
比較回路１８には２つのプリ遅延クロック信号が入力さ
れるようになり、位相比較が行われる。具体的には、最
後のプリ遅延クロック信号の位相が最初のプリ遅延クロ
ック信号の位相よりも速い場合には位相比較回路１８か
らはダウンの位相比較信号が出力され、最後のプリ遅延
クロック信号の位相が最初のプリ遅延クロック信号の位
相よりも遅い場合には位相比較回路１８からはアップの
位相比較信号が出力される。これに応じてチャージポン
プ１９は、アップの位相比較信号が入力されればチャー
ジアップコンデンサ２０ｂに対して当該信号出力期間の
間チャージ電流を供給し、逆に、ダウンの位相比較信号
が入力されれば当該信号出力期間の間チャージアップコ
ンデンサ２０ｂからチャージ電流を吸引する。また、上
記２つのダイオードの発生電圧は同一プロセスで形成さ
れているので略当該チャージアップコンデンサ２０ｂの
電圧となり、この電圧が各プリ遅延回路の高圧側電流制
御トランジスタ１７ｃ，１７ｄおよび低圧側電流制御ト
ランジスタ１７ｅ，１７ｆに供給される。

【００３６】従って、チャージアップコンデンサ２０ｂ
が上記２つのプリ遅延クロック信号同士の位相のずれ方
に応じてそれらを一致するようにチャージされ、しか
も、それら位相のずれ量に応じてチャージされるので、
各プリ遅延回路の高圧側電流制御トランジスタ１７ｃ，
１７ｄおよび低圧側電流制御トランジスタ１７ｅ，１７
ｆへの印加電圧も当該位相のずれに応じて増減し、当該
トランジスタ１７ｃ〜１７ｆがＣＭＯＳインバータに供
給することができる電流も制限され、各プリ遅延回路１
４ａ〜１４ｚのＣＭＯＳインバータ１７ｂの動作速度も
当該位相のずれに応じて増減する。その結果、最終的に
は２つのプリ遅延クロック信号同士の位相が一致する。

【００３７】図６はメイン位相変化回路１０の詳細な構
成を示すブロック図である。図において、２５はそれぞ
れ８個のメイン遅延回路２５ａ〜２５ｚが直列に接続さ
れたメイン遅延回路列であり、２６は６４個の第１サブ
遅延回路（サブ遅延回路）２６ａ〜２６ｚが直列に接続
された第１サブ遅延回路列（サブ遅延回路列）であり、
２７は最初の第１サブ遅延回路２６ａの出力と最後の第
１サブ遅延回路２６ｚの出力とが入力され、これら２つ
の出力の位相差に応じたサブ遅延制御信号を当該第１サ
ブ遅延回路列２６に出力する第１サブ遅延制御回路（サ
ブ遅延制御回路）であり、２８はパルス幅制御用集積回
路に外部から入力されたサブクロック信号を第１サブ遅
延回路列２６に供給するサブクロックバッファである。
また、当該メイン遅延回路列２５，２５…は、上記プリ
遅延クロック信号に対して１対１対応に設けられ、上記
サブ遅延制御信号および各プリ遅延クロック信号が入力
され、それぞれ８個のメイン遅延クロック信号を出力す
る。従って、メイン遅延クロック信号の合計は２５６個
となる。なお、各遅延回路２６ａ〜２６ｚ，２５ａ〜２
５ｚの構成や第１サブ遅延制御回路２７の内部構成は、
プリ位相変化回路９と同様であり説明を省略する。

【００３８】次にこのメイン位相変化回路１０の動作に
ついて詳細に説明する。サブクロックバッファ２８にサ
ブクロック信号が入力されると、このサブクロックバッ
ファ２８から第１サブ遅延回路列２６に対してサブクロ
ック信号が出力される。各第１サブ遅延回路２６ａ〜２
６ｚは当該サブクロック信号を所定の時間ずつ遅延さ
せ、最後の第１サブ遅延回路２６ｚからクロック信号が
出力されると第１サブ遅延制御回路２７により最初の第
１サブ遅延回路２６ａの出力と最後の第１サブ遅延回路
２６ｚの出力との位相比較が行われる。その結果、２つ
のサブ遅延クロック信号の位相が一致するように第１サ
ブ遅延制御回路２７からサブ遅延制御信号が出力され
る。従って、各第１サブ遅延回路２６ａ〜２６ｚおよび
各メイン遅延回路２５ａ〜２５ｚによる遅延時間は上記
サブクロック信号の周期の１／６４の時間に設定され
る。

【００３９】この状態で各メイン遅延回路列２５，２
５，…に対してプリ遅延クロック信号が入力されると、
各メイン遅延回路列２５，２５，…からは当該サブクロ
ック信号の周期の１／６４の時間毎に位相がずれた８個
のメイン遅延クロック信号が出力される。

【００４０】図７は以上のクロック信号発生回路４に対
して、１周期が２０ｎｓ（周波数は５０ＭＨｚ）の動作
基準クロック信号と、１周期が７５ｎｓ（周波数は１
３．３ＭＨｚ）のサブクロック信号を入力した場合の各
部の出力信号のタイミング関係を示すタイミングチャー
ト（一部）である。図において、ｗａｖｅ１〜ｗａｖｅ
３３はそれぞれ上記動作基準クロック信号に基づくプリ
遅延クロック信号波形であり、ｗａｖｅ１＿１〜ｗａｖ
ｅ１＿８はそれぞれ最初のプリ遅延クロック信号が入力
されたメイン遅延回路列２５のメイン遅延クロック信号
出力波形であり、ｗａｖｅ２＿１〜ｗａｖｅ２＿８はそ
れぞれ２番目のプリ遅延クロック信号が入力されたメイ
ン遅延回路列２５のメイン遅延クロック信号出力波形で
ある。ちなみに当該動作条件の下ではプリ遅延クロック
信号同士の位相差は２０／３２ｎｓとなり、メイン遅延
クロック信号同士の位相差は７５／６４ｎｓとなり、隣
り合う２つのプリ遅延クロック信号の間には７個のメイ
ン遅延クロック信号が出力される。

【００４１】そして、このように隣り合う２つのプリ遅
延クロック信号の間にそれぞれ７個ずつメイン遅延クロ
ック信号が出力されているので、このクロック信号発生
回路４は、０から２５５個の互いに位相のずれた２５６
個の位相クロック信号を出力することができる。

【００４２】以上のように、この実施の形態１によれ
ば、動作基準クロック信号が入力されるプリ遅延回路列
１４と、当該プリ遅延回路列１４の複数のプリ遅延クロ
ック信号が入力される複数のメイン遅延回路列２５，２
５，…とを有するとともに、プリ遅延回路列１４を構成
する各プリ遅延回路１４ａ〜１４ｚとメイン遅延回路列
２５を構成するメイン遅延回路２５ａ〜２５ｚとの遅延
時間を異なる遅延時間に設定したので、位相の異なる複
数の位相クロック信号を生成することができる効果があ
る。

【００４３】また、プリ遅延回路列１４と複数のメイン
遅延回路列２５，２５，…とを適当に組み合わせて、プ
リ遅延クロック信号に基づいて複数のメイン遅延クロッ
ク信号を形成するように構成しているので、各遅延回路
１４ａ〜１４ｚ，２５ａ〜２５ｚをＣＭＯＳインバータ
１７ａ，１７ｂを２つずつ組み合わせて形成しているに
も関わらず、そのＣＭＯＳプロセスで形成された各遅延
回路１４ａ〜１４ｚ，２５ａ〜２５ｚの最小遅延時間よ
りも短い時間間隔ごとに位相の異なる位相変化クロック
信号を出力することができる。ちなみに、この実施の形
態１では上記パルス幅制御用集積回路は０．５ミクロン
設計ルールで形成しており、この際の上記遅延回路１４
ａ〜１４ｚ，２５ａ〜２５ｚの最小遅延時間は約１ｎｓ
程度であり、他方、５０ＭＨｚを動作基準クロック信号
とした場合に２５６階調を得るためには、約０．０８ｎ
ｓずつ位相をずらした位相変化クロック信号が必要とな
るが本実施の形態では当該要求を満たした位相変化クロ
ック信号を出力することができる。

【００４４】その結果、レーザビームプリンタのレーザ
ダイオード７の発光を制御することができる効果があ
る。

【００４５】この実施の形態１によれば、プリ遅延回路
列１４をプリ遅延クロック信号の数よりも１つ多い数の
プリ遅延回路１４ａ〜１４ｚで構成するとともに、最初
のプリ遅延回路１４ａの出力と最後のプリ遅延回路１４
ｚの出力とをプリ遅延制御回路１５に入力するように構
成して当該プリ遅延制御回路１５へクロック信号を出力
する回路の構成を同一にしたので、プリ遅延クロック信
号の出力数と同数のプリ遅延回路を有し、その直列接続
先頭へのクロックバッファの出力と直列接続最後のプリ
遅延回路の出力との比較結果に応じて制御を行う場合に
比べて、より類似した波形の２つのプリ遅延クロック信
号に基づいて比較を行うことができる。その結果、正確
に２つのクロック信号の位相を比較し、正確に遅延量を
制御することができ、２５６階調の画像を形成するため
に２５６個の位相変化クロック信号を生成する際にも、
各クロック信号の相互間隔を確保することができる効果
がある。

【００４６】また、この実施の形態１では、遅延時間が
直接ＰＬＬ制御されるプリ遅延回路列１４において３２
分割した上でメイン遅延回路列２５で４分割することで
２５６個の独立した位相変化クロック信号を生成するよ
うにしているので、例えば当該プリ遅延回路列１４で１
６分割した上でメイン遅延回路列２５で１６分割したよ
うな場合に比べて、各遅延素子のばらつきなどによって
生じるクロック信号のタイミング誤差を抑制することが
できる。従って、２５６階調の画像を形成するために２
５６個の位相変化クロック信号を生成する際にも、各ク
ロック信号の相互間隔を確保することができる効果があ
る。

【００４７】この実施の形態１によれば、パルス幅制御
用集積回路にサブクロック信号を入力するとともに、１
つの第１サブ遅延回路列２６と１つの第１サブ遅延制御
回路２７とを設け、この第１サブ遅延制御回路２７のサ
ブ遅延制御信号を全てのメイン遅延回路列２５，２５，
…に供給するように構成したので、各メイン遅延回路列
２５，２５，…ごとに第１サブ遅延回路列２６などを設
けた場合に比べて回路規模を格段に削減し、しかも、全
てのメイン遅延回路列２５，２５，…による遅延量を均
等に設定することができる効果がある。その結果、２５
６階調の画像を形成するために２５６個の位相変化クロ
ック信号を生成する際にも、各クロック信号の相互間隔
を確保することができる効果がある。

【００４８】また、第１サブ遅延回路列２６におけるサ
ブ遅延回路数をプリ遅延回路列１４とは異なる段数に設
定したり、サブクロック信号をクロック信号と異なる周
波数に設定することにより、メイン遅延回路列２５の遅
延回路数とプリ遅延回路列１４の遅延回路数とを同一の
マスクで形成するようにしても、全てのメイン遅延回路
２５ａ〜２５ｚによる遅延量をプリ遅延回路１４ａ〜１
４ｚによる遅延量と異なる遅延量に設定することがで
き、複数のメイン遅延回路列２５，２５，…の出力によ
り当該プリ遅延クロック信号の１周期の間に複数のメイ
ン遅延クロック信号が来るように設定することができ、
回路規模を抑制しつつ容易に分解能を向上させることが
できる効果もある。

【００４９】実施の形態２．図８はこの発明の実施の形
態２によるプリ位相変化回路の構成を示すブロック図で
ある。図において、２９はパルス幅制御用集積回路に設
定された分周率データをデコードする分周率デコーダで
あり、３０は当該分周率デコーダ２９の出力とともに２
番目のプリ遅延回路１４ｂの出力から最後のプリ遅延回
路１４ｚの出力までの１６個の互いに位相の異なるプリ
遅延クロック信号が入力され、当該分周率デコーダ２９
の出力に応じて１のプリ遅延クロック信号を選択してセ
レクト遅延クロック信号として出力する分周率セレクタ
であり、３１は当該分周率セレクタ３０によるクロック
信号の伝搬遅延時間と同一の遅延時間を有するディレイ
回路である。これ以外の構成は実施の形態１と同様なの
で同一符号を付して説明を省略する。

【００５０】次にこのプリ位相変化回路９の動作を説明
する。分周率セレクタ３０が分周率デコーダ２９の出力
に応じて所定のプリ遅延回路１４ｂ〜１４ｚの出力を選
択してセレクト遅延クロック信号として出力する。そし
て、プリ遅延制御回路１５は、当該セレクト遅延クロッ
ク信号とともに最初のプリ遅延回路１４ａの出力がディ
レイ回路３１を介して入力され、これらの位相差に基づ
いてプリ遅延制御信号を出力する。上記分周率セレクタ
３０が最後のプリ遅延回路１４ｚの出力を選択する場合
の動作は実施の形態１と同様なので説明を省略する。

【００５１】そして、上記分周率セレクタ３０が最後の
プリ遅延回路１４ｚ以外の出力（例えばｎ番目とする）
を選択する場合には、１番目のプリ遅延回路１４ａから
ｎ番目のプリ遅延回路１４ｎまでの遅延時間が動作基準
クロック信号と同期し、（ｎ＋１）番目のプリ遅延回路
の出力は１番目のプリ遅延回路１４ａの出力と一致した
位相となる。また、メイン位相変化回路１０でも（ｎ＋
１）番目以降のメイン遅延回路列２５，２５…の出力信
号は、１番目のプリ遅延クロック信号からｎ番目のプリ
遅延クロック信号までと一致した位相になる。

【００５２】またこの際、１番目からｎ番目のプリ遅延
回路２５ａ〜２５ｚの遅延時間は同一なので、１動作基
準クロック信号のプリ遅延クロック信号による分割数が
減少するだけでなく、それらのプリ遅延クロック信号の
相互関係は維持される。

【００５３】以上のように、この実施の形態２によれ
ば、実施の形態１の効果とともに、プリ遅延制御回路１
５により動作基準クロック信号に同期動作されるプリ遅
延回路列１４の有効プリ遅延回路数を分周率セレクタ３
０で調整するように構成したので、分周率セレクタ３０
が出力するプリ遅延クロック信号を切り替えるだけで１
クロック周期当たりに生成されるメイン遅延クロック信
号の数を増減させることができ、しかも、この際プリ遅
延クロック信号同士の時間間隔（相互間隔）を均一に維
持することができるので、メイン遅延クロック信号の出
力順も維持される。従って、同一のクロック信号入力で
動作可能に形成しつつも、２５６階調以外の階調、例え
ば６４階調や１２８階調にて画像を形成することがで
き、幅広い階調数の画像形成装置で使用することができ
る効果がある。

【００５４】実施の形態３．図９はこの発明の実施の形
態３によるプリ位相変化回路の構成を示すブロック図で
ある。図９（ａ）において、３２はパルス幅制御用集積
回路に設定された遅延設定データをデコードする遅延量
デコーダであり、この遅延量デコーダ３２の出力が全て
のプリ遅延回路１４ａ〜１４ｚに入力されている。図９
（ｂ）は各プリ遅延回路１４ａの構成を示すブロック図
であり、１７はそれぞれバッファであり、３４は当該各
バッファ１７〜１７の出力とともに上記遅延量デコーダ
３２の出力が入力され、当該遅延量デコーダ３２からの
入力に応じて複数のバッファ出力から１つを選択して出
力する単位遅延時間セレクタである。これ以外の構成は
実施の形態１と同様なので同一符号を付して説明を省略
する。

【００５５】次にこのプリ位相変化回路９の動作につい
て説明する。各単位遅延時間セレクタ３４が遅延量デコ
ーダ３２の出力に応じて所定のバッファ１７の出力を選
択する。このような状態でプリ遅延回路列１４に動作基
準クロック信号が入力されると、各プリ遅延回路１４ａ
〜１４ｚからは所定のバッファ１７からの出力がプリ遅
延クロック信号として出力される。

【００５６】そして、上記単位遅延時間セレクタ３４が
最初のバッファ１７の出力を選択した場合には、実施の
形態１と同様の周期を有する動作基準クロック信号を入
力することにより同様の動作をさせることができる。ま
た、上記単位遅延時間セレクタ３４が最初のバッファ１
７以外の出力（例えば、ｍ番目とする）を選択した場合
には、各プリ遅延回路１４ａ〜１４ｚによる動作基準ク
ロック信号の遅延量はｍ倍となり、プリ遅延回路列１４
としての遅延量もｍ倍となる。従って、動作基準クロッ
ク信号として実施の形態１のもののｍ倍の周期のクロッ
ク信号を入力することにより、プリ遅延クロック信号同
士の位相差をｍ倍にすることができる。

【００５７】またこの際、１番目からｎ番目のプリ遅延
回路１４ａ〜１４ｎの遅延時間は同一となるので、それ
らのプリ遅延クロック信号同士の相互関係は維持され
る。

【００５８】以上のように、この実施の形態３によれ
ば、実施の形態１の効果とともに、各プリ遅延回路１４
ａ〜１４ｚを、ＣＭＯＳプロセスで形成された複数のバ
ッファ１７で構成し、その出力を単位遅延時間セレクタ
３４などで選択できるように構成したので、動作基準ク
ロック信号の周期が長い場合にも位相変化クロック信号
同士の相互関係を維持したまま動作させることができ
る。従って、低速から高速まで幅広い画像形成装置にお
いて使用しても、２５６階調を確保することができる。

【００５９】実施の形態４．図１０はこの発明の実施の
形態４によるメイン位相変化回路の構成を示すブロック
図である。図において、３５はサブクロックバッファ２
８の代わりに第１サブ遅延回路列２６にサブクロック信
号を供給するサブクロック発生回路である。これ以外の
構成は実施の形態１と同様なので同一符号を付して説明
を省略する

【００６０】図１１はこの発明の実施の形態４によるサ
ブクロック発生回路３５の詳細な構成を示す回路図であ
る。図において、３５ａ〜３５ｈはそれぞれ２つのプリ
遅延クロック信号（図３のＣ１，Ｃ３，Ｃ５，Ｃ７，Ｃ
９，Ｃ１１，Ｃ１３，Ｃ１５）であり、３５ｉは当該８
つの反転論理積から１つを選択して出力するサブクロッ
ク用セレクタであり、３５ｊは当該セレクタ出力の立ち
上がりエッジの数をカウントする３ビットカウンタであ
り、３５ｋは上記セレクタ出力の立ち上がりエッジをト
リガとして出力を反転させるＤフリップフロップであ
り、３５ｌは当該Ｄフリップフロップ出力を３分周する
３分周回路である。

【００６１】次にこのメイン位相変化回路１０の動作を
説明する。図１２はこの実施の形態４によるカウンタ出
力とセレクタの入力選択動作との関係を示す対応図であ
る。図において、Ｓ２，Ｓ１，Ｓ０はカウンタの３ビッ
ト出力であり、Ｓｏｕｔは当該カウンタ出力に応じて選
択されるセレクタ出力である。従って、カウンタがセレ
クタ出力の立ち上がりエッジを検出するたびに、セレク
タは同図の出力を順番に出力する。

【００６２】図１３はこの実施の形態４によるカウンタ
の動作を示すタイミングチャートである。図において、
ＣＬＫはプリ遅延回路列に入力される動作基準クロック
信号であり、ｗａｖｅ１〜ｗａｖｅ１６はそれぞれ当該
プリ遅延回路から出力される１６個のプリ遅延クロック
信号であり、ＳＯＵＴは当該８ｔｏ１セレクタの出力信
号であり、ＣＬＫＯＵＴはＤフリップフロップの出力で
ある。同図に示すように、カウンタがそれ自身の出力に
応じて図１３のように入力を選択すると、上記動作基準
クロック信号が５０ＭＨｚであるので、８０ＭＨｚ（１
２．５ｎｓ）のクロック信号を出力することができる。
そして、Ｄフリップフロップからは４０ＭＨｚ（２５ｎ
ｓ）のクロックが出力され、３分周カウンタからは１
３．３ＭＨｚ（７５ｎｓ）のクロック信号が出力され
る。

【００６３】以上のように、この実施の形態４によれ
ば、実施の形態１の効果とともに、プリ遅延クロック信
号に基づいてサブクロック発生回路３５がサブクロック
信号を生成し、しかも、そのサブクロック信号の周期を
動作基準クロック信号が５０ＭＨｚ，２０ｎｓの場合に
は７５ｎｓとすることができるので、実施の形態１と同
様に動作することができる。従って、サブクロック信号
をパルス幅制御用集積回路に入力するための外部入力端
子を設けることなく、実施の形態１と同様の効果を得る
ことができる。

【００６４】実施の形態５．図１４はこの発明の実施の
形態５によるメイン位相変化回路の構成を示すブロック
図である。図において、３６はそれぞれプリ遅延回路列
から出力されたプリ遅延クロック信号が入力されるミド
ル遅延回路列であり、３８は直列接続された複数の第２
サブ遅延回路からなり、サブクロック信号が入力される
第２サブ遅延回路列であり、３９は当該第２サブ遅延回
路の遅延時間を制御する第２サブ遅延制御回路である。
なお、各第２サブ遅延回路３８の構成は第１サブ遅延回
路２６と同様であり、第２サブ遅延制御回路３９の構成
は第１サブ遅延制御回路２７と同様である。また、メイ
ン遅延回路列２５，２５，…は１つのプリ遅延クロック
信号に対して２つずつ設けられ、その一方には当該プリ
遅延クロック信号が直接入力され、他方には当該ミドル
遅延回路列３６を介してプリ遅延クロック信号が入力さ
れる。更に、上記メイン遅延回路列２５，２５，…はそ
れぞれ４つのメイン遅延回路で構成されている。これ以
外は実施の形態１と同様の構成なので同一符号を付して
説明を省略する。

【００６５】図１５はミドル遅延回路列３６の構成を示
す回路構成図である。図１５（ａ）において、３６ａは
プリ遅延クロック信号を遅延させるミドルバッファであ
り、図１５（ｂ）において、３７ａ，３７ｂはそれぞれ
ｐＭＯＳトランジスタとｎＭＯＳトランジスタとからな
るＣＭＯＳバッファであり、３７ｃ，３７ｄはそれぞれ
ＣＭＯＳバッファ３７ａ，３７ｂと高圧側電源との間に
配設されたｐＭＯＳトランジスタからなる高圧側電流制
御トランジスタであり、３７ｅ，３７ｆはそれぞれＣＭ
ＯＳバッファ３７ａ，３７ｂと低圧側電源との間に配設
されたｎＭＯＳトランジスタからなる低圧側電流制御ト
ランジスタである。

【００６６】以上のように、この発明の実施の形態５に
よれば、実施の形態１の効果とともに、１つのプリ遅延
クロック信号を２つのメイン遅延回路列に入力するとと
もに、一方のメイン遅延回路列にはミドル遅延回路列を
介して当該プリ遅延クロック信号を入力するように構成
したので、２５６階調を得ることができるにも拘らず、
メイン遅延回路列にて直列接続されるメイン遅延回路の
数を半減させることができる。従って、２５６階調の画
像を形成するために２５６個の位相変化クロック信号を
生成する際にも、各クロック信号の相互間隔を容易に確
保することができる効果がある。

【００６７】

【発明の効果】以上のように、この発明によれば、クロ
ック信号が入力され、当該クロック信号と同一の周期を
有し、且つ、互いに位相の異なる複数のメイン遅延クロ
ック信号を発生するクロック信号発生回路と、当該複数
のメイン遅延クロック信号から２つの信号を選択して位
相変化クロック信号として出力する位相クロックセレク
タと、当該２つの位相変化クロックを論理演算して出力
する論理演算回路とを有するパルス幅変調信号生成回路
において、上記クロック信号発生回路を、直列接続され
た複数のプリ遅延回路を有するとともに上記クロック信
号が入力されるプリ遅延回路列と、当該プリ遅延回路の
２つのプリ遅延クロック信号同士を比較してこれらの位
相差が一定となるように制御するプリ遅延制御回路と、
直列接続された複数のメイン遅延回路を有するとともに
上記プリ遅延クロック信号が入力される複数のメイン遅
延回路列とで構成しているので、プリ遅延素子列を用い
てクロック信号を位相の異なる複数のプリ遅延クロック
信号を出力し、更に各プリ遅延クロック信号をそれぞれ
メイン遅延回路列で遅延させて複数のメイン遅延クロッ
ク信号を出力することができる効果がある。

【００６８】従って、この発明では、各遅延回路をＣＭ
ＯＳプロセスで形成することができ、しかも、直列接続
された複数の遅延回路にて構成されるプリ遅延回路列に
て荒く遅延させた複数のプリ遅延クロック信号を生成
し、その後、当該複数のプリ遅延クロック信号をそれぞ
れメイン遅延回路列にて更に遅延させるように構成した
ので、各メイン遅延回路列ではプリ遅延クロック信号の
１周期の間に１つのメイン遅延クロック信号が来るよう
に遅延させつつも、複数のメイン遅延回路列の出力によ
り当該プリ遅延クロック信号の１周期の間に複数のメイ
ン遅延クロック信号が来るように設定することができ
る。それ故、この発明では、ＣＭＯＳプロセスにより遅
延回路の最小遅延時間が制限されてしまっていても、そ
の最小遅延時間よりも短い遅延時間毎にメイン遅延クロ
ック信号を設定することができ、レーザビームプリンタ
などの電子写真方式の画像形成装置においてレーザダイ
オードなどの発光素子を制御するために好適に用いるこ
とができる効果がある。

【００６９】更に、この発明では、プリ遅延回路列の全
体としての遅延時間を制御するとともに、メイン遅延回
路におけるメイン遅延回路の直列接続数よりも上記プリ
遅延回路におけるプリ遅延回路の直列接続数の方を大き
く構成しているので、遅延時間が直接制御されるプリ遅
延回路列において細かく分割した上で、メイン遅延回路
列はそれを補うように分割することができ、例えばこれ
らの遅延回路列の分割数を同一に設定した場合などに比
べても、遅延回路のばらつきなどによって生じるクロッ
ク信号のタイミング誤差を抑制することができる。従っ
て、高階調画像に必要な多数の位相変化クロック信号を
生成させたとしても、各クロック信号の相互間隔を確保
することができる効果がある。

【００７０】この発明によれば、クロック信号が入力さ
れ、当該クロック信号と同一の周期を有し、且つ、互い
に位相の異なる複数のメイン遅延クロック信号を発生す
るクロック信号発生回路と、当該複数のメイン遅延クロ
ック信号から２つの信号を選択して位相変化クロック信
号として出力する位相クロックセレクタと、当該２つの
位相変化クロックを論理演算して出力する論理演算回路
とを有するパルス幅変調信号生成回路において、上記ク
ロック信号発生回路を、直列接続された複数のプリ遅延
回路を有するとともに上記クロック信号が入力されるプ
リ遅延回路列と、当該プリ遅延回路の２つのプリ遅延ク
ロック信号同士を比較してこれらの位相差が一定となる
ように制御するプリ遅延制御回路と、直列接続された複
数のメイン遅延回路を有するとともに上記プリ遅延クロ
ック信号が入力される複数のメイン遅延回路列と、プリ
遅延回路列とメイン遅延回路列との間に配設される複数
のミドル遅延回路列とで構成しているので、プリ遅延素
子列を用いてクロック信号を位相の異なる複数のプリ遅
延クロック信号を出力し、更に各プリ遅延クロック信号
をそれぞれメイン遅延回路列で遅延させて複数のメイン
遅延クロック信号を出力することができる効果がある。

【００７１】従って、この発明では、各遅延回路をＣＭ
ＯＳプロセスで形成することができ、しかも、直列接続
された複数の遅延回路にて構成されるプリ遅延回路列に
て荒く遅延させた複数のプリ遅延クロック信号を生成
し、その後、当該複数のプリ遅延クロック信号をそれぞ
れメイン遅延回路列にて更に遅延させるように構成した
ので、各メイン遅延回路列ではプリ遅延クロック信号の
１周期の間に１つのメイン遅延クロック信号が来るよう
に遅延させつつも、複数のメイン遅延回路列の出力によ
り当該プリ遅延クロック信号の１周期の間に複数のメイ
ン遅延クロック信号が来るように設定することができ
る。それ故、この発明では、ＣＭＯＳプロセスにより遅
延回路の最小遅延時間が制限されてしまっていても、そ
の最小遅延時間よりも短い遅延時間毎にメイン遅延クロ
ック信号を設定することができ、レーザビームプリンタ
などの電子写真方式の画像形成装置においてレーザダイ
オードなどの発光素子を制御するために好適に用いるこ
とができる効果がある。

【００７２】更に、この発明では、プリ遅延回路列の全
体としての遅延時間を制御するとともに、各プリ遅延ク
ロック信号を複数のメイン遅延回路列に入力し、更に、
ミドル遅延回路列を少なくとも当該複数のメイン遅延回
路列のうちの１つとプリ遅延回路列との間に設けるよう
に構成したので、更にメイン遅延回路の遅延回路数を削
減することができ、遅延回路のばらつきなどによって生
じるクロック信号のタイミング誤差を更に抑制すること
ができる。従って、高階調画像に必要な多数の位相変化
クロック信号を生成させたとしても、各クロック信号の
相互間隔を確保することができる効果がある。

【００７３】この発明によれば、プリ位相変化回路が、
プリ遅延クロック信号の出力数よりも１つ多いプリ遅延
回路と、直列接続先頭のプリ遅延回路の出力と直列接続
最後のプリ遅延回路の出力とを比較し、それら２つのプ
リ遅延クロック信号の位相差に応じた位相比較信号を出
力する位相比較回路と、当該位相比較信号に応じてチャ
ージ電流を授受するチャージポンプと、当該チャージ電
流の積分値を出力するローパスフィルタとを有し、当該
チャージ電流の積分値に応じて各プリ遅延回路の遅延量
を制御するので、直列接続先頭のプリ遅延回路の出力と
直列接続最後のプリ遅延回路の出力とを比較し、その比
較結果に応じて各プリ遅延回路の遅延量を制御すること
になる。従って、プリ遅延クロック信号の出力数と同数
のプリ遅延回路を有し、その直列接続先頭への外部入力
クロック信号の入力と直列接続最後のプリ遅延回路の出
力との比較結果に応じて制御を行う場合に比べて、各ク
ロック信号のドライバ構成や負荷状態が略同一の状態と
なるので、より類似した波形の２つのプリ遅延クロック
信号に基づいて比較を行うことができる。その結果、正
確に２つのクロック信号の位相を比較し、正確に遅延量
を制御することができ、画像形成装置においては画像描
画の際の描画精度を向上させることができる効果があ
る。

【００７４】この発明によれば、プリ位相変化回路が、
２番目のプリ遅延回路の出力から最後のプリ遅延回路の
出力までのうちの少なくとも２つのプリ遅延クロック信
号出力が入力され、設定に応じてそれらのうちの１つの
プリ遅延クロック信号をセレクト遅延クロック信号とし
て出力する分周率セレクタを有し、当該セレクト遅延ク
ロック信号を一方のプリ遅延クロック信号に換えて位相
比較回路に入力するので、分周率セレクタが出力するプ
リ遅延クロック信号を切り替えるだけで１クロック周期
当たりに生成されるメイン遅延クロック信号の数を増減
させることができる。また、この際、プリ遅延クロック
信号同士の時間間隔は均一であり、しかも、当該時間間
隔におけるメイン遅延クロック信号の数も均一なので、
メイン遅延クロック信号の出力順は維持される。従っ
て、同一のクロック信号入力で動作可能に形成しつつ
も、異なる階調数を必要とする画像形成装置に使用する
ことができ、幅広い階調数の画像形成装置で使用するこ
とができる効果がある。

【００７５】この発明によれば、プリ遅延回路が、ＣＭ
ＯＳプロセスで形成されて互いに直列に接続された複数
の遅延素子と、複数の遅延素子の出力のうち１つを選択
して出力する単位遅延時間セレクタとを有するので、各
遅延回路の遅延時間をセレクタで選択することによりク
ロック信号の周期が長い場合にもプリ遅延回路列は当該
クロック信号に同期動作することができる。従って、低
速から高速まで幅広い画像形成装置において使用するこ
とができる効果がある。

【００７６】この発明によれば、メイン位相変化回路
が、直列接続された複数のメイン遅延回路からなる複数
のメイン遅延回路列と、外部からサブクロック信号が入
力される外部端子と、直列接続された複数のサブ遅延回
路からなり、先頭のサブ遅延回路に当該サブクロック信
号が入力される第１サブ遅延回路列と、当該複数のサブ
遅延回路のうちの２つの出力が入力され、これらの位相
差に応じたサブ位相比較信号を出力するサブ位相比較回
路と、当該サブ位相比較信号に応じてチャージ電流を授
受するサブチャージポンプと、当該チャージ電流の積分
値を出力するサブローパスフィルタとを有し、当該チャ
ージ電流の積分値に応じて各サブ遅延回路および各メイ
ン遅延回路の遅延量を制御するので、各メイン遅延回路
列ごとに第１サブ遅延回路列などを設けた場合に比べて
回路規模を格段に削減しつつも、全てのメイン遅延回路
による遅延量を均等に設定することができる効果があ
る。

【００７７】また、サブ遅延素子列におけるサブ遅延回
路数をプリ遅延回路列とは異なる段数に設定したり、サ
ブクロック信号をクロック信号と異なる周波数に設定す
ることにより、メイン遅延回路列の遅延回路数とプリ遅
延回路列の遅延回路数とが同一であっても、全てのメイ
ン遅延回路による遅延量をプリ遅延回路による遅延量と
異なる遅延量に設定することができ、複数のメイン遅延
回路列の出力により当該プリ遅延クロック信号の１周期
の間に複数のメイン遅延クロック信号が来るように設定
することができ、回路規模を抑制しつつ容易に分解能を
向上させることができる効果もある。

【００７８】この発明によれば、メイン位相変化回路
が、クロック信号および／またはプリ遅延クロック信号
が入力され、当該クロック信号よりも周期が長い内部ク
ロック信号を生成するサブクロック発生回路を有し、外
部端子に換えて当該クロック信号発生回路の出力をサブ
遅延素子列に入力するので、クロック信号に基づいて内
部クロック信号を生成し、これをサブクロック信号とし
てサブ遅延素子列に入力するようにしたので、外部から
クロック信号を入力することなく、クロック信号よりも
周期が長いクロック信号にサブ遅延素子列を同期動作さ
せることができる。従って、新たな外部入力端子を設け
る必要がなく、前記発明と同様の効果を得ることができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるレーザビーム
プリンタの画像出力部の概略構成を示す構成図である。

【図２】 この発明の実施の形態１によるパルス幅変調
用集積回路の構成を示すブロック図である。

【図３】 この発明の実施の形態１によるプリ位相変化
回路の構成を示すブロック図である。

【図４】 この発明の実施の形態１によるプリ遅延回路
の構成を示す回路図である。

【図５】 この発明の実施の形態１によるプリ遅延制御
回路の詳細な構成を示す回路図である。

【図６】 この発明の実施の形態１によるメイン位相変
化回路の詳細な構成を示すブロック図である。

【図７】 この発明の実施の形態１によるクロック信号
発生回路に対して、１周期が２０ｎｓ（周期は５０ＭＨ
ｚ）の動作基準クロック信号と、１周期が７５ｎｓ（周
期は１３．３ＭＨｚ）のサブクロック信号を入力した場
合の各部の出力信号のタイミング関係を示すタイミング
チャート（一部）である。

【図８】 この発明の実施の形態２によるプリ位相変化
回路の構成を示すブロック図である。

【図９】 この発明の実施の形態３によるプリ位相変化
回路の構成を示すブロック図である。

【図１０】 この発明の実施の形態４によるメイン位相
変化回路の構成を示すブロック図である。

【図１１】 この発明の実施の形態４によるサブクロッ
ク発生回路の構成を示す回路図である。

【図１２】 この発明の実施の形態４による３ビットカ
ウンタ出力とセレクタの入力選択動作との関係を示す図
である。

【図１３】 この発明の実施の形態４によるサブクロッ
ク発生回路の動作を示すタイミングチャートである。

【図１４】 この発明の実施の形態５によるメイン位相
変化回路の構成を示すブロック図である。

【図１５】 この発明の実施の形態５によるミドル遅延
回路列の構成を示す回路構成図である。

【図１６】 従来のレーザビームプリンタの画像出力部
の概略構成を示す構成図である。

【図１７】 従来の画素パルス生成回路の各種信号の相
互関係を示すタイミングチャートである。

【図１８】 デジタル回路のみで構成される位相変化回
路である。

【図１９】 図１８の位相変化回路の動作例を示すタイ
ミングチャートである。

【符号の説明】

４ クロック信号発生回路、５ 位相クロックセレク
タ、６ 論理演算回路、１４ プリ遅延回路列、１４ａ
〜１４ｚ プリ遅延回路、１５ プリ遅延制御回路、１
７ バッファ（遅延素子）、１８ 位相比較回路、１９
チャージポンプ、２０ ローパスフィルタ、２５ メ
イン遅延回路列、２５ａ〜２５ｚ メイン遅延回路、２
６ 第１サブ遅延回路列（サブ遅延回路列）、２６ａ〜
２６ｚ 第１サブ遅延回路（サブ遅延回路）、２７ 第
１サブ遅延制御回路（サブ遅延制御回路）、３０ 分周
率セレクタ、３４ 単位遅延時間セレクタ、３５ サブ
クロック発生回路、３６ ミドル遅延回路列。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 クロック信号が入力され、当該クロック
   信号と同一の周期を有し且つ互いに位相の異なる複数の
   メイン遅延クロック信号を発生するクロック信号発生回
   路と、当該複数のメイン遅延クロック信号から２つの信
   号を選択して位相変化クロック信号として出力する位相
   クロックセレクタと、当該２つの位相変化クロックを論
   理演算して出力する論理演算回路とを有するパルス幅変
   調信号生成回路において、 上記クロック信号発生回路は、直列接続された複数のプ
   リ遅延回路を有するとともに上記クロック信号が入力さ
   れるプリ遅延回路列と、当該プリ遅延回路の２つのプリ
   遅延クロック信号同士を比較してこれらの位相差が一定
   となるように制御するプリ遅延制御回路と、直列接続さ
   れた複数のメイン遅延回路を有するとともに上記プリ遅
   延クロック信号が入力される複数のメイン遅延回路列と
   を有し、上記メイン遅延回路におけるメイン遅延回路の
   直列接続数よりも上記プリ遅延回路におけるプリ遅延回
   路の直列接続数の方が大きいことを特徴とするパルス幅
   変調信号生成回路。
2. 【請求項２】 クロック信号が入力され、当該クロック
   信号と同一の周期を有し且つ互いに位相の異なる複数の
   メイン遅延クロック信号を発生するクロック信号発生回
   路と、当該複数のメイン遅延クロック信号から２つの信
   号を選択して位相変化クロック信号として出力する位相
   クロックセレクタと、当該２つの位相変化クロックを論
   理演算して出力する論理演算回路とを有するパルス幅変
   調信号生成回路において、 上記クロック信号発生回路は、直列接続された複数のプ
   リ遅延回路を有するとともに上記クロック信号が入力さ
   れるプリ遅延回路列と、当該プリ遅延回路の２つのプリ
   遅延クロック信号同士を比較してこれらの位相差が一定
   となるように制御するプリ遅延制御回路と、直列接続さ
   れた複数のメイン遅延回路を有するとともに上記プリ遅
   延クロック信号が入力される複数のメイン遅延回路列
   と、プリ遅延回路列とメイン遅延回路列との間に配設さ
   れる複数のミドル遅延回路列とを有し、各プリ遅延クロ
   ック信号は複数のメイン遅延回路列に入力され、且つ、
   ミドル遅延回路列は少なくとも当該複数のメイン遅延回
   路列のうちの１つとプリ遅延回路列との間に設けられて
   いることを特徴とするパルス幅変調信号生成回路。
3. 【請求項３】 プリ遅延回路列は、プリ遅延クロック信
   号の数よりも１つ多いプリ遅延回路からなるとともに、
   プリ遅延制御回路は、直列接続先頭のプリ遅延回路の出
   力と直列接続最後のプリ遅延回路の出力とを比較し、そ
   れら２つのプリ遅延クロック信号の位相差に応じた位相
   比較信号を出力する位相比較回路と、当該位相比較信号
   に応じてチャージ電流を授受するチャージポンプと、当
   該チャージ電流の積分値を出力するローパスフィルタと
   を有し、当該チャージ電流の積分値に応じて各プリ遅延
   回路の遅延量を制御することを特徴とする請求項１また
   は請求項２記載のパルス幅変調信号生成回路。
4. 【請求項４】 ２番目のプリ遅延回路の出力から最後の
   プリ遅延回路の出力までのうちの少なくとも２つのプリ
   遅延クロック信号出力が入力され、設定に応じてそれら
   のうちの１つのプリ遅延クロック信号をセレクト遅延ク
   ロック信号として出力する分周率セレクタを有するとと
   もに、当該セレクト信号を最後のプリ遅延回路の出力の
   代わりにプリ遅延制御回路に入力することを特徴とする
   請求項１または請求項２記載のパルス幅変調信号生成回
   路。
5. 【請求項５】 プリ遅延回路は、ＣＭＯＳプロセスで形
   成されて互いに直列に接続された複数の遅延素子と、複
   数の遅延素子の出力のうち１つを選択して出力する単位
   遅延時間セレクタとを有することを特徴とする請求項１
   または請求項２記載のパルス幅変調信号生成回路。
6. 【請求項６】 外部からサブクロック信号が入力される
   外部端子と、直列接続された複数のサブ遅延回路を有す
   るとともに当該サブクロック信号が入力されるサブ遅延
   回路列と、当該サブ遅延回路の２つのサブ遅延クロック
   信号同士を比較してこれらの位相差が一定となるように
   制御するサブ遅延制御回路とを有し、当該サブ遅延制御
   回路の制御出力信号をメイン遅延回路に供給することを
   特徴とする請求項１または請求項２記載のパルス幅変調
   信号生成回路。
7. 【請求項７】 クロック信号および／またはプリ遅延ク
   ロック信号が入力され、当該クロック信号よりも周期が
   長い内部クロック信号を生成するサブクロック発生回路
   を有し、外部端子に換えて当該クロック信号発生回路の
   出力をサブ遅延素子列に入力することを特徴とする請求
   項６記載のパルス幅変調信号生成回路。