JPH06204826A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH06204826A JPH06204826A JP4361516A JP36151692A JPH06204826A JP H06204826 A JPH06204826 A JP H06204826A JP 4361516 A JP4361516 A JP 4361516A JP 36151692 A JP36151692 A JP 36151692A JP H06204826 A JPH06204826 A JP H06204826A
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Abstract
(57)【要約】
【目的】本発明は、パルス幅変調回路において、使用環
境に依存しない安定した出力パルスを発生することがで
きるものを実現する。 【構成】遅延手段に入力される制御パルスと遅延手段を
構成する複数段の遅延素子の１つより入力される遅延パ
ルスとの位相関係のずれに基づいて遅延素子の１段当た
りの単位遅延時間の増減を制御する。これにより遅延素
子の１段当たりの単位遅延時間が長くなつている場合に
は短くなるように、また単位遅延時間が短くなつている
場合には長くなるように制御することができ、使用環境
よらず単位遅延時間を一定に安定させることができる。
境に依存しない安定した出力パルスを発生することがで
きるものを実現する。 【構成】遅延手段に入力される制御パルスと遅延手段を
構成する複数段の遅延素子の１つより入力される遅延パ
ルスとの位相関係のずれに基づいて遅延素子の１段当た
りの単位遅延時間の増減を制御する。これにより遅延素
子の１段当たりの単位遅延時間が長くなつている場合に
は短くなるように、また単位遅延時間が短くなつている
場合には長くなるように制御することができ、使用環境
よらず単位遅延時間を一定に安定させることができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１及び図２） 作用（図３） 実施例（図１〜図３） （１）第１の実施例（図１〜図３） （１−１）実施例の全体構成（図１） （１−２）遅延時間制御回路の構成（図２） （１−３）実施例の動作及び効果（図３） （２）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はパルス幅変調回路に関
し、例えば文字や図形をレーザパルスのパルス幅を可変
することにより印字するいわゆるレーザビームプリンタ
のレーザパルス発生回路に適用して好適なものである。
し、例えば文字や図形をレーザパルスのパルス幅を可変
することにより印字するいわゆるレーザビームプリンタ
のレーザパルス発生回路に適用して好適なものである。
【０００３】
【従来の技術】今日、文字や図形を高品質かつ高速に印
字することができる印字装置としてレーザビームプリン
タの重要性が高まつてきている。このレーザビームプリ
ンタは文字や図形に対応する出力情報をレーザ光によつ
て光導電体ドラムに書き込み、当該光導電体ドラムに書
き込まれた画像を電子写真方式によつて印刷するため、
レーザ光のパルス幅を印字したい情報に即して制御する
技術がレーザビームプリンタを実現する上で重要な技術
の一つになつている。
字することができる印字装置としてレーザビームプリン
タの重要性が高まつてきている。このレーザビームプリ
ンタは文字や図形に対応する出力情報をレーザ光によつ
て光導電体ドラムに書き込み、当該光導電体ドラムに書
き込まれた画像を電子写真方式によつて印刷するため、
レーザ光のパルス幅を印字したい情報に即して制御する
技術がレーザビームプリンタを実現する上で重要な技術
の一つになつている。
【０００４】このようなレーザ光のパルス幅制御手段と
しては、従来より各種のパルス幅変調回路が提案されて
いるが、出力パルスをリセツトセツト−フリツプフロツ
プ（以下ＲＳ−ＦＦという）を用いて発生するものが提
案されている（特願平４−２１０８１９号）。
しては、従来より各種のパルス幅変調回路が提案されて
いるが、出力パルスをリセツトセツト−フリツプフロツ
プ（以下ＲＳ−ＦＦという）を用いて発生するものが提
案されている（特願平４−２１０８１９号）。
【０００５】
【発明が解決しようとする課題】ところでこのパルス幅
変調回路においては、任意のタイミングで立ち上がり、
また立ち下がる出力パルスを生成するため、ＲＳ−ＦＦ
回路に供給されるセツトパルスやリセツトパルスをプロ
グラマブル遅延回路によつて発生している。ところがプ
ログラマブル遅延回路を構成する遅延ゲートの遅延時間
は、集積回路の製造上のばらつきや使用環境（動作温
度、電源電圧等）によつて変動するおそれがある。
変調回路においては、任意のタイミングで立ち上がり、
また立ち下がる出力パルスを生成するため、ＲＳ−ＦＦ
回路に供給されるセツトパルスやリセツトパルスをプロ
グラマブル遅延回路によつて発生している。ところがプ
ログラマブル遅延回路を構成する遅延ゲートの遅延時間
は、集積回路の製造上のばらつきや使用環境（動作温
度、電源電圧等）によつて変動するおそれがある。
【０００６】例えば遅延ゲート１段当たりの遅延時間が
長くなると、クロツクパルスの周期に一致するはずの遅
延ゲート群全体の遅延時間がクロツクパルスの周期に対
して長くなり、この結果、出力パルスのパルス幅が最大
値に対してわずかに短くなるようにパルス幅設定データ
を与えても実際に出力される出力パルスのパルス幅は理
想的なパルス幅に対して長くなつたり、またリセツトパ
ルスが出力されるときにはすでに次の周期のセツトパル
スが出力されてＲＳ−ＦＦ回路が不定状態になるおそれ
があつた。
長くなると、クロツクパルスの周期に一致するはずの遅
延ゲート群全体の遅延時間がクロツクパルスの周期に対
して長くなり、この結果、出力パルスのパルス幅が最大
値に対してわずかに短くなるようにパルス幅設定データ
を与えても実際に出力される出力パルスのパルス幅は理
想的なパルス幅に対して長くなつたり、またリセツトパ
ルスが出力されるときにはすでに次の周期のセツトパル
スが出力されてＲＳ−ＦＦ回路が不定状態になるおそれ
があつた。
【０００７】これに対して遅延ゲート１段当たりの遅延
時間が短くなると、出力パルスのパルス幅が理想的なパ
ルス幅に対して短くなり、本来は２つのクロツク周期に
またがつて形成されるべきパルス幅に空白期間が生じ、
安定した階調表現ができなくなる問題があつた。また一
旦製造された後は、各遅延ゲートの遅延時間を調整する
ことができないためパルス幅を調整することもできず、
一定のクロツク周期でしか使用することができなかつ
た。
時間が短くなると、出力パルスのパルス幅が理想的なパ
ルス幅に対して短くなり、本来は２つのクロツク周期に
またがつて形成されるべきパルス幅に空白期間が生じ、
安定した階調表現ができなくなる問題があつた。また一
旦製造された後は、各遅延ゲートの遅延時間を調整する
ことができないためパルス幅を調整することもできず、
一定のクロツク周期でしか使用することができなかつ
た。
【０００８】本発明は以上の点を考慮してなされたもの
で、使用環境の変動によらず、正確な階調表現を実現す
ることができるパルス幅変調回路を提案しようとするも
のである。
で、使用環境の変動によらず、正確な階調表現を実現す
ることができるパルス幅変調回路を提案しようとするも
のである。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、一定周期Ｔごと入力される制御パ
ルスＣＬＫＰを遅延手段３、４を介して任意の時間遅延
し、遅延された制御パルスＳ１、Ｓ２をラツチ手段５の
セツト入力端及びリセツト入力端にそれぞれ入力し、当
該セツト入力端及びリセツト入力端に入力された制御パ
ルスＳ１、Ｓ２に基づいてラツチ手段５より出力される
出力パルスＰＷＭOUT のパルス幅を変調するパルス幅変
調回路において、遅延手段３、４を構成する複数段の遅
延素子Ｇ０、Ｇ１、Ｇ２……のうち所定段数目に位置す
る遅延素子より段数分遅延された遅延パルスＳ３を入力
し、当該遅延パルスＳ３と遅延手段３、４に入力される
制御パルスＣＬＫＰの位相関係のずれに基づいて遅延素
子Ｇ０、Ｇ１、Ｇ２……の１段当たりの単位遅延時間を
制御する制御手段１１を設けるようにする。
め本発明においては、一定周期Ｔごと入力される制御パ
ルスＣＬＫＰを遅延手段３、４を介して任意の時間遅延
し、遅延された制御パルスＳ１、Ｓ２をラツチ手段５の
セツト入力端及びリセツト入力端にそれぞれ入力し、当
該セツト入力端及びリセツト入力端に入力された制御パ
ルスＳ１、Ｓ２に基づいてラツチ手段５より出力される
出力パルスＰＷＭOUT のパルス幅を変調するパルス幅変
調回路において、遅延手段３、４を構成する複数段の遅
延素子Ｇ０、Ｇ１、Ｇ２……のうち所定段数目に位置す
る遅延素子より段数分遅延された遅延パルスＳ３を入力
し、当該遅延パルスＳ３と遅延手段３、４に入力される
制御パルスＣＬＫＰの位相関係のずれに基づいて遅延素
子Ｇ０、Ｇ１、Ｇ２……の１段当たりの単位遅延時間を
制御する制御手段１１を設けるようにする。
【００１０】また本発明においては、一定周期Ｔごと入
力される制御パルスＣＬＫＰを遅延手段３、４を介して
任意の時間遅延し、遅延された制御パルスＳ１、Ｓ２を
ラツチ手段５のセツト入力端及びリセツト入力端にそれ
ぞれ入力し、当該セツト入力端及びリセツト入力端に入
力された制御パルスＳ１、Ｓ２に基づいてラツチ手段５
より出力される出力パルスＰＷＭOUT のパルス幅を変調
するパルス幅変調回路において、遅延手段３に入力され
る制御パルスＣＬＫＰを所定の分周比（１：２）に基づ
いて分周する分周手段１１Ａと、遅延手段３、４を構成
する複数段の遅延素子Ｇ０、Ｇ１、Ｇ２……のうち分周
比（１：２）に対応する遅延素子Ｇ（２の（ｎ−１）乗
−１）より出力される遅延パルスＳ３に基づいて分周手
段１１Ａより出力される分周出力Ｓ１１の位相をシフト
して出力する位相シフト手段１１Ｂと、位相シフト手段
１１Ｂより出力される遅延分周出力Ｓ１２と分周出力Ｓ
１１とを比較し、比較結果に基づいて分周出力Ｓ１１に
対する遅延分周出力Ｓ１２の位相のずれを求めるフイル
タ手段１１Ｃ、１１Ｄとを設け、フイルタ手段１１Ｃ、
１１Ｄは、求められた位相のずれに従つて、遅延手段
３、４を構成する複数段の遅延素子Ｇ０、Ｇ１、Ｇ２…
…のバイアス電圧を制御し、遅延素子Ｇ０、Ｇ１、Ｇ２
……の１段当たりの単位遅延時間を制御するようにす
る。
力される制御パルスＣＬＫＰを遅延手段３、４を介して
任意の時間遅延し、遅延された制御パルスＳ１、Ｓ２を
ラツチ手段５のセツト入力端及びリセツト入力端にそれ
ぞれ入力し、当該セツト入力端及びリセツト入力端に入
力された制御パルスＳ１、Ｓ２に基づいてラツチ手段５
より出力される出力パルスＰＷＭOUT のパルス幅を変調
するパルス幅変調回路において、遅延手段３に入力され
る制御パルスＣＬＫＰを所定の分周比（１：２）に基づ
いて分周する分周手段１１Ａと、遅延手段３、４を構成
する複数段の遅延素子Ｇ０、Ｇ１、Ｇ２……のうち分周
比（１：２）に対応する遅延素子Ｇ（２の（ｎ−１）乗
−１）より出力される遅延パルスＳ３に基づいて分周手
段１１Ａより出力される分周出力Ｓ１１の位相をシフト
して出力する位相シフト手段１１Ｂと、位相シフト手段
１１Ｂより出力される遅延分周出力Ｓ１２と分周出力Ｓ
１１とを比較し、比較結果に基づいて分周出力Ｓ１１に
対する遅延分周出力Ｓ１２の位相のずれを求めるフイル
タ手段１１Ｃ、１１Ｄとを設け、フイルタ手段１１Ｃ、
１１Ｄは、求められた位相のずれに従つて、遅延手段
３、４を構成する複数段の遅延素子Ｇ０、Ｇ１、Ｇ２…
…のバイアス電圧を制御し、遅延素子Ｇ０、Ｇ１、Ｇ２
……の１段当たりの単位遅延時間を制御するようにす
る。
【００１１】
【作用】遅延手段３、４に入力される制御パルスＣＬＫ
Ｐと遅延手段３、４を構成する複数段の遅延素子Ｇ０、
Ｇ１、Ｇ２……のうち所定段数目に位置する遅延素子よ
り入力される遅延パルスＳ３との位相関係のずれに基づ
いて遅延素子Ｇ０、Ｇ１、Ｇ２……の１段当たりの単位
遅延時間を制御する。これにより遅延素子Ｇ０、Ｇ１、
Ｇ２……の１段当たりの単位遅延時間が長くなつている
場合には短くなるように制御することができ、また単位
遅延時間が短くなつている場合には長くなるように制御
することができ、使用環境に依存しない安定した動作を
期待することができる。
Ｐと遅延手段３、４を構成する複数段の遅延素子Ｇ０、
Ｇ１、Ｇ２……のうち所定段数目に位置する遅延素子よ
り入力される遅延パルスＳ３との位相関係のずれに基づ
いて遅延素子Ｇ０、Ｇ１、Ｇ２……の１段当たりの単位
遅延時間を制御する。これにより遅延素子Ｇ０、Ｇ１、
Ｇ２……の１段当たりの単位遅延時間が長くなつている
場合には短くなるように制御することができ、また単位
遅延時間が短くなつている場合には長くなるように制御
することができ、使用環境に依存しない安定した動作を
期待することができる。
【００１２】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１３】（１）第１の実施例 （１−１）実施例の全体構成 図１において１は全体としてパルス幅変調回路を示し、
パルス周期Ｔの前半期間と後半期間に対応させて２段の
プログラマブル遅延回路を直列接続し、一方のプログラ
マブル遅延回路の動作中に他方のプログラマブル遅延回
路の遅延時間を設定するようになされている。
パルス周期Ｔの前半期間と後半期間に対応させて２段の
プログラマブル遅延回路を直列接続し、一方のプログラ
マブル遅延回路の動作中に他方のプログラマブル遅延回
路の遅延時間を設定するようになされている。
【００１４】ここでパルス幅変調回路１は、出力パルス
のパルス周期Ｔに対応するデユーテイ比50〔％〕のクロ
ツク信号ＣＬＫをパルスシエイパ２介してパルス幅の細
いクロツクパルスに変換し、このクロツクパルスＣＬＫ
Ｐを直列接続されたプログラマブル遅延回路３及び４に
入力するようになされている。
のパルス周期Ｔに対応するデユーテイ比50〔％〕のクロ
ツク信号ＣＬＫをパルスシエイパ２介してパルス幅の細
いクロツクパルスに変換し、このクロツクパルスＣＬＫ
Ｐを直列接続されたプログラマブル遅延回路３及び４に
入力するようになされている。
【００１５】このプログラマブル遅延回路３及び４は、
パルスシエイパ２より出力されるクロツクパルスＣＬＫ
Ｐを一定時間づつ遅延して出力する複数段の遅延ゲート
と遅延ゲートにそれぞれ対応する選択ゲートの直列接続
によつてそれぞれ構成されており、パルス幅設定データ
ＰＷＤによつて設定されたタイミングでセツトパルスＳ
１及びリセツトパルスＳ２をそれぞれＲＳ−ＦＦ回路５
に出力するようになされている。
パルスシエイパ２より出力されるクロツクパルスＣＬＫ
Ｐを一定時間づつ遅延して出力する複数段の遅延ゲート
と遅延ゲートにそれぞれ対応する選択ゲートの直列接続
によつてそれぞれ構成されており、パルス幅設定データ
ＰＷＤによつて設定されたタイミングでセツトパルスＳ
１及びリセツトパルスＳ２をそれぞれＲＳ−ＦＦ回路５
に出力するようになされている。
【００１６】ここでプログラマブル遅延回路３及び４の
遅延時間は２組のデコーダ６及び７によつてそれぞれ制
御されるようになされており、各デコーダ６及び７には
パルス幅設定データＰＷＤが互いに２分の１周期ずれた
タイミングでレジスタ９及び１０より取り込まれるよう
になされている。
遅延時間は２組のデコーダ６及び７によつてそれぞれ制
御されるようになされており、各デコーダ６及び７には
パルス幅設定データＰＷＤが互いに２分の１周期ずれた
タイミングでレジスタ９及び１０より取り込まれるよう
になされている。
【００１７】このパルス幅設定データＰＷＤの取り込み
は次のタイミングに基づいてなされる。まずパルス幅変
調回路１は、クロツク信号ＣＬＫの立ち上がりのタイミ
ングで次のパルス周期のパルス幅設定データＰＷＤを１
段目のレジスタ８に取り込んで保持する。続いて、後段
のプログラマブル遅延回路４より読込許可信号Ｓ４が出
力されると、２段目のレジスタ９は現在は休止状態にあ
る前半周期に対応するデコーダ６に出力するパルス幅設
定データＰＷＤを１段目のレジスタ８より取り込んで書
き換える。
は次のタイミングに基づいてなされる。まずパルス幅変
調回路１は、クロツク信号ＣＬＫの立ち上がりのタイミ
ングで次のパルス周期のパルス幅設定データＰＷＤを１
段目のレジスタ８に取り込んで保持する。続いて、後段
のプログラマブル遅延回路４より読込許可信号Ｓ４が出
力されると、２段目のレジスタ９は現在は休止状態にあ
る前半周期に対応するデコーダ６に出力するパルス幅設
定データＰＷＤを１段目のレジスタ８より取り込んで書
き換える。
【００１８】ここで読込許可信号Ｓ４は、プログラマブ
ル遅延回路４を構成する遅延ゲート段のほぼ中央位置よ
り出力されるように設定されているため、デコーダ６
は、クロツクパルスＣＬＫＰがプログラマブル遅延回路
４の最終段まで到達するまでの間にパルス幅設定データ
ＰＷＤをデコードを終了し、次のパルス周期Ｔに対応す
るクロツクパルスＣＬＫＰがプログラマブル遅延回路３
に入力される前に何段目の遅延ゲートの出力を選択する
かを設定する。
ル遅延回路４を構成する遅延ゲート段のほぼ中央位置よ
り出力されるように設定されているため、デコーダ６
は、クロツクパルスＣＬＫＰがプログラマブル遅延回路
４の最終段まで到達するまでの間にパルス幅設定データ
ＰＷＤをデコードを終了し、次のパルス周期Ｔに対応す
るクロツクパルスＣＬＫＰがプログラマブル遅延回路３
に入力される前に何段目の遅延ゲートの出力を選択する
かを設定する。
【００１９】やがて次のパルス周期Ｔのクロツクパルス
ＣＬＫＰがプログラマブル遅延回路３のほぼ中央位置に
位置する遅延ゲート段を通過して読込許可信号Ｓ５が出
力されると、３段目のレジスタ１０は現在休止状態にあ
る後半期間に対応するデコーダ７に出力するパルス幅設
定データＰＷＤを２段目のレジスタ９より取り込んで書
き換える。
ＣＬＫＰがプログラマブル遅延回路３のほぼ中央位置に
位置する遅延ゲート段を通過して読込許可信号Ｓ５が出
力されると、３段目のレジスタ１０は現在休止状態にあ
る後半期間に対応するデコーダ７に出力するパルス幅設
定データＰＷＤを２段目のレジスタ９より取り込んで書
き換える。
【００２０】そしてデコーダ７は、デコーダ６について
説明した場合と同様に、クロツクパルスＣＬＫＰがプロ
グラマブル遅延回路３の最終段まで到達するまでの間に
パルス幅設定データＰＷＤをデコードを終了し、このク
ロツクパルスＣＬＫＰがプログラマブル遅延回路４に入
力される前に何段目の遅延ゲートの出力を選択するかを
設定する。
説明した場合と同様に、クロツクパルスＣＬＫＰがプロ
グラマブル遅延回路３の最終段まで到達するまでの間に
パルス幅設定データＰＷＤをデコードを終了し、このク
ロツクパルスＣＬＫＰがプログラマブル遅延回路４に入
力される前に何段目の遅延ゲートの出力を選択するかを
設定する。
【００２１】このように出力パルスの立ち上げ位置と下
げ位置の設定を出力パルスの前半期間と後半期間に分割
し、他方の動作中に一方の遅延時間を設定することによ
り出力パルスの開始時においてもデコードの遅れによる
ブランク期間をなくすことでき、クロツク周期Ｔの全期
間を有効に利用することができるようになされている。
げ位置の設定を出力パルスの前半期間と後半期間に分割
し、他方の動作中に一方の遅延時間を設定することによ
り出力パルスの開始時においてもデコードの遅れによる
ブランク期間をなくすことでき、クロツク周期Ｔの全期
間を有効に利用することができるようになされている。
【００２２】またパルス幅変調回路１は、各遅延ゲート
に流れるアイドリング電流をフイードバツク制御するこ
とにより、プログラマブル遅延回路３の全体の遅延時間
をクロツクパルスＣＬＫＰの周期と一致させるように調
整することができる遅延時間制御回路１１を有してい
る。
に流れるアイドリング電流をフイードバツク制御するこ
とにより、プログラマブル遅延回路３の全体の遅延時間
をクロツクパルスＣＬＫＰの周期と一致させるように調
整することができる遅延時間制御回路１１を有してい
る。
【００２３】（１−２）遅延時間制御回路の構成 この実施例の場合、遅延時間制御回路１１は、パルスシ
エイパ２より出力されたクロツクパルスＣＬＫＰ（又は
その反転出力ＩＣＬＫＰ）をまず２分周器１１Ａに入力
して２分周するようになされている（図２）。続いて遅
延時間制御回路１１は、２分周器１１Ａの出力である分
周信号Ｓ１１をＤ−ＦＦ回路１１Ｂと乗算回路１１Ｃに
供給し、この分周信号Ｓ１１をプログラマブル遅延回路
３による遅延時間分だけ遅延してＤ−ＦＦ回路１１Ｂよ
り出力するようになされている。
エイパ２より出力されたクロツクパルスＣＬＫＰ（又は
その反転出力ＩＣＬＫＰ）をまず２分周器１１Ａに入力
して２分周するようになされている（図２）。続いて遅
延時間制御回路１１は、２分周器１１Ａの出力である分
周信号Ｓ１１をＤ−ＦＦ回路１１Ｂと乗算回路１１Ｃに
供給し、この分周信号Ｓ１１をプログラマブル遅延回路
３による遅延時間分だけ遅延してＤ−ＦＦ回路１１Ｂよ
り出力するようになされている。
【００２４】ここで乗算回路１１Ｃは、分周信号Ｓ１１
とＤ−ＦＦ回路１１Ｂの出力であるタイミング信号Ｓ１
２を乗算し、２つの信号の出力レベルが異なる間、乗算
出力Ｓ１３を「Ｈ」レベルに立ち上げる。遅延時間制御
回路１１は、この乗算出力Ｓ１３をローパスフイルタ１
１Ｄを通して電圧に変換し、バイアス電圧調整信号Ｓ１
４として遅延ゲートＧ０、Ｇ１、Ｇ２……Ｇ（２のｎ乗
−１）のエミツタフオロア出力段に帰還する。
とＤ−ＦＦ回路１１Ｂの出力であるタイミング信号Ｓ１
２を乗算し、２つの信号の出力レベルが異なる間、乗算
出力Ｓ１３を「Ｈ」レベルに立ち上げる。遅延時間制御
回路１１は、この乗算出力Ｓ１３をローパスフイルタ１
１Ｄを通して電圧に変換し、バイアス電圧調整信号Ｓ１
４として遅延ゲートＧ０、Ｇ１、Ｇ２……Ｇ（２のｎ乗
−１）のエミツタフオロア出力段に帰還する。
【００２５】具体的には、このバイアス電圧調整信号Ｓ
１４によつてエミツタフオロア出力段Ｂの電流源を構成
するトランジスタのベース電圧を増減することによりエ
ミツタ電流ＩEFを増減し、エミツタフロア出力段Ｂの出
力端に出力が現れるまでの速度を可変するようになされ
ている。すなわちバイアス電圧調整信号Ｓ１４によつて
与えられるバイアス電圧が低い場合には出力速度が遅く
なるため遅延時間をその分長くすることができ、バイア
ス電圧が高い場合には出力速度が速くなるため遅延時間
をその分短くすることができる。
１４によつてエミツタフオロア出力段Ｂの電流源を構成
するトランジスタのベース電圧を増減することによりエ
ミツタ電流ＩEFを増減し、エミツタフロア出力段Ｂの出
力端に出力が現れるまでの速度を可変するようになされ
ている。すなわちバイアス電圧調整信号Ｓ１４によつて
与えられるバイアス電圧が低い場合には出力速度が遅く
なるため遅延時間をその分長くすることができ、バイア
ス電圧が高い場合には出力速度が速くなるため遅延時間
をその分短くすることができる。
【００２６】（１−３）実施例の動作及び効果 以上の構成おいて、パルス幅設定データＰＷＤに基づい
た任意のタイミングでセツトパルスＳ１及びＳ２をそれ
ぞれ出力するプログラマブル遅延回路３及び４の単位遅
延時間の調整動作について説明する。このパルス幅変調
回路１は、パルス周期ごとに与えられるパルス幅設定デ
ータＰＷＤをそれぞれ所定のタイミングでデコーダ６及
び７に取り込んでデコードし、デコーダ６及び７が選択
した遅延ゲートの出力をセツトパルスＳ１及びＳ２とし
てＲＳ−ＦＦ回路５に与え、任意のパルス幅の出力パル
スを出力している。
た任意のタイミングでセツトパルスＳ１及びＳ２をそれ
ぞれ出力するプログラマブル遅延回路３及び４の単位遅
延時間の調整動作について説明する。このパルス幅変調
回路１は、パルス周期ごとに与えられるパルス幅設定デ
ータＰＷＤをそれぞれ所定のタイミングでデコーダ６及
び７に取り込んでデコードし、デコーダ６及び７が選択
した遅延ゲートの出力をセツトパルスＳ１及びＳ２とし
てＲＳ−ＦＦ回路５に与え、任意のパルス幅の出力パル
スを出力している。
【００２７】同時に、パルス幅変調回路１は、遅延時間
制御回路１１を用いてプログラマブル遅延回路３及び４
を構成する各遅延ゲートの単位遅延時間をパルス周期Ｔ
より一意に定まる時間に一致するようにフイードバツク
制御している。ここで遅延時間制御回路１１は、パルス
シエイパ２よりクロツクパルスＣＬＫＰ（図３（Ａ））
を入力すると、２分周器１１Ａを介してパルス周期Ｔに
対して２倍の周期（２Ｔ）を有する分周信号Ｓ１１（図
３（Ｃ））に分周し、乗算器１１Ｃに与える。
制御回路１１を用いてプログラマブル遅延回路３及び４
を構成する各遅延ゲートの単位遅延時間をパルス周期Ｔ
より一意に定まる時間に一致するようにフイードバツク
制御している。ここで遅延時間制御回路１１は、パルス
シエイパ２よりクロツクパルスＣＬＫＰ（図３（Ａ））
を入力すると、２分周器１１Ａを介してパルス周期Ｔに
対して２倍の周期（２Ｔ）を有する分周信号Ｓ１１（図
３（Ｃ））に分周し、乗算器１１Ｃに与える。
【００２８】一方、遅延時間制御回路１１は、Ｄ−ＦＦ
回路１１ＢによつてクロツクパルスＣＬＫＰをプログラ
マブル遅延回路３の全遅延時間に相当する時間遅延され
た遅延出力Ｓ３（図３（Ｂ））によつて分周信号Ｓ１１
を位相シフトし、タイミング信号Ｓ１２（図３（Ｄ））
として乗算器１１Ｃに与える。このときプログラマブル
遅延回路３を構成する各遅延ゲートＧ０〜Ｇ（２の（ｎ
−１）乗−１）の単位遅延時間がパルス周期Ｔの２分の
１に一致すると、分周信号Ｓ１１とタイミング信号Ｓ１
２の位相差は丁度９０°となるため、その乗算出力Ｓ１
３（図３（Ｅ））のパルス幅はＬ０となる。
回路１１ＢによつてクロツクパルスＣＬＫＰをプログラ
マブル遅延回路３の全遅延時間に相当する時間遅延され
た遅延出力Ｓ３（図３（Ｂ））によつて分周信号Ｓ１１
を位相シフトし、タイミング信号Ｓ１２（図３（Ｄ））
として乗算器１１Ｃに与える。このときプログラマブル
遅延回路３を構成する各遅延ゲートＧ０〜Ｇ（２の（ｎ
−１）乗−１）の単位遅延時間がパルス周期Ｔの２分の
１に一致すると、分周信号Ｓ１１とタイミング信号Ｓ１
２の位相差は丁度９０°となるため、その乗算出力Ｓ１
３（図３（Ｅ））のパルス幅はＬ０となる。
【００２９】これに対して製造ばらつき等により各遅延
ゲートの単位遅延時間が本来の遅延時間に対して短い
と、遅延出力Ｓ３が出力されるタイミングも本来のタイ
ミングに比して短くなるため、分周信号Ｓ１１とタイミ
ング信号Ｓ１２の乗算出力Ｓ１３のパルス幅Ｌ１はパル
ス幅Ｌ０より短くなる。これによりローパスフイルタ１
１Ｄを介してフイードバツクされるバイアス電圧調整信
号Ｓ１４の電圧値は低くなつてエミツタ電流ＩEFを流す
能力が低下し、その分、遅延ゲート１段当たりの単位遅
延時間が長くなる。この結果、プログラマブル遅延回路
３及び４の全体としての遅延時間はパルス周期Ｔと一致
するように制御される。
ゲートの単位遅延時間が本来の遅延時間に対して短い
と、遅延出力Ｓ３が出力されるタイミングも本来のタイ
ミングに比して短くなるため、分周信号Ｓ１１とタイミ
ング信号Ｓ１２の乗算出力Ｓ１３のパルス幅Ｌ１はパル
ス幅Ｌ０より短くなる。これによりローパスフイルタ１
１Ｄを介してフイードバツクされるバイアス電圧調整信
号Ｓ１４の電圧値は低くなつてエミツタ電流ＩEFを流す
能力が低下し、その分、遅延ゲート１段当たりの単位遅
延時間が長くなる。この結果、プログラマブル遅延回路
３及び４の全体としての遅延時間はパルス周期Ｔと一致
するように制御される。
【００３０】またこれとは逆に製造ばらつき等により各
遅延ゲートの単位遅延時間が本来の遅延時間に対して長
いと、遅延出力Ｓ３が出力されるタイミング信号も本来
のタイミングに比して長くなるため、分周出力Ｓ１１と
タイミング信号Ｓ１２の乗算出力Ｓ１３のパルス幅Ｌ２
はパルス幅Ｌ０より長くなる。この場合には、ローパス
フイルタ１１Ｄを介してフイードバツクされるバイアス
電圧調整信号Ｓ１４の電圧値は高くなつてエミツタ電流
ＩEFを流す能力が向上し、その分、遅延ゲート１段当た
りの単位遅延時間が短くなる。この結果、プログラマブ
ル遅延回路３及び４の全体としての遅延時間はパルス周
期Ｔと一致するように制御される。
遅延ゲートの単位遅延時間が本来の遅延時間に対して長
いと、遅延出力Ｓ３が出力されるタイミング信号も本来
のタイミングに比して長くなるため、分周出力Ｓ１１と
タイミング信号Ｓ１２の乗算出力Ｓ１３のパルス幅Ｌ２
はパルス幅Ｌ０より長くなる。この場合には、ローパス
フイルタ１１Ｄを介してフイードバツクされるバイアス
電圧調整信号Ｓ１４の電圧値は高くなつてエミツタ電流
ＩEFを流す能力が向上し、その分、遅延ゲート１段当た
りの単位遅延時間が短くなる。この結果、プログラマブ
ル遅延回路３及び４の全体としての遅延時間はパルス周
期Ｔと一致するように制御される。
【００３１】以上の構成によれば、プログラマブル遅延
回路３に入力されるクロツクパルスＣＬＫＰを２分周し
た分周信号Ｓ１１とこの分周信号Ｓ１１をプログラマブ
ル遅延回路３の遅延時間に相当する時間分遅延したタイ
ミング信号Ｓ１２とを乗算し、乗算結果によつて各遅延
ゲートのエミツタフオロア出力段のバイアス電圧を制御
することにより、各遅延ゲートの単位遅延時間が使用環
境や製造ばらつきによつて変動する場合にも各遅延ゲー
トの単位遅延時間をパルス周期によつて定まる本来の遅
延時間に設定することができる。この結果、正確な階調
表現を期待することができる。
回路３に入力されるクロツクパルスＣＬＫＰを２分周し
た分周信号Ｓ１１とこの分周信号Ｓ１１をプログラマブ
ル遅延回路３の遅延時間に相当する時間分遅延したタイ
ミング信号Ｓ１２とを乗算し、乗算結果によつて各遅延
ゲートのエミツタフオロア出力段のバイアス電圧を制御
することにより、各遅延ゲートの単位遅延時間が使用環
境や製造ばらつきによつて変動する場合にも各遅延ゲー
トの単位遅延時間をパルス周期によつて定まる本来の遅
延時間に設定することができる。この結果、正確な階調
表現を期待することができる。
【００３２】またプログラマブル遅延回路３及び４を構
成する遅延ゲートの単位遅延時間はパルス周期と一致す
るようにフイードバツク制御することができるため、エ
ミツタフオロア出力段の電流源に流れるエミツタ電流Ｉ
EFを増減することによつて調整が可能な範囲においてパ
ルス幅変調回路１に入力されるクロツク信号ＣＬＫのパ
ルス周期Ｔを調整でき、製造後も出力パルスのパルス幅
を一定範囲で調整することができる。このようにパルス
幅の変更や製造ばらつきによる単位遅延時間の誤差を調
整できるため、製造時における歩留まりを従来に比して
一段と高めることができる。
成する遅延ゲートの単位遅延時間はパルス周期と一致す
るようにフイードバツク制御することができるため、エ
ミツタフオロア出力段の電流源に流れるエミツタ電流Ｉ
EFを増減することによつて調整が可能な範囲においてパ
ルス幅変調回路１に入力されるクロツク信号ＣＬＫのパ
ルス周期Ｔを調整でき、製造後も出力パルスのパルス幅
を一定範囲で調整することができる。このようにパルス
幅の変更や製造ばらつきによる単位遅延時間の誤差を調
整できるため、製造時における歩留まりを従来に比して
一段と高めることができる。
【００３３】（２）他の実施例 なお上述の実施例においては、クロツクパルスＣＬＫＰ
とプログラマブル遅延回路３の遅延出力Ｓ３を用いて２
分周器１１Ａ及びＤ−ＦＦ回路１１Ｂを動作させる場合
について述べたが、本発明はこれに限らず、それぞれそ
の逆相出力である反転クロツクパルスＩＣＬＫＰと反転
遅延出力ＩＳ３を用いも良い。
とプログラマブル遅延回路３の遅延出力Ｓ３を用いて２
分周器１１Ａ及びＤ−ＦＦ回路１１Ｂを動作させる場合
について述べたが、本発明はこれに限らず、それぞれそ
の逆相出力である反転クロツクパルスＩＣＬＫＰと反転
遅延出力ＩＳ３を用いも良い。
【００３４】また上述の実施例においては、クロツクパ
ルスＣＬＫＰを２分周すると共に、この分周信号Ｓ１１
に対してほぼ９０°位相が異なる遅延出力Ｓ３を遅延ゲ
ート群の中心位置に当たるプログラマブル遅延回路３の
出力端より取り出す場合について述べたが、本発明はこ
れに限らず、分周比を他の値に設定し、この分周比に対
応する遅延出力を遅延ゲート群の所定の位置から取り出
すようにしても良い。
ルスＣＬＫＰを２分周すると共に、この分周信号Ｓ１１
に対してほぼ９０°位相が異なる遅延出力Ｓ３を遅延ゲ
ート群の中心位置に当たるプログラマブル遅延回路３の
出力端より取り出す場合について述べたが、本発明はこ
れに限らず、分周比を他の値に設定し、この分周比に対
応する遅延出力を遅延ゲート群の所定の位置から取り出
すようにしても良い。
【００３５】さらに上述の実施例においては、分周信号
Ｓ１１とタイミング信号Ｓ１２の乗算出力Ｓ１３をロー
パスフイルタ１１Ｄを用いて電圧に変換する場合につい
て述べたが、本発明はこれに限らず、他のフイルタ手段
を用いても良い。
Ｓ１１とタイミング信号Ｓ１２の乗算出力Ｓ１３をロー
パスフイルタ１１Ｄを用いて電圧に変換する場合につい
て述べたが、本発明はこれに限らず、他のフイルタ手段
を用いても良い。
【００３６】さらに上述の実施例においては、パルス周
期Ｔを前後半の２つの期間に分け、各期間について出力
パルスの立上げ又は立下げを制御する場合について述べ
たが、本発明はこれに限らず、パルス周期を分割しなく
とも良く、また３つ以上の複数の期間に分割し、各周期
に対応して直列接続された複数段のプログラマブル遅延
回路のそれぞれによつて出力パルスの立上げ又は立下げ
を制御するようにしても良い。
期Ｔを前後半の２つの期間に分け、各期間について出力
パルスの立上げ又は立下げを制御する場合について述べ
たが、本発明はこれに限らず、パルス周期を分割しなく
とも良く、また３つ以上の複数の期間に分割し、各周期
に対応して直列接続された複数段のプログラマブル遅延
回路のそれぞれによつて出力パルスの立上げ又は立下げ
を制御するようにしても良い。
【００３７】さらに上述の実施例においては、前段のプ
ログラマブル遅延回路３によつてＲＳ−ＦＦ回路５をセ
ツトし、また後段のプログラマブル遅延回路４によつて
ＲＳ−ＦＦ回路５をリセツトする場合について述べた
が、本発明はこれに限らず、プログラマブル遅延回路３
によつてＲＳ−ＦＦ回路５をリセツトし、またプログラ
マブル遅延回路４によつてＲＳ−ＦＦ回路５をセツトし
ても良い。このようにすれば実施例の場合とは出力パル
スの陰陽を反転させることができる。
ログラマブル遅延回路３によつてＲＳ−ＦＦ回路５をセ
ツトし、また後段のプログラマブル遅延回路４によつて
ＲＳ−ＦＦ回路５をリセツトする場合について述べた
が、本発明はこれに限らず、プログラマブル遅延回路３
によつてＲＳ−ＦＦ回路５をリセツトし、またプログラ
マブル遅延回路４によつてＲＳ−ＦＦ回路５をセツトし
ても良い。このようにすれば実施例の場合とは出力パル
スの陰陽を反転させることができる。
【００３８】
【発明の効果】上述のように本発明によれば、遅延手段
に入力される制御パルスと遅延手段を構成する複数段の
遅延素子の１つより入力される遅延パルスとの位相関係
のずれに基づいて遅延素子の１段当たりの単位遅延時間
の増減を制御する。これにより遅延素子の１段当たりの
単位遅延時間が長くなつている場合には短くなるように
制御することができ、また単位遅延時間が短くなつてい
る場合には長くなるように制御することができ、使用環
境に依存しない安定した動作を期待することができるパ
ルス幅変調回路を容易に作ることができる。
に入力される制御パルスと遅延手段を構成する複数段の
遅延素子の１つより入力される遅延パルスとの位相関係
のずれに基づいて遅延素子の１段当たりの単位遅延時間
の増減を制御する。これにより遅延素子の１段当たりの
単位遅延時間が長くなつている場合には短くなるように
制御することができ、また単位遅延時間が短くなつてい
る場合には長くなるように制御することができ、使用環
境に依存しない安定した動作を期待することができるパ
ルス幅変調回路を容易に作ることができる。
【図１】本発明によるパルス幅変調回路の一実施例を示
すブロツク図である。
すブロツク図である。
【図２】遅延時間制御回路の一実施例を示すブロツク図
である。
である。
【図３】その動作の説明に供する信号波形図である。
１……パルス幅変調回路、２……パルスシエイパ、３、
４……プログラマブル遅延回路、５……ＲＳ−ＦＦ回
路、６、７……デコーダ、８、９、１０……レジスタ、
１１……遅延時間制御回路。
４……プログラマブル遅延回路、５……ＲＳ−ＦＦ回
路、６、７……デコーダ、８、９、１０……レジスタ、
１１……遅延時間制御回路。
Claims (4)
- 【請求項１】一定周期ごと入力される制御パルスを遅延
手段を介して任意の時間遅延し、遅延された上記制御パ
ルスをラツチ手段のセツト入力端及びリセツト入力端に
それぞれ入力し、当該セツト入力端及びリセツト入力端
に入力された制御パルスに基づいて上記ラツチ手段より
出力される出力パルスのパルス幅を変調するパルス幅変
調回路において、 上記遅延手段を構成する複数段の遅延素子のうち所定段
数目に位置する遅延素子より段数分遅延された遅延パル
スを入力し、当該遅延パルスと上記遅延手段に入力され
る制御パルスの位相関係のずれに基づいて上記遅延素子
の１段当たりの単位遅延時間を制御する制御手段を具え
ることを特徴とするパルス幅変調回路。 - 【請求項２】上記制御手段は、上記遅延パルスと上記遅
延手段に入力される制御パルスの位相関係のずれに基づ
いて上記遅延手段を構成する複数段の遅延素子の負荷を
制御し、上記遅延素子の１段当たりの単位遅延時間を制
御することを特徴とする請求項１に記載のパルス幅変調
回路。 - 【請求項３】一定周期ごと入力される制御パルスを遅延
手段を介して任意の時間遅延し、遅延された上記制御パ
ルスをラツチ手段のセツト入力端及びリセツト入力端に
それぞれ入力し、当該セツト入力端及びリセツト入力端
に入力された制御パルスに基づいて上記ラツチ手段より
出力される出力パルスのパルス幅を変調するパルス幅変
調回路において、 上記遅延手段に入力される制御パルスを所定の分周比に
基づいて分周する分周手段と、 上記遅延手段を構成する複数段の遅延素子のうち上記分
周比に対応する遅延素子より出力される遅延パルスに基
づいて上記分周手段より出力される分周出力の位相をシ
フトして出力する位相シフト手段と、 上記位相シフト手段より出力される遅延分周出力と上記
分周出力とを比較し、比較結果に基づいて上記分周出力
に対する上記遅延分周出力の位相のずれを求めるフイル
タ手段とを具え、 上記フイルタ手段は、求められた位相のずれに従つて、
上記遅延手段を構成する複数段の遅延素子のバイアス電
圧を制御し、上記遅延素子の１段当たりの単位遅延時間
を制御することを特徴とするパルス幅変調回路。 - 【請求項４】上記フイルタ手段は、上記遅延手段の構成
要素であるエミツタフオロア出力段の電流源に与えられ
るバイアス電圧を制御し、上記エミツタフオロア出力段
に流れるエミツタ電流を増減することにより、上記遅延
素子の１段当たりの単位遅延時間を制御することを特徴
とする請求項３に記載のパルス幅変調回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36151692A JP3327414B2 (ja) | 1992-12-29 | 1992-12-29 | パルス幅変調回路 |
| US08/089,566 US5438303A (en) | 1992-07-14 | 1993-07-12 | Pulse with modulation apparatus with plural independably controllable variable delay devices |
| KR1019930013190A KR100247826B1 (ko) | 1992-07-14 | 1993-07-14 | 펄스폭변조회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36151692A JP3327414B2 (ja) | 1992-12-29 | 1992-12-29 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204826A true JPH06204826A (ja) | 1994-07-22 |
| JP3327414B2 JP3327414B2 (ja) | 2002-09-24 |
Family
ID=18473900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36151692A Expired - Lifetime JP3327414B2 (ja) | 1992-07-14 | 1992-12-29 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3327414B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
-
1992
- 1992-12-29 JP JP36151692A patent/JP3327414B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3327414B2 (ja) | 2002-09-24 |
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