JP3298959B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図７及び図８） 発明が解決しようとする課題 課題を解決するための手段（図１及び図４） 作用（図２、図３、図５及び図６） 実施例（図１〜図６） （１）第１の実施例（図１〜図６） （２）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はパルス幅変調回路に関
し、例えば文字や図形をレーザパルスのパルス幅を可変
することにより印字するいわゆるレーザビームプリンタ
のレーザパルス発生回路に適用して好適なものである。
し、例えば文字や図形をレーザパルスのパルス幅を可変
することにより印字するいわゆるレーザビームプリンタ
のレーザパルス発生回路に適用して好適なものである。
【０００３】
【従来の技術】今日、文字や図形を高品質かつ高速に印
字することができる印字装置としてレーザビームプリン
タの重要性が高まつてきている。このレーザビームプリ
ンタは文字や図形に対応する出力情報をレーザ光によつ
て光導電体ドラムに書き込み、当該光導電体ドラムに書
き込まれた画像を電子写真方式によつて印刷するため、
レーザ光のパルス幅を印字したい情報に即して制御する
技術がレーザビームプリンタを実現する上で重要な技術
の一つになつている。
字することができる印字装置としてレーザビームプリン
タの重要性が高まつてきている。このレーザビームプリ
ンタは文字や図形に対応する出力情報をレーザ光によつ
て光導電体ドラムに書き込み、当該光導電体ドラムに書
き込まれた画像を電子写真方式によつて印刷するため、
レーザ光のパルス幅を印字したい情報に即して制御する
技術がレーザビームプリンタを実現する上で重要な技術
の一つになつている。
【０００４】このようなレーザ光のパルス幅制御手段と
しては、従来より各種のパルス幅変調回路が提案されて
いるが、図７に示すように長いパルス幅の出力パルスに
連続して短いパルス幅の出力パルスが印字されると、視
覚上２つの出力パルスが一つに見えて階調が劣化するお
それがあるため図８に示すように出力パルスを各パルス
周期の中心付近に対して対称となる位置にシフトして印
字するものが考えられている（特願平４−２１０８１９
号）。
しては、従来より各種のパルス幅変調回路が提案されて
いるが、図７に示すように長いパルス幅の出力パルスに
連続して短いパルス幅の出力パルスが印字されると、視
覚上２つの出力パルスが一つに見えて階調が劣化するお
それがあるため図８に示すように出力パルスを各パルス
周期の中心付近に対して対称となる位置にシフトして印
字するものが考えられている（特願平４−２１０８１９
号）。
【０００５】
【発明が解決しようとする課題】ところがこのパルス幅
変調回路では、出力パルスの立上がり及び立下がりのタ
イミング制御に、パルス幅設定データの上位数ビツト及
び長下位ビツトのそれぞれについて補数を求め、それら
の和を求める等の演算処理を用いているためパルス幅変
調回路に占める加算器の回路量が大きくなり、また計算
のための時間が長くなる問題があつた。
変調回路では、出力パルスの立上がり及び立下がりのタ
イミング制御に、パルス幅設定データの上位数ビツト及
び長下位ビツトのそれぞれについて補数を求め、それら
の和を求める等の演算処理を用いているためパルス幅変
調回路に占める加算器の回路量が大きくなり、また計算
のための時間が長くなる問題があつた。
【０００６】本発明は以上の点を考慮してなされたもの
で、立上がりのタイミングや立下がりのタイミングを計
算するために要する処理時間が短く、素子数の少ないパ
ルス幅変調回路を提案しようとするものである。
で、立上がりのタイミングや立下がりのタイミングを計
算するために要する処理時間が短く、素子数の少ないパ
ルス幅変調回路を提案しようとするものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、一定周期Ｔごと入力される制御パ
ルスＣＬＫＰを遅延手段４、５を介して任意の時間遅延
することによりセツトパルスＳ４及びリセツトパルスＳ
６を生成し、当該セツトパルスＳ４及びリセツトパルス
Ｓ６によつてラツチ手段８より出力される出力パルスＰ
ＷＭOUT の立上げ立下げを切換制御し、ラツチ手段８よ
り任意のパルス幅を有し、かつ周期Ｔの中心に対してほ
ぼ対称となる出力パルスを発生するパルス幅変調回路に
おいて、セツトパルスＳ４及びリセツトパルスＳ６のう
ち一方を入力し、出力パルスＰＷＭOUT のパルス幅を設
定するパルス幅設定データＰＷＤの設定値に基づいて、
入力されたパルスを単位パルス分余分に遅延してラツチ
手段８に与えるか否かを切り換える出力補正手段９、１
０を設けるようにする
め本発明においては、一定周期Ｔごと入力される制御パ
ルスＣＬＫＰを遅延手段４、５を介して任意の時間遅延
することによりセツトパルスＳ４及びリセツトパルスＳ
６を生成し、当該セツトパルスＳ４及びリセツトパルス
Ｓ６によつてラツチ手段８より出力される出力パルスＰ
ＷＭOUT の立上げ立下げを切換制御し、ラツチ手段８よ
り任意のパルス幅を有し、かつ周期Ｔの中心に対してほ
ぼ対称となる出力パルスを発生するパルス幅変調回路に
おいて、セツトパルスＳ４及びリセツトパルスＳ６のう
ち一方を入力し、出力パルスＰＷＭOUT のパルス幅を設
定するパルス幅設定データＰＷＤの設定値に基づいて、
入力されたパルスを単位パルス分余分に遅延してラツチ
手段８に与えるか否かを切り換える出力補正手段９、１
０を設けるようにする
【０００８】
【作用】例えば遅延手段４より出力されるセツトパルス
Ｓ４をパルス幅設定データＰＷＤの設定値に基づいて単
位パルス分遅延してラツチ手段８に与えるか否かを切り
換えてラツチ手段８のセツト入力端に与える。これによ
り同一の時間差で発生されたセツトパルスＳ４とリセツ
トパルスＳ６の時間差を単位パルスを単位として調整す
ることができる。従つてパルス同期の中心に対して対称
となるように出力パルスを発生させるために用いられて
いた演算回路と同じ結果を得ることができ、演算回路を
なくすことができるためその分素子数を低減することが
できる。
Ｓ４をパルス幅設定データＰＷＤの設定値に基づいて単
位パルス分遅延してラツチ手段８に与えるか否かを切り
換えてラツチ手段８のセツト入力端に与える。これによ
り同一の時間差で発生されたセツトパルスＳ４とリセツ
トパルスＳ６の時間差を単位パルスを単位として調整す
ることができる。従つてパルス同期の中心に対して対称
となるように出力パルスを発生させるために用いられて
いた演算回路と同じ結果を得ることができ、演算回路を
なくすことができるためその分素子数を低減することが
できる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】（１）第１の実施例 図１において１は全体としてパルス幅変調回路を示し、
パルス周期Ｔの前後半の２つの期間に対応させて２段の
プログラマブル遅延回路を直列接続し、前段のプログラ
マブル遅延回路によつて出力パルスＰＷＭOUT を立上げ
（遅延時間ＴＡ）、後段のプログラマブル遅延回路によ
つて出力パルスＰＷＭOUT を立下げる（遅延時間ＴＢ）
ようになされている。
パルス周期Ｔの前後半の２つの期間に対応させて２段の
プログラマブル遅延回路を直列接続し、前段のプログラ
マブル遅延回路によつて出力パルスＰＷＭOUT を立上げ
（遅延時間ＴＡ）、後段のプログラマブル遅延回路によ
つて出力パルスＰＷＭOUT を立下げる（遅延時間ＴＢ）
ようになされている。
【００１１】ここで出力パルスＰＷＭOUT の立下げ位置
を設定する遅延時間ＴＢは、パルス周期Ｔの２分の１周
期（＝Ｔ／２）に対して立上げ位置を設定する遅延時間
ＴＡを差し引いた時間ＴＣとほぼ一致し、パルス周期Ｔ
の半周期を中心にしてほぼ対称な波形の出力パルスＰＷ
ＭOUT が発生されるようになされている（図２）。
を設定する遅延時間ＴＢは、パルス周期Ｔの２分の１周
期（＝Ｔ／２）に対して立上げ位置を設定する遅延時間
ＴＡを差し引いた時間ＴＣとほぼ一致し、パルス周期Ｔ
の半周期を中心にしてほぼ対称な波形の出力パルスＰＷ
ＭOUT が発生されるようになされている（図２）。
【００１２】以下、順にパルス幅変調回路１の具体的な
構成を説明する。パルス幅変調回路１は、出力パルスＰ
ＷＭOUT の最大出力パルス幅ＰＷ０に周期Ｔが対応する
クロツク信号ＣＬＫ（図３（Ａ））をパルスシエイパ２
を介してパルス幅の狭いクロツクパルスＣＬＫＰ（図３
（Ｂ））に変換して出力するようになされている。遅延
回路３は、このクロツクパルスＣＬＫＰを入力すると一
定時間遅延し、２段のプログラマブル遅延回路４及び５
に遅延クロツクパルスＳ１として出力する（図３
（Ｅ））。
構成を説明する。パルス幅変調回路１は、出力パルスＰ
ＷＭOUT の最大出力パルス幅ＰＷ０に周期Ｔが対応する
クロツク信号ＣＬＫ（図３（Ａ））をパルスシエイパ２
を介してパルス幅の狭いクロツクパルスＣＬＫＰ（図３
（Ｂ））に変換して出力するようになされている。遅延
回路３は、このクロツクパルスＣＬＫＰを入力すると一
定時間遅延し、２段のプログラマブル遅延回路４及び５
に遅延クロツクパルスＳ１として出力する（図３
（Ｅ））。
【００１３】一方、レジスタ６はパルス幅を設定するた
めのパルス幅設定データＰＷＤ（０）〜ＰＷＤ（ｎ−
１）（図３（Ｃ））をクロツク信号ＣＬＫの立ち上がり
のタイミングで取り込んで保持する。デコーダ７は、レ
ジスタ６に保持されているパルス幅設定データＰＷＤ
（０）〜ＰＷＤ（ｎ−１）をレジスタ出力Ｓ２（図３
（Ｄ））として入力すると、これをデコードし、デコー
ドデータが確定した後、このデコードデータを選択信号
Ｓ３としてプログラマブル遅延回路４及び５に出力す
る。
めのパルス幅設定データＰＷＤ（０）〜ＰＷＤ（ｎ−
１）（図３（Ｃ））をクロツク信号ＣＬＫの立ち上がり
のタイミングで取り込んで保持する。デコーダ７は、レ
ジスタ６に保持されているパルス幅設定データＰＷＤ
（０）〜ＰＷＤ（ｎ−１）をレジスタ出力Ｓ２（図３
（Ｄ））として入力すると、これをデコードし、デコー
ドデータが確定した後、このデコードデータを選択信号
Ｓ３としてプログラマブル遅延回路４及び５に出力す
る。
【００１４】因にこのデコーダ７の出力データが確定す
るまでの時間（すなわちセトリング時間）が遅延回路３
の遅延時間τに対応している。ここでプログラマブル遅
延回路４及び５は、直列接続された８段の遅延ゲートＧ
１〜Ｇ８及び７段の遅延ゲートＧ９〜Ｇ１５によつてそ
れぞれ構成されている場合を例にとると、各遅延ゲート
は遅延クロツクパルスＳ１を１ステツプ（＝Ｔ／１５）
ずつ遅延するようになされている。
るまでの時間（すなわちセトリング時間）が遅延回路３
の遅延時間τに対応している。ここでプログラマブル遅
延回路４及び５は、直列接続された８段の遅延ゲートＧ
１〜Ｇ８及び７段の遅延ゲートＧ９〜Ｇ１５によつてそ
れぞれ構成されている場合を例にとると、各遅延ゲート
は遅延クロツクパルスＳ１を１ステツプ（＝Ｔ／１５）
ずつ遅延するようになされている。
【００１５】このうちパルス周期Ｔの前半期間に対応す
るプログラマブル遅延回路４は、遅延クロツクパルスＳ
１を選択信号Ｓ３によつて選択された遅延ゲートの段数
分遅延し、これをセツトパルスＳ４として出力するよう
になされており、出力パルスＰＷＭOUT を立上げるタイ
ミングを設定するようになされている。
るプログラマブル遅延回路４は、遅延クロツクパルスＳ
１を選択信号Ｓ３によつて選択された遅延ゲートの段数
分遅延し、これをセツトパルスＳ４として出力するよう
になされており、出力パルスＰＷＭOUT を立上げるタイ
ミングを設定するようになされている。
【００１６】これに対して、パルス周期Ｔの後半期間に
対応するプログラマブル遅延回路５は、プログラマブル
遅延回路４によつて遅延された遅延出力Ｓ５を選択され
た遅延ゲートの段数分遅延し、これをリセツトパルスＳ
６として出力するようになされており、出力パルスＰＷ
ＭOUT を立下げるタイミングを設定するようになされて
いる。
対応するプログラマブル遅延回路５は、プログラマブル
遅延回路４によつて遅延された遅延出力Ｓ５を選択され
た遅延ゲートの段数分遅延し、これをリセツトパルスＳ
６として出力するようになされており、出力パルスＰＷ
ＭOUT を立下げるタイミングを設定するようになされて
いる。
【００１７】このように出力パルスＰＷＭOUT は、セツ
トパルスＳ４及びリセツトパルスＳ６によつて発生され
るのであるが、パルス周期Ｔの中心に対して対称な出力
波形を得るため、この実施例の場合、マルチプレクサで
なるセレクタ９と遅延ゲート１０を用いることによつて
セツトパルスＳ４を出力するタイミングを制御するよう
になされている。
トパルスＳ４及びリセツトパルスＳ６によつて発生され
るのであるが、パルス周期Ｔの中心に対して対称な出力
波形を得るため、この実施例の場合、マルチプレクサで
なるセレクタ９と遅延ゲート１０を用いることによつて
セツトパルスＳ４を出力するタイミングを制御するよう
になされている。
【００１８】このセレクタ９は、パルス幅設定データＰ
ＷＤ（０）〜ＰＷＤ（ｎ−１）の最下位ビツトＰＷＤ
（０）を入力するようになされ、この値が論理「０」か
否かによつてセレクタ９の入力端を切り換えることによ
り、出力されるセツトパルスＳ４のタイミングを単位パ
ルス分調整するようになされている（図４）。
ＷＤ（０）〜ＰＷＤ（ｎ−１）の最下位ビツトＰＷＤ
（０）を入力するようになされ、この値が論理「０」か
否かによつてセレクタ９の入力端を切り換えることによ
り、出力されるセツトパルスＳ４のタイミングを単位パ
ルス分調整するようになされている（図４）。
【００１９】ここでセレクタ９は、最下位ビツトＰＷＤ
（０）が論理「０」か否かをステツプＳＰ２において判
別し、肯定結果が得られる場合（すなわち最下位ビツト
ＰＷＤ（０）が論理「０」の場合）には遅延ゲート１０
を介して１ステツプ分遅延されたセツトパルスＳ４をセ
ツト信号Ｓ８として出力し、否定結果が得られる場合
（すなわち最下位ビツトＰＷＤ（０）が論理「１」の場
合）にはセツトパルスＳ４をセツト信号Ｓ８として出力
する（図３（Ｆ））。
（０）が論理「０」か否かをステツプＳＰ２において判
別し、肯定結果が得られる場合（すなわち最下位ビツト
ＰＷＤ（０）が論理「０」の場合）には遅延ゲート１０
を介して１ステツプ分遅延されたセツトパルスＳ４をセ
ツト信号Ｓ８として出力し、否定結果が得られる場合
（すなわち最下位ビツトＰＷＤ（０）が論理「１」の場
合）にはセツトパルスＳ４をセツト信号Ｓ８として出力
する（図３（Ｆ））。
【００２０】このとき遅延ゲート１１は、セレクタ９に
よる遅延時間分、ＲＳ−ＦＦ回路８のリセツト端に与え
られるリセツトパルスＳ６を遅延し、リセツト信号Ｓ９
を出力する遅延ゲートである（図３（Ｈ））。因に、セ
ツトリセツト−フリツプフロツプ回路８（以下ＲＳ−Ｆ
Ｆ回路８という）には優先順位切換機能が設けられてい
る（図示せず）。
よる遅延時間分、ＲＳ−ＦＦ回路８のリセツト端に与え
られるリセツトパルスＳ６を遅延し、リセツト信号Ｓ９
を出力する遅延ゲートである（図３（Ｈ））。因に、セ
ツトリセツト−フリツプフロツプ回路８（以下ＲＳ−Ｆ
Ｆ回路８という）には優先順位切換機能が設けられてい
る（図示せず）。
【００２１】これによりセツト信号Ｓ８とリセツト信号
Ｓ９が同時に「Ｈ」レベルに立ち上つても、パルス周期
の中心付近ではリセツト信号Ｓ９が優先され、パルス周
期の両端付近ではセツト信号Ｓ８が優先されるようにな
されている。この結果、ＲＳ−ＦＦ回路８より出力され
る出力パルスＰＷＭOUT の波形は、パルス周期Ｔのほぼ
中心位置に対してほぼ左右対称の波形となる。
Ｓ９が同時に「Ｈ」レベルに立ち上つても、パルス周期
の中心付近ではリセツト信号Ｓ９が優先され、パルス周
期の両端付近ではセツト信号Ｓ８が優先されるようにな
されている。この結果、ＲＳ−ＦＦ回路８より出力され
る出力パルスＰＷＭOUT の波形は、パルス周期Ｔのほぼ
中心位置に対してほぼ左右対称の波形となる。
【００２２】以上の構成おいて、４ビツトのパルス幅設
定データＰＷＤ（０）〜ＰＷＤ（３）がパルス幅変調回
路１に与えられているとし、プログラマブル遅延回路４
及び５より出力されるセツトパルスＳ４及びリセツトパ
ルスＳ６と実際にＲＳ−ＦＦ回路８に入力されるセツト
信号Ｓ８及びＳ９との関係を、パルス幅設定データＰＷ
Ｄが指定するパルス幅が単位遅延時間の偶数倍である場
合と奇数倍である場合とに分けて説明する。
定データＰＷＤ（０）〜ＰＷＤ（３）がパルス幅変調回
路１に与えられているとし、プログラマブル遅延回路４
及び５より出力されるセツトパルスＳ４及びリセツトパ
ルスＳ６と実際にＲＳ−ＦＦ回路８に入力されるセツト
信号Ｓ８及びＳ９との関係を、パルス幅設定データＰＷ
Ｄが指定するパルス幅が単位遅延時間の偶数倍である場
合と奇数倍である場合とに分けて説明する。
【００２３】まずパルス幅設定データＰＷＤが指定する
パルス幅が単位遅延時間の偶数倍である場合について説
明する。例えば出力パルスＰＷＭOUT のパルス幅が
「０」の場合、このときパルス幅設定データＰＷＤ
（０）〜ＰＷＤ（３）は「００００」であり、デコーダ
７より出力される選択信号Ｓ３の設定値は「０００」と
なる（図５の左欄参照）。
パルス幅が単位遅延時間の偶数倍である場合について説
明する。例えば出力パルスＰＷＭOUT のパルス幅が
「０」の場合、このときパルス幅設定データＰＷＤ
（０）〜ＰＷＤ（３）は「００００」であり、デコーダ
７より出力される選択信号Ｓ３の設定値は「０００」と
なる（図５の左欄参照）。
【００２４】この選択信号Ｓ３の設定値「０００」によ
つて選択されるプログラマブル遅延回路４及び５の遅延
ゲートは、それぞれ遅延ゲートＧ８の入力端及び出力端
に当たる。このためプログラマブル遅延回路４及び５よ
り出力されるセツトパルスＳ４（図５（Ｃ１）において
破線で示す）及びリセツト信号Ｓ９（図５（Ｃ２））に
は遅延ゲート１段分の時間差が発生する。
つて選択されるプログラマブル遅延回路４及び５の遅延
ゲートは、それぞれ遅延ゲートＧ８の入力端及び出力端
に当たる。このためプログラマブル遅延回路４及び５よ
り出力されるセツトパルスＳ４（図５（Ｃ１）において
破線で示す）及びリセツト信号Ｓ９（図５（Ｃ２））に
は遅延ゲート１段分の時間差が発生する。
【００２５】しかしセレクタ９の入力端は、最下位ビツ
トＰＷＤ（０）の論理値「０」によつて遅延ゲート１０
側に切り換えられている。従つてＲＳ−ＦＦ回路８のセ
ツト入力端Ｓに実際に与えられるセツト信号Ｓ８は遅延
ゲート１段分遅延され、セツト信号Ｓ８とリセツト信号
Ｓ９の立ち上がり期間は、図５（Ｃ１）において実線で
示すように一致する。
トＰＷＤ（０）の論理値「０」によつて遅延ゲート１０
側に切り換えられている。従つてＲＳ−ＦＦ回路８のセ
ツト入力端Ｓに実際に与えられるセツト信号Ｓ８は遅延
ゲート１段分遅延され、セツト信号Ｓ８とリセツト信号
Ｓ９の立ち上がり期間は、図５（Ｃ１）において実線で
示すように一致する。
【００２６】このときＲＳ−ＦＦ回路８の動作モードは
リセツト優先であり、出力端Ｑより出力される出力パル
スＰＷＭOUT は「Ｌ」レベルのまま何も出力されない。
以下、パルス幅設定データＰＷＤによつて設定されるパ
ルス幅が「２」の場合（図５（Ｅ））にも、……パルス
幅が「１４」の場合（図６（Ｆ））にも同様の処理動作
によつてパルス周期Ｔの中心に対して対称な出力パルス
ＰＷＭOUT が出力される。
リセツト優先であり、出力端Ｑより出力される出力パル
スＰＷＭOUT は「Ｌ」レベルのまま何も出力されない。
以下、パルス幅設定データＰＷＤによつて設定されるパ
ルス幅が「２」の場合（図５（Ｅ））にも、……パルス
幅が「１４」の場合（図６（Ｆ））にも同様の処理動作
によつてパルス周期Ｔの中心に対して対称な出力パルス
ＰＷＭOUT が出力される。
【００２７】次にパルス幅設定データＰＷＤによつて設
定されるパルス幅が単位遅延時間の奇数倍である場合に
ついて説明する。例えば出力パルスＰＷＭOUT のパルス
幅が「１」の場合、このときパルス幅設定データＰＷＤ
（０）〜ＰＷＤ（３）は「０００１」であり、デコーダ
７より出力される選択信号Ｓ３の設定値は「００１」と
なる（図５の左欄参照）。
定されるパルス幅が単位遅延時間の奇数倍である場合に
ついて説明する。例えば出力パルスＰＷＭOUT のパルス
幅が「１」の場合、このときパルス幅設定データＰＷＤ
（０）〜ＰＷＤ（３）は「０００１」であり、デコーダ
７より出力される選択信号Ｓ３の設定値は「００１」と
なる（図５の左欄参照）。
【００２８】この選択信号Ｓ３の設定値「０００」によ
つて選択されるプログラマブル遅延回路４及び５の遅延
ゲートは、それぞれ遅延ゲートＧ８の入力端及び出力端
に当たる。しかしこのときセレクタ９の入力端は、最下
位ビツトＰＷＤ（０）の論理値「１」によつて遅延ゲー
ト１０の側から反対側に切り換えられているためセツト
パルスＳ４及びリセツトパルスＳ６がそのままセツト信
号Ｓ８及びリセツト信号Ｓ９となり（図５（Ｄ１）及び
（Ｄ２））、出力パルスＰＷＭOUT のパルス幅は「１」
となる。
つて選択されるプログラマブル遅延回路４及び５の遅延
ゲートは、それぞれ遅延ゲートＧ８の入力端及び出力端
に当たる。しかしこのときセレクタ９の入力端は、最下
位ビツトＰＷＤ（０）の論理値「１」によつて遅延ゲー
ト１０の側から反対側に切り換えられているためセツト
パルスＳ４及びリセツトパルスＳ６がそのままセツト信
号Ｓ８及びリセツト信号Ｓ９となり（図５（Ｄ１）及び
（Ｄ２））、出力パルスＰＷＭOUT のパルス幅は「１」
となる。
【００２９】以下、パルス幅設定データＰＷＤによつて
設定されるパルス幅が「３」の場合にも、……パルス幅
が「１５」の場合（図６（Ｇ））にも同様にパルス周期
Ｔの中心に対して対称な出力パルスＰＷＭOUT が出力さ
れる。
設定されるパルス幅が「３」の場合にも、……パルス幅
が「１５」の場合（図６（Ｇ））にも同様にパルス周期
Ｔの中心に対して対称な出力パルスＰＷＭOUT が出力さ
れる。
【００３０】以上の構成によれば、パルス幅設定データ
ＰＷＤの最下位ビツトＰＷＤ（０）によつてパルス幅の
奇偶を判別し、パルス幅が偶数の場合にはセツトパルス
Ｓ４を遅延ゲート１段分遅延してＲＳ−ＦＦ回路８のセ
ツト入力端に与え、パルス幅が奇数の場合にはセツトパ
ルスＳ６をそのままＲＳ−ＦＦ回路８のセツト入力端に
与えることにより、パルス周期Ｔの中心に対して対称な
波形の出力パルスを得ることができる。
ＰＷＤの最下位ビツトＰＷＤ（０）によつてパルス幅の
奇偶を判別し、パルス幅が偶数の場合にはセツトパルス
Ｓ４を遅延ゲート１段分遅延してＲＳ−ＦＦ回路８のセ
ツト入力端に与え、パルス幅が奇数の場合にはセツトパ
ルスＳ６をそのままＲＳ−ＦＦ回路８のセツト入力端に
与えることにより、パルス周期Ｔの中心に対して対称な
波形の出力パルスを得ることができる。
【００３１】これにより従来必要であつたセツトパルス
発生のための加算器をなくすことができ、素子数が低減
されると共にこれに要する処理時間を短縮することがで
きる。またこれにより消費電力を一段と低下させること
ができる。さらにこの構成によれば、パルス幅設定デー
タＰＷＤのビツト数が多い場合にも新たに回路が増加さ
れることはない。
発生のための加算器をなくすことができ、素子数が低減
されると共にこれに要する処理時間を短縮することがで
きる。またこれにより消費電力を一段と低下させること
ができる。さらにこの構成によれば、パルス幅設定デー
タＰＷＤのビツト数が多い場合にも新たに回路が増加さ
れることはない。
【００３２】（２）他の実施例 なお上述の実施例においては、パルス周期Ｔを前後半の
２つの期間に分け、各期間について出力パルスの立上げ
又は立下げを制御する場合について述べたが、本発明は
これに限らず、パルス周期を２つに分割しなくとも良
く、また３つ以上の複数の期間に分割し、各期間に対応
して直列接続された複数段のプログラマブル遅延回路の
それぞれによつて出力パルスの立上げ又は立下げを制御
するようにしても良い。
２つの期間に分け、各期間について出力パルスの立上げ
又は立下げを制御する場合について述べたが、本発明は
これに限らず、パルス周期を２つに分割しなくとも良
く、また３つ以上の複数の期間に分割し、各期間に対応
して直列接続された複数段のプログラマブル遅延回路の
それぞれによつて出力パルスの立上げ又は立下げを制御
するようにしても良い。
【００３３】また上述の実施例においては、前段のプロ
グラマブル遅延回路４によつてＲＳ−ＦＦ回路８をセツ
トし、また後段のプログラマブル遅延回路５によつてＲ
Ｓ−ＦＦ回路８をリセツトする場合について述べたが、
本発明はこれに限らず、プログラマブル遅延回路４によ
つてＲＳ−ＦＦ回路８をリセツトし、またプログラマブ
ル遅延回路５によつてＲＳ−ＦＦ回路８をセツトしても
良い。このようにすれば実施例の場合とは出力パルスの
陰陽を反転させることができる。
グラマブル遅延回路４によつてＲＳ−ＦＦ回路８をセツ
トし、また後段のプログラマブル遅延回路５によつてＲ
Ｓ−ＦＦ回路８をリセツトする場合について述べたが、
本発明はこれに限らず、プログラマブル遅延回路４によ
つてＲＳ−ＦＦ回路８をリセツトし、またプログラマブ
ル遅延回路５によつてＲＳ−ＦＦ回路８をセツトしても
良い。このようにすれば実施例の場合とは出力パルスの
陰陽を反転させることができる。
【００３４】さらに上述の実施例においては、セツトパ
ルスＳ４の調整手段をセレクタ９及び遅延ゲート１０に
よつて構成する場合について述べたが、本発明はこれに
限らず、他の回路構成を用いてもよい。
ルスＳ４の調整手段をセレクタ９及び遅延ゲート１０に
よつて構成する場合について述べたが、本発明はこれに
限らず、他の回路構成を用いてもよい。
【００３５】さらに上述の実施例においては、セレクタ
９を用いてセツトパルスＳ４を出力するタイミングを調
整する場合について述べたが、本発明はこれに限らず、
リセツトパルスＳ６を出力するタイミングを調整するよ
うにしても良い。
９を用いてセツトパルスＳ４を出力するタイミングを調
整する場合について述べたが、本発明はこれに限らず、
リセツトパルスＳ６を出力するタイミングを調整するよ
うにしても良い。
【００３６】さらに上述の実施例においては、パルス幅
変調回路１より出力される出力パルスによつてレーザビ
ームプリンタのレーザダイオードを駆動する場合につい
て述べたが、本発明はこれに限らず、デイジタル複写機
等、各種の電子機器に適用し得る。
変調回路１より出力される出力パルスによつてレーザビ
ームプリンタのレーザダイオードを駆動する場合につい
て述べたが、本発明はこれに限らず、デイジタル複写機
等、各種の電子機器に適用し得る。
【００３７】
【発明の効果】上述のように本発明によれば、遅延手段
より出力されるセツトパルス又はリセツトパルスのうち
一方をパルス幅設定データの設定値に基づいて単位パル
ス分遅延してラツチ手段に与えるか否かを切り換え制御
する出力補正手段を設け、同一の時間差で発生されたセ
ツトパルスとリセツトパルスに生じる時間差を単位パル
ス分調整できるようにすることにより、周期の中心に対
して対称な出力パルスを発生させるために必要であつた
タイミング制御用の演算回路と同じ出力結果を得ること
ができるパルス幅変調回路を従来に比して簡易な構成に
より容易に得ることができる。
より出力されるセツトパルス又はリセツトパルスのうち
一方をパルス幅設定データの設定値に基づいて単位パル
ス分遅延してラツチ手段に与えるか否かを切り換え制御
する出力補正手段を設け、同一の時間差で発生されたセ
ツトパルスとリセツトパルスに生じる時間差を単位パル
ス分調整できるようにすることにより、周期の中心に対
して対称な出力パルスを発生させるために必要であつた
タイミング制御用の演算回路と同じ出力結果を得ること
ができるパルス幅変調回路を従来に比して簡易な構成に
より容易に得ることができる。
【図１】本発明によるパルス幅変調回路の一実施例を示
すブロツク図である。
すブロツク図である。
【図２】クロツク信号と出力パルスの関係を示す信号波
形図である。
形図である。
【図３】パルス幅変調回路の動作の説明に供する信号波
形図である。
形図である。
【図４】パルス幅の補正処理手順を示すフローチヤート
である。
である。
【図５】設定値に対する出力波形を示す信号波形図であ
る。
る。
【図６】設定値に対する出力波形を示す信号波形図であ
る。
る。
【図７】諧調劣化の説明に供する略線図である。
【図８】パルス周期の中心に対して対称な出力パルスの
説明に供する略線図である。
説明に供する略線図である。
【符号の説明】 １……パルス幅変調回路、２……パルスシエイパ、４、
５……プログラマブル遅延回路、６、７……デコーダ、
８……ＲＳ−ＦＦ回路、９……セレクタ、１０、１１…
…遅延ゲート。
５……プログラマブル遅延回路、６、７……デコーダ、
８……ＲＳ−ＦＦ回路、９……セレクタ、１０、１１…
…遅延ゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−287109（ＪＰ，Ａ) 特開 昭60−43917（ＪＰ，Ａ) 特開 平６−37608（ＪＰ，Ａ) 特開 平６−204826（ＪＰ，Ａ) 特開 昭62−1317（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13 B41J 2/44 H03K 7/08
Claims (3)
- 【請求項１】一定周期ごと入力される制御パルスを遅延
手段を介して任意の時間遅延することによりセツトパル
ス及びリセツトパルスを生成し、当該セツトパルス及び
リセツトパルスによつてラツチ手段より出力される出力
パルスの立上げ立下げを切換制御し、上記ラツチ手段よ
り任意のパルス幅を有し、かつ上記周期の中心に対して
ほぼ対称となる出力パルスを発生するパルス幅変調回路
において、 上記セツトパルス及び上記リセツトパルスのうち一方を
入力し、上記出力パルスのパルス幅を設定するパルス幅
設定データの設定値に基づいて、入力されたパルスを単
位パルス分遅延して上記ラツチ手段に与えるか否かを切
り換える出力補正手段を具えることを特徴とするパルス
幅変調回路。 - 【請求項２】上記出力補正手段は、 上記セツトパルス又は上記リセツトパルスを直接入力す
る第１の入力端と、上記セツトパルス又は上記リセツト
パルスを単位パルス分遅延して入力する第２の入力端を
有する切換手段でなり、 上記切換手段の入力端を上記パルス幅設定データに基づ
いて切り換えることにより、上記ラツチ手段に与えられ
る上記セツトパルス及び上記リセツトパルスの入力時間
差を単位パルス分補正することを特徴とする請求項１に
記載のパルス幅変調回路。 - 【請求項３】上記出力補正手段は、 上記パルス幅設定データの最下位ビツトを用いて、上記
セツトパルス又はリセツトパルスを単位パルス分遅延す
るか否かを切り換え制御することを特徴とする請求項２
に記載のパルス幅変調回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36154692A JP3298959B2 (ja) | 1992-12-29 | 1992-12-29 | パルス幅変調回路 |
| US08/089,566 US5438303A (en) | 1992-07-14 | 1993-07-12 | Pulse with modulation apparatus with plural independably controllable variable delay devices |
| KR1019930013190A KR100247826B1 (ko) | 1992-07-14 | 1993-07-14 | 펄스폭변조회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36154692A JP3298959B2 (ja) | 1992-12-29 | 1992-12-29 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204827A JPH06204827A (ja) | 1994-07-22 |
| JP3298959B2 true JP3298959B2 (ja) | 2002-07-08 |
Family
ID=18474019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36154692A Expired - Lifetime JP3298959B2 (ja) | 1992-07-14 | 1992-12-29 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298959B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3696386B2 (ja) * | 1997-11-14 | 2005-09-14 | 株式会社ルネサステクノロジ | パルス幅変調信号生成回路 |
-
1992
- 1992-12-29 JP JP36154692A patent/JP3298959B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204827A (ja) | 1994-07-22 |
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