JP3326890B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、たとえば文字や図形を
レーザパルスのパルス幅を変化させることにより印字す
るレーザビームプリンタなどのレーザパルス発生回路な
どに適用されるパルス幅変調回路に関するものである。
レーザパルスのパルス幅を変化させることにより印字す
るレーザビームプリンタなどのレーザパルス発生回路な
どに適用されるパルス幅変調回路に関するものである。
【０００２】
【従来の技術】今日、文字や図形を高品質、かつ、高速
に印字することができる印字装置としてレーザビームプ
リンタの重要性が高まっている。レーザビームプリンタ
は、文字や図形に対応する出力情報をレーザ光によって
光導電体ドラムに書き込み、この光導電体ドラムに書き
込まれた画像を電子式写真方式によって印刷する。その
ため、レーザ光のパルス幅を印字すべき情報に即して制
御する技術が、レーザビームプリンタを実現する上で重
要な技術の一つとなっている。
に印字することができる印字装置としてレーザビームプ
リンタの重要性が高まっている。レーザビームプリンタ
は、文字や図形に対応する出力情報をレーザ光によって
光導電体ドラムに書き込み、この光導電体ドラムに書き
込まれた画像を電子式写真方式によって印刷する。その
ため、レーザ光のパルス幅を印字すべき情報に即して制
御する技術が、レーザビームプリンタを実現する上で重
要な技術の一つとなっている。
【０００３】従来より、このようなレーザ光のパルス幅
制御手段として種々のパルス幅変調回路が提案されてお
り、出願人も出力パルスをいわゆるリセットセット−フ
リップフロップ（以下、ＲＳ−ＦＦという）を用いて発
生する回路を提案した（特願平４−２１０８１９号）。
このＲＳ−ＦＦを用いたパルス幅変調回路においては、
任意のタイミングで立ち上がり、また立ち下がる出力パ
ルスを生成するように構成されているため、ＲＳ−ＦＦ
に供給するセットパルスやリセットパルスをプログラマ
ブル遅延回路によって発生している。
制御手段として種々のパルス幅変調回路が提案されてお
り、出願人も出力パルスをいわゆるリセットセット−フ
リップフロップ（以下、ＲＳ−ＦＦという）を用いて発
生する回路を提案した（特願平４−２１０８１９号）。
このＲＳ−ＦＦを用いたパルス幅変調回路においては、
任意のタイミングで立ち上がり、また立ち下がる出力パ
ルスを生成するように構成されているため、ＲＳ−ＦＦ
に供給するセットパルスやリセットパルスをプログラマ
ブル遅延回路によって発生している。
【０００４】
【発明が解決しようとする課題】ところが、上述したパ
ルス幅変調回路では、パルスを発生するためのタイミン
グを発生する遅延回路の全遅延時間を、動作周波数と同
等にする回路構成にしているため、動作周波数が遅延回
路の可変範囲によって制限されており、現実的には２倍
程度の範囲でしか動作しないという問題があった。
ルス幅変調回路では、パルスを発生するためのタイミン
グを発生する遅延回路の全遅延時間を、動作周波数と同
等にする回路構成にしているため、動作周波数が遅延回
路の可変範囲によって制限されており、現実的には２倍
程度の範囲でしか動作しないという問題があった。
【０００５】また、一般にレーザビームプリンタにおい
ては、複数の解像度をサポートしているが、上述したパ
ルス幅変調回路では、１つの回路で入力されるクロック
周波数が２倍以上変わるような複数の解像度をサポート
できないという問題がある。したがって、クロック周波
数が２倍以上変化する解像度をサポートするためには複
数の回路を用いる必要があり、コスト増大を招くという
問題がある。
ては、複数の解像度をサポートしているが、上述したパ
ルス幅変調回路では、１つの回路で入力されるクロック
周波数が２倍以上変わるような複数の解像度をサポート
できないという問題がある。したがって、クロック周波
数が２倍以上変化する解像度をサポートするためには複
数の回路を用いる必要があり、コスト増大を招くという
問題がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、動作周波数範囲の拡大化を図
れ、また複数の解像度に対応できコスト低減を図れるパ
ルス幅変調回路を提供することにある。
のであり、その目的は、動作周波数範囲の拡大化を図
れ、また複数の解像度に対応できコスト低減を図れるパ
ルス幅変調回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、一定周期ごとに入力される制御パルス
を遅延手段を介して任意の時間遅延させ、制御パルスを
ラッチ手段のセット入力端およびリセット入力端にそれ
ぞれ入力し、当該セット入力端およびリセット入力端に
入力された制御パルスに基づいてラッチ手段より出力さ
れる出力パルスのパルス幅を変調するパルス幅変調回路
において、上記制御パルスが動作周波数に応じた回数だ
け上記遅延手段を通過するようにループ経路を形成し、
制御パルスの上記ラッチ手段のセット入力端およびリセ
ット入力端への入力タイミングを発生する手段を有す
る。
め、本発明では、一定周期ごとに入力される制御パルス
を遅延手段を介して任意の時間遅延させ、制御パルスを
ラッチ手段のセット入力端およびリセット入力端にそれ
ぞれ入力し、当該セット入力端およびリセット入力端に
入力された制御パルスに基づいてラッチ手段より出力さ
れる出力パルスのパルス幅を変調するパルス幅変調回路
において、上記制御パルスが動作周波数に応じた回数だ
け上記遅延手段を通過するようにループ経路を形成し、
制御パルスの上記ラッチ手段のセット入力端およびリセ
ット入力端への入力タイミングを発生する手段を有す
る。
【０００８】
【作用】本発明によれば、入力制御パルスが動作周波数
に応じた回数だけ遅延手段を通過させられることによ
り、制御パルスのラッチ手段におけるセット入力端およ
びリセット入力端への入力タイミング、すなわち出力パ
ルスの立ち上がり、立ち下がりのタイミングが発生され
る。これにより、より低周波数であっても、パルス発生
のためのタイミングが容易に発生できる。
に応じた回数だけ遅延手段を通過させられることによ
り、制御パルスのラッチ手段におけるセット入力端およ
びリセット入力端への入力タイミング、すなわち出力パ
ルスの立ち上がり、立ち下がりのタイミングが発生され
る。これにより、より低周波数であっても、パルス発生
のためのタイミングが容易に発生できる。
【０００９】
【実施例】図１は本発明に係るパルス幅変調回路の一実
施例を示すブロック図、図２は図１の回路の各部におけ
る入出力波形を示すタイミングチャートである。本回路
は、クロック周期の先頭からパルスを発生する、いわゆ
るＬＰ(Left Pulse)モード対応の回路で、クロックの立
ち上がりでパルスを立ち上げ、遅延回路でいつパルスを
立ち下げるかのタイミングを発生する回路構成となって
いる。
施例を示すブロック図、図２は図１の回路の各部におけ
る入出力波形を示すタイミングチャートである。本回路
は、クロック周期の先頭からパルスを発生する、いわゆ
るＬＰ(Left Pulse)モード対応の回路で、クロックの立
ち上がりでパルスを立ち上げ、遅延回路でいつパルスを
立ち下げるかのタイミングを発生する回路構成となって
いる。
【００１０】図１において、１はパルスシェイパ、２は
差動２入力オアゲ−ト、３は第一のプログラマブル遅延
回路（以下、遅延回路という）、４は第２の遅延回路、
５はループ用ゲート、６は第１のレジスタ、７は第２の
レジスタ、８は第３のレジスタ、９は第４のレジスタ、
１０は第１の設定データ信号発生回路、１１は第１のデ
コーダ、１２は第２の設定データ信号発生回路、１３は
第２のデコーダ、１４は第１のイネーブル信号発生回
路、１５は第２のイネーブル信号発生回路、１６は第３
のイネーブル信号発生回路、１７は第４のイネーブル信
号発生回路、１８はリセット用第１のゲート、１９はリ
セット用第２のゲート、２０はリセット用２入力オアゲ
ート、２１はセット用ゲート、２２はレジスタ用第１の
ゲート、２３はレジスタ用第２のゲート、２４はレジス
タ用第３のゲート、２５はＲＳ−ＦＦ回路をそれぞれ示
している。また、ＰＷＤ０〜７はパルス幅設定データ、
ＦＭＯＤＥ０，１はタイミング発生のための基準パルス
信号を第１および第２の遅延回路３，４に何回通過させ
るかを設定するための繰り返し回数設定データをそれぞ
れ示している。また、図２のタイミングチャートにおい
て、ハッチリングがかかっている部分は同一のパルス幅
設定データを示している。
差動２入力オアゲ−ト、３は第一のプログラマブル遅延
回路（以下、遅延回路という）、４は第２の遅延回路、
５はループ用ゲート、６は第１のレジスタ、７は第２の
レジスタ、８は第３のレジスタ、９は第４のレジスタ、
１０は第１の設定データ信号発生回路、１１は第１のデ
コーダ、１２は第２の設定データ信号発生回路、１３は
第２のデコーダ、１４は第１のイネーブル信号発生回
路、１５は第２のイネーブル信号発生回路、１６は第３
のイネーブル信号発生回路、１７は第４のイネーブル信
号発生回路、１８はリセット用第１のゲート、１９はリ
セット用第２のゲート、２０はリセット用２入力オアゲ
ート、２１はセット用ゲート、２２はレジスタ用第１の
ゲート、２３はレジスタ用第２のゲート、２４はレジス
タ用第３のゲート、２５はＲＳ−ＦＦ回路をそれぞれ示
している。また、ＰＷＤ０〜７はパルス幅設定データ、
ＦＭＯＤＥ０，１はタイミング発生のための基準パルス
信号を第１および第２の遅延回路３，４に何回通過させ
るかを設定するための繰り返し回数設定データをそれぞ
れ示している。また、図２のタイミングチャートにおい
て、ハッチリングがかかっている部分は同一のパルス幅
設定データを示している。
【００１１】パルスシェイパ１は、入力されたクロック
信号ＣＬＫの立ち上がりエッジを基準にパルス幅の細い
クロックパルスＣＬＫＰ1 およびその反転パルスＣＬＫ
Ｐ 1 に変換し、オアゲート２に出力する。また、パルス
シェイパ１は、クロックパルスＣＬＫＰ1 を第１〜第４
のイネーブル信号発生回路１４〜１７およびセット用ゲ
ート２１に出力する。ここでは、第１および第２の遅延
回路３，４を十分通過でき、最終段のＲＳ−ＦＦ回路２
５にてパルスを発生するに十分なパルス幅に変換する。
信号ＣＬＫの立ち上がりエッジを基準にパルス幅の細い
クロックパルスＣＬＫＰ1 およびその反転パルスＣＬＫ
Ｐ 1 に変換し、オアゲート２に出力する。また、パルス
シェイパ１は、クロックパルスＣＬＫＰ1 を第１〜第４
のイネーブル信号発生回路１４〜１７およびセット用ゲ
ート２１に出力する。ここでは、第１および第２の遅延
回路３，４を十分通過でき、最終段のＲＳ−ＦＦ回路２
５にてパルスを発生するに十分なパルス幅に変換する。
【００１２】差動２入力オアゲ−ト２は、パルスシェイ
パ１の出力クロックパルスＣＬＫＰ1 ，ＣＬＫＰ1 、
並びに第１および第２の遅延回路３，４を通過し、ゲー
ト５を介してループされたクロックパルスを、クロック
パルスＣＬＫＰ2 ，ＣＬＫＰ2 として第１の遅延回路
３に入力させる。
パ１の出力クロックパルスＣＬＫＰ1 ，ＣＬＫＰ1 、
並びに第１および第２の遅延回路３，４を通過し、ゲー
ト５を介してループされたクロックパルスを、クロック
パルスＣＬＫＰ2 ，ＣＬＫＰ2 として第１の遅延回路
３に入力させる。
【００１３】第１の遅延回路３は、オアゲート２により
出力されるクロックパルスＣＬＫＰ 2 ，ＣＬＫＰ 2 を
一定時間ずつ遅延して出力する複数段の遅延ゲートと、
遅延ゲートにそれぞれ対応する選択ゲートが直列に接続
されて構成されており、パルス幅設定データＰＷＤに応
じて第１のデコーダ１１でデコードされた遅延時間に基
づいてクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 を遅延
させ、クロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3 として
第２の遅延回路４に出力するとともに、クロックパルス
ＣＬＫＰ3 を第１のイネーブル信号発生回路１４に出力
する。また、第１の遅延回路３は、入力クロックパルス
ＣＬＫＰ2 を各遅延ゲート群のほぼ中央位置よりリセッ
ト用第１のゲート１８に出力し、所定段数目の遅延ゲー
トからクロックパルスＣＬＫＰ2 を信号Ｓ3 として第３
のイネーブル信号発生回路１６およびレジスタ用第２の
ゲート２３に出力する。
出力されるクロックパルスＣＬＫＰ 2 ，ＣＬＫＰ 2 を
一定時間ずつ遅延して出力する複数段の遅延ゲートと、
遅延ゲートにそれぞれ対応する選択ゲートが直列に接続
されて構成されており、パルス幅設定データＰＷＤに応
じて第１のデコーダ１１でデコードされた遅延時間に基
づいてクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 を遅延
させ、クロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3 として
第２の遅延回路４に出力するとともに、クロックパルス
ＣＬＫＰ3 を第１のイネーブル信号発生回路１４に出力
する。また、第１の遅延回路３は、入力クロックパルス
ＣＬＫＰ2 を各遅延ゲート群のほぼ中央位置よりリセッ
ト用第１のゲート１８に出力し、所定段数目の遅延ゲー
トからクロックパルスＣＬＫＰ2 を信号Ｓ3 として第３
のイネーブル信号発生回路１６およびレジスタ用第２の
ゲート２３に出力する。
【００１４】第２の遅延回路４は、第１の遅延回路３に
より出力されるクロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3
を一定時間ずつ遅延して出力する複数段の遅延ゲート
と、遅延ゲートにそれぞれ対応する選択ゲートが直列に
接続されて構成されており、パルス幅設定データＰＷＤ
に応じて第２のデコーダ１３でデコードされた遅延時間
に基づいて第１の遅延回路３によるクロックパルスＣＬ
ＫＰ3 ，ＣＬＫＰ 3 を遅延させ、クロックパルスＣＬＫ
Ｐ4 ，ＣＫＬＰ 4 としてループ用ゲート５に出力する
とともに、クロックパルスＣＬＫＰ4 を第２のイネーブ
ル信号１５に出力する。また、第２の遅延回路４は、入
力クロックパルスＣＬＫＰ3 を各遅延ゲート群のほぼ中
央位置よりリセット用第２のゲート１９に出力し、所定
段数目の遅延ゲートからクロックパルスＣＬＫＰ3 を信
号Ｓ4 としてレジスタ用第３のゲート２４に出力する。
より出力されるクロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3
を一定時間ずつ遅延して出力する複数段の遅延ゲート
と、遅延ゲートにそれぞれ対応する選択ゲートが直列に
接続されて構成されており、パルス幅設定データＰＷＤ
に応じて第２のデコーダ１３でデコードされた遅延時間
に基づいて第１の遅延回路３によるクロックパルスＣＬ
ＫＰ3 ，ＣＬＫＰ 3 を遅延させ、クロックパルスＣＬＫ
Ｐ4 ，ＣＫＬＰ 4 としてループ用ゲート５に出力する
とともに、クロックパルスＣＬＫＰ4 を第２のイネーブ
ル信号１５に出力する。また、第２の遅延回路４は、入
力クロックパルスＣＬＫＰ3 を各遅延ゲート群のほぼ中
央位置よりリセット用第２のゲート１９に出力し、所定
段数目の遅延ゲートからクロックパルスＣＬＫＰ3 を信
号Ｓ4 としてレジスタ用第３のゲート２４に出力する。
【００１５】ループ用ゲート５は、第２の遅延回路４か
ら出力されたクロックパルスＣＬＫＰ4 ，ＣＬＫＰ 4
を第３のイネーブル信号発生回路１６によるイネーブル
信号Ｓ16をハイレベルで入力している間、信号Ｓ5 ，Ｓ
5 としてオアゲート２に入力させる。
ら出力されたクロックパルスＣＬＫＰ4 ，ＣＬＫＰ 4
を第３のイネーブル信号発生回路１６によるイネーブル
信号Ｓ16をハイレベルで入力している間、信号Ｓ5 ，Ｓ
5 としてオアゲート２に入力させる。
【００１６】これらのオアゲート２、第１の遅延回路
３、第２の遅延回路４およびゲート５によるクロックパ
ルスのリング状ループ経路が形成され、パルスシェイパ
１でパルス幅が細く整形されたクロックパルスが第１お
よび第２の遅延回路３，４を複数回通過できるようにな
っている。具体的には、動作周波数に応じた回数だけこ
の動作を繰り返し、２n （ｎは正の整数）回、第１およ
び第２の遅延海路３，４を通過するように構成されてい
る。本例では、図２に示すように、一クロック周期に４
回通すように第３のイネーブル信号発生回路１６による
イネーブル信号Ｓ16でゲート５の開閉制御が行われる。
３、第２の遅延回路４およびゲート５によるクロックパ
ルスのリング状ループ経路が形成され、パルスシェイパ
１でパルス幅が細く整形されたクロックパルスが第１お
よび第２の遅延回路３，４を複数回通過できるようにな
っている。具体的には、動作周波数に応じた回数だけこ
の動作を繰り返し、２n （ｎは正の整数）回、第１およ
び第２の遅延海路３，４を通過するように構成されてい
る。本例では、図２に示すように、一クロック周期に４
回通すように第３のイネーブル信号発生回路１６による
イネーブル信号Ｓ16でゲート５の開閉制御が行われる。
【００１７】第１のレジスタ６は、入力クロック信号Ｃ
ＬＫの立ち上がりのタイミングで、ＲＳ−ＦＦ回路２５
による出力パルスＰＷＭOUT のパルス幅を設定するため
の８ビットのパルス幅設定データＰＷＤ０〜７および２
ビットの繰り返し回数設定データＦＭＯＤＥ０，１を取
り込み、取り込みデータＤ6 を第２のレジスタ７に出力
する。
ＬＫの立ち上がりのタイミングで、ＲＳ−ＦＦ回路２５
による出力パルスＰＷＭOUT のパルス幅を設定するため
の８ビットのパルス幅設定データＰＷＤ０〜７および２
ビットの繰り返し回数設定データＦＭＯＤＥ０，１を取
り込み、取り込みデータＤ6 を第２のレジスタ７に出力
する。
【００１８】第２のレジスタ７は、レジスタ用第１のゲ
ート２２の出力パルス信号Ｓ22の立ち上がりのタイミン
グで第１のレジスタ６に保持されているデータＤ6 を取
り込んで書き換え、取り込みデータＤ7 を第３のレジス
タ８に出力する。この第２のレジスタ７のデータＤ6 の
取り込みのタイミングは、図２に示すように、クロック
周期の１／２のタイミングで行われ、そのタイミングは
後記するように第４のイネーブル信号発生回路１７によ
るイネーブル信号Ｓ17によりレジスタ用第１のゲート２
２を開閉することにより制御される。
ート２２の出力パルス信号Ｓ22の立ち上がりのタイミン
グで第１のレジスタ６に保持されているデータＤ6 を取
り込んで書き換え、取り込みデータＤ7 を第３のレジス
タ８に出力する。この第２のレジスタ７のデータＤ6 の
取り込みのタイミングは、図２に示すように、クロック
周期の１／２のタイミングで行われ、そのタイミングは
後記するように第４のイネーブル信号発生回路１７によ
るイネーブル信号Ｓ17によりレジスタ用第１のゲート２
２を開閉することにより制御される。
【００１９】第３のレジスタ８は、レジスタ用第３のゲ
ート２４の出力パルス信号Ｓ24の立ち上がりのタイミン
グで第２のレジスタ７に保持されているデータＤ7 を取
り込んで書き換え、書き換えデータＤ8 を第１の設定デ
ータ信号発生回路１０および第４のレジスタ９に出力す
る。この第３のレジスタ８のデータＤ7 の取り込みのタ
イミングは、図２に示すように、クロックパルスＣＬＫ
Ｐ3 が第２の遅延回路４の途中あるいは先頭の位置、す
なわち第１の遅延回路３をクロックパルスが通過した後
のタイミングで、かつ、クロック周期の最後のパルスで
取り込みが行われる。
ート２４の出力パルス信号Ｓ24の立ち上がりのタイミン
グで第２のレジスタ７に保持されているデータＤ7 を取
り込んで書き換え、書き換えデータＤ8 を第１の設定デ
ータ信号発生回路１０および第４のレジスタ９に出力す
る。この第３のレジスタ８のデータＤ7 の取り込みのタ
イミングは、図２に示すように、クロックパルスＣＬＫ
Ｐ3 が第２の遅延回路４の途中あるいは先頭の位置、す
なわち第１の遅延回路３をクロックパルスが通過した後
のタイミングで、かつ、クロック周期の最後のパルスで
取り込みが行われる。
【００２０】第４のレジスタ９は、レジスタ用第２のゲ
ート２３の出力信号Ｓ23の立ち上がりのタイミングで第
３のレジスタ８に保持されているデータＤ8 を取り込ん
で書き換え、書き換えデータＤ9 を第２の設定データ信
号発生回路１２に出力する。この第４のレジスタ９のデ
ータＤ9 の取り込みのタイミングは、図２に示すよう
に、クロックパルスＣＬＫＰ2 が第１の遅延回路３の途
中あるいは先頭の位置、すなわち第２の遅延回路４をク
ロックパルスが通過した後のタイミングで、かつ、クロ
ック周期の先頭のパルスで取り込みが行われる。
ート２３の出力信号Ｓ23の立ち上がりのタイミングで第
３のレジスタ８に保持されているデータＤ8 を取り込ん
で書き換え、書き換えデータＤ9 を第２の設定データ信
号発生回路１２に出力する。この第４のレジスタ９のデ
ータＤ9 の取り込みのタイミングは、図２に示すよう
に、クロックパルスＣＬＫＰ2 が第１の遅延回路３の途
中あるいは先頭の位置、すなわち第２の遅延回路４をク
ロックパルスが通過した後のタイミングで、かつ、クロ
ック周期の先頭のパルスで取り込みが行われる。
【００２１】第１の設定データ信号発生回路１０は、第
１の遅延回路３の遅延時間を設定するためのパルス幅設
定データＰＷＤを生成し、第１のデコーダ１１および第
１のイネーブル信号発生回路１４に出力するとともに、
繰り返し回数設定データＦＭＯＤＥをデコードして第３
のイネーブル信号発生回路１６に出力する。具体的なパ
ルス幅設定データの生成は、第３のレジスタ８に取り込
まれたパルス幅設定データＰＷＤを繰り返し回数設定デ
ータＦＭＯＤＥの入力に応じてシフトし、第１のデコー
ダ１１および第１のイネーブル信号発生回路１４に出力
する。
１の遅延回路３の遅延時間を設定するためのパルス幅設
定データＰＷＤを生成し、第１のデコーダ１１および第
１のイネーブル信号発生回路１４に出力するとともに、
繰り返し回数設定データＦＭＯＤＥをデコードして第３
のイネーブル信号発生回路１６に出力する。具体的なパ
ルス幅設定データの生成は、第３のレジスタ８に取り込
まれたパルス幅設定データＰＷＤを繰り返し回数設定デ
ータＦＭＯＤＥの入力に応じてシフトし、第１のデコー
ダ１１および第１のイネーブル信号発生回路１４に出力
する。
【００２２】第１のデコーダ１１は、第１の設定データ
信号発生回路１０による設定データを受けて第１の遅延
回路３の出力タイミングを設定し、その結果を第１の遅
延回路３に出力する。
信号発生回路１０による設定データを受けて第１の遅延
回路３の出力タイミングを設定し、その結果を第１の遅
延回路３に出力する。
【００２３】第２の設定データ信号発生回路１２は、第
２の遅延回路４の遅延時間を設定するためのパルス幅設
定データＰＷＤを生成し、第２のデコーダ１３、第２の
イネーブル信号発生回路１５および第４のイネーブル信
号発生回路１７に出力する。具体的な設定データの生成
は、第４のレジスタ９に取り込まれたパルス幅設定デー
タＰＷＤを繰り返し回数設定データＦＭＯＤＥの入力に
応じてシフトし、第２のデコーダ１３、第２のイネーブ
ル信号発生回路１５および第４のイネーブル信号発生回
路１７に出力する。
２の遅延回路４の遅延時間を設定するためのパルス幅設
定データＰＷＤを生成し、第２のデコーダ１３、第２の
イネーブル信号発生回路１５および第４のイネーブル信
号発生回路１７に出力する。具体的な設定データの生成
は、第４のレジスタ９に取り込まれたパルス幅設定デー
タＰＷＤを繰り返し回数設定データＦＭＯＤＥの入力に
応じてシフトし、第２のデコーダ１３、第２のイネーブ
ル信号発生回路１５および第４のイネーブル信号発生回
路１７に出力する。
【００２４】第２のデコーダ１３は、第２の設定データ
信号発生回路１２による設定データを受けて第２の遅延
回路４の出力タイミングを設定し、その結果を第２の遅
延回路４に出力する。
信号発生回路１２による設定データを受けて第２の遅延
回路４の出力タイミングを設定し、その結果を第２の遅
延回路４に出力する。
【００２５】第１のイネーブル信号発生回路１４は、パ
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第１の遅延回路３から出力されたクロックパルスＣ
ＬＫＰ3 および第１の設定データ信号発生回路１０の出
力信号を入力すると、図２に示すように、所定のクロッ
クパルスＣＬＫＰ3 の立ち上がりのタイミングでハイレ
ベルのイネーブル信号Ｓ14を生成してリセット用第１の
ゲート１８に出力し、次の入力クロックパルスＣＬＫＰ
3 の立ち上がりのタイミングで出力イネーブル信号Ｓ14
をローレベルに切り換える。
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第１の遅延回路３から出力されたクロックパルスＣ
ＬＫＰ3 および第１の設定データ信号発生回路１０の出
力信号を入力すると、図２に示すように、所定のクロッ
クパルスＣＬＫＰ3 の立ち上がりのタイミングでハイレ
ベルのイネーブル信号Ｓ14を生成してリセット用第１の
ゲート１８に出力し、次の入力クロックパルスＣＬＫＰ
3 の立ち上がりのタイミングで出力イネーブル信号Ｓ14
をローレベルに切り換える。
【００２６】第２のイネーブル信号発生回路１５は、パ
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第２の遅延回路４から出力されたクロックパルスＣ
ＬＫＰ4 および第２の設定データ信号発生回路１２の出
力信号を入力すると、図２に示すように、所定のクロッ
クパルスＣＬＫＰ4 の立ち上がりのタイミングでハイレ
ベルのイネーブル信号Ｓ15を生成してリセット用第２の
ゲート１９に出力し、次の入力クロックパルスＣＬＫＰ
4 の立ち上がりのタイミングで出力イネーブル信号Ｓ15
をローレベルに切り換える。
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第２の遅延回路４から出力されたクロックパルスＣ
ＬＫＰ4 および第２の設定データ信号発生回路１２の出
力信号を入力すると、図２に示すように、所定のクロッ
クパルスＣＬＫＰ4 の立ち上がりのタイミングでハイレ
ベルのイネーブル信号Ｓ15を生成してリセット用第２の
ゲート１９に出力し、次の入力クロックパルスＣＬＫＰ
4 の立ち上がりのタイミングで出力イネーブル信号Ｓ15
をローレベルに切り換える。
【００２７】第３のイネーブル信号発生回路１６は、パ
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第１の遅延回路３の出力パルス信号Ｓ3 および第１
の設定データ信号発生回路１０の出力データ信号、具体
的にはデコードされた繰り返し回数設定データ信号を入
力すると、設定データ信号に基づいた回数だけクロック
パルスをループさせるためのイネーブル信号Ｓ16を生成
してループ用ゲート５、セット用ゲート２１、レジスタ
用第２のゲート２３およびレジスタ用第３のゲート２４
に出力する。具体的には、図２に示すように、信号Ｓ3
（クロックパルスＣＬＫＰ2 ）の立ち下がりのタイミン
グでハイレベルのイネーブル信号Ｓ16を生成し、その入
力信号Ｓ3 から３つめの入力信号Ｓ3 の立ち下がりのタ
イミングでローレベルの切り換える。すなわち、４つの
クロックパルスＳ3 を一組として、第１のクロックパル
スＳ 3 の立ち下がりのタイミングから第４のクロックパ
ルスＳ3 の立ち下がりのタイミングの間、イネーブル信
号Ｓ16をハイレベルで出力するという動作を繰り返す。
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第１の遅延回路３の出力パルス信号Ｓ3 および第１
の設定データ信号発生回路１０の出力データ信号、具体
的にはデコードされた繰り返し回数設定データ信号を入
力すると、設定データ信号に基づいた回数だけクロック
パルスをループさせるためのイネーブル信号Ｓ16を生成
してループ用ゲート５、セット用ゲート２１、レジスタ
用第２のゲート２３およびレジスタ用第３のゲート２４
に出力する。具体的には、図２に示すように、信号Ｓ3
（クロックパルスＣＬＫＰ2 ）の立ち下がりのタイミン
グでハイレベルのイネーブル信号Ｓ16を生成し、その入
力信号Ｓ3 から３つめの入力信号Ｓ3 の立ち下がりのタ
イミングでローレベルの切り換える。すなわち、４つの
クロックパルスＳ3 を一組として、第１のクロックパル
スＳ 3 の立ち下がりのタイミングから第４のクロックパ
ルスＳ3 の立ち下がりのタイミングの間、イネーブル信
号Ｓ16をハイレベルで出力するという動作を繰り返す。
【００２８】第４のイネーブル信号発生回路１７は、パ
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第２の遅延回路４から出力されたクロックパルスＣ
ＬＫＰ4 および第２の設定データ発生回路１２の出力信
号を入力すると、クロック周期の１／２のタイミングの
クロックパルスＣＬＫＰ4 のみを信号Ｓ22として第２の
レジスタ７に入力させるためのイネーブル信号Ｓ17をレ
ジスタ用第１のゲート２２に出力し、レジスタ用第１の
ゲート２２の出力信号Ｓ22の入力に応じてイネーブル信
号Ｓ17の出力を停止する。具体的には、図２に示すよう
に、一クロック周期における第２番目のクロックパルス
ＣＬＫＰ4 の立ち下がりのタイミングでハイレベルのイ
ネーブル信号Ｓ17を生成し、これを受けたゲート２２の
出力信号Ｓ22の立ち下がりのタイミングでローレベルに
切り換える。
ルスシェイパ１から出力されたクロックパルスＣＬＫＰ
1 、第２の遅延回路４から出力されたクロックパルスＣ
ＬＫＰ4 および第２の設定データ発生回路１２の出力信
号を入力すると、クロック周期の１／２のタイミングの
クロックパルスＣＬＫＰ4 のみを信号Ｓ22として第２の
レジスタ７に入力させるためのイネーブル信号Ｓ17をレ
ジスタ用第１のゲート２２に出力し、レジスタ用第１の
ゲート２２の出力信号Ｓ22の入力に応じてイネーブル信
号Ｓ17の出力を停止する。具体的には、図２に示すよう
に、一クロック周期における第２番目のクロックパルス
ＣＬＫＰ4 の立ち下がりのタイミングでハイレベルのイ
ネーブル信号Ｓ17を生成し、これを受けたゲート２２の
出力信号Ｓ22の立ち下がりのタイミングでローレベルに
切り換える。
【００２９】リセット用第１のゲート１８は、第１のイ
ネーブル信号発生回路１４によるイネーブル信号Ｓ14を
ハイレベルで入力している間、開状態を保持し、第１の
遅延回路３を通過するクロックパルスＣＬＫＰ2 をパル
ス信号Ｓ18として２入力オアゲート２０に出力する。
ネーブル信号発生回路１４によるイネーブル信号Ｓ14を
ハイレベルで入力している間、開状態を保持し、第１の
遅延回路３を通過するクロックパルスＣＬＫＰ2 をパル
ス信号Ｓ18として２入力オアゲート２０に出力する。
【００３０】リセット用第２のゲート１９は、第２のイ
ネーブル信号発生回路１５によるイネーブル信号Ｓ15を
ハイレベルで入力している間、開状態を保持し、第２の
遅延回路４を通過するクロックパルスＣＬＫ3 をパルス
信号Ｓ19として２入力オアゲート２０に出力する。
ネーブル信号発生回路１５によるイネーブル信号Ｓ15を
ハイレベルで入力している間、開状態を保持し、第２の
遅延回路４を通過するクロックパルスＣＬＫ3 をパルス
信号Ｓ19として２入力オアゲート２０に出力する。
【００３１】２入力オアゲート２０は、リセット用第１
および第２のゲート１８，１９の出力パルス信号Ｓ18，
Ｓ19の論理和をとり、その結果をリセットパルスＲＳＴ
としてＲＳ−ＦＦ回路２５のリセット入力端Ｒに出力す
る。
および第２のゲート１８，１９の出力パルス信号Ｓ18，
Ｓ19の論理和をとり、その結果をリセットパルスＲＳＴ
としてＲＳ−ＦＦ回路２５のリセット入力端Ｒに出力す
る。
【００３２】セット用ゲート２１は、第３のイネーブル
信号発生回路１６によるイネーブル信号Ｓ16をローレベ
ルで入力している所定期間、開状態を保持し、パルスシ
ェイパ１によるクロックパルスＣＬＫＰ1 をセットパル
スＳＥＴとしてＲＳ−ＦＦ回路２５のセット入力端Ｓに
出力する。
信号発生回路１６によるイネーブル信号Ｓ16をローレベ
ルで入力している所定期間、開状態を保持し、パルスシ
ェイパ１によるクロックパルスＣＬＫＰ1 をセットパル
スＳＥＴとしてＲＳ−ＦＦ回路２５のセット入力端Ｓに
出力する。
【００３３】レジスタ用第１のゲート２２は、第４のイ
ネーブル信号発生回路１７によるイネーブル信号Ｓ17を
ハイレベルで入力している間、開状態を保持し、第２の
遅延回路４により遅延作用を受けたクロックパルスＣＬ
ＫＰ4 を第２のレジスタ７および第４のイネーブル信号
発生回路１７に出力する。
ネーブル信号発生回路１７によるイネーブル信号Ｓ17を
ハイレベルで入力している間、開状態を保持し、第２の
遅延回路４により遅延作用を受けたクロックパルスＣＬ
ＫＰ4 を第２のレジスタ７および第４のイネーブル信号
発生回路１７に出力する。
【００３４】レジスタ用第２のゲート２３は、第３のイ
ネーブル信号発生回路１６によるイネーブル信号Ｓ16を
ローレベルで入力している所定期間、開状態を保持し、
第１の遅延回路３によるクロック信号Ｓ3 を信号Ｓ23と
して第４のレジスタ９に出力する。
ネーブル信号発生回路１６によるイネーブル信号Ｓ16を
ローレベルで入力している所定期間、開状態を保持し、
第１の遅延回路３によるクロック信号Ｓ3 を信号Ｓ23と
して第４のレジスタ９に出力する。
【００３５】レジスタ用第３のゲート２４は、第３のイ
ネーブル信号発生回路１６によるイネーブル信号Ｓ16を
ローレベルで入力している所定期間、開状態を保持し、
第２の遅延回路４によるクロック信号Ｓ4 を信号Ｓ24と
して第３のレジスタ８に出力する。
ネーブル信号発生回路１６によるイネーブル信号Ｓ16を
ローレベルで入力している所定期間、開状態を保持し、
第２の遅延回路４によるクロック信号Ｓ4 を信号Ｓ24と
して第３のレジスタ８に出力する。
【００３６】ＲＳ−ＦＦ回路２５は、セット入力端Ｓに
ゲート２１によるセットパルスＳＥＴを入力するとハイ
レベルの出力パルスＰＷＭOUT を、リセット入力端Ｒに
２入力オアゲート２０によるリセットパルスＲＳＴを入
力するまで出力する。
ゲート２１によるセットパルスＳＥＴを入力するとハイ
レベルの出力パルスＰＷＭOUT を、リセット入力端Ｒに
２入力オアゲート２０によるリセットパルスＲＳＴを入
力するまで出力する。
【００３７】次に、図３を用いて、第１の設定データ発
生回路１０、第１および第３のイネーブル信号発生回路
１４，１６の具体的な回路例について説明する。なお、
ここでは、説明を簡素化するために、第１および第２の
遅延回路３，４による全遅延回路のゲート数をＧ１〜Ｇ
１５の１５、つまり、パルス幅設定データを５ビットに
した場合における第１の設定データ発生回路１０、第１
および第３のイネーブル信号発生回路１４、１６の回路
例について説明する。また、ここでタイミングを発生す
る基準となるパスル信号は第１および第２の遅延回路
３，４を最低２回以上通るものとしている。
生回路１０、第１および第３のイネーブル信号発生回路
１４，１６の具体的な回路例について説明する。なお、
ここでは、説明を簡素化するために、第１および第２の
遅延回路３，４による全遅延回路のゲート数をＧ１〜Ｇ
１５の１５、つまり、パルス幅設定データを５ビットに
した場合における第１の設定データ発生回路１０、第１
および第３のイネーブル信号発生回路１４、１６の回路
例について説明する。また、ここでタイミングを発生す
る基準となるパスル信号は第１および第２の遅延回路
３，４を最低２回以上通るものとしている。
【００３８】図３に示すように、本例では、第１の設定
データ発生回路１０はシフトレジスタ１０１およびデコ
ーダ１０２により構成され、第１のイネーブル信号発生
回路１４は４ビットカウンタ１４１および排他的ノアゲ
ート１４２により構成され、第３のイネーブル信号発生
回路１６は５ビットカウンタ１６１および排他的オアゲ
ート１６２により構成されている。
データ発生回路１０はシフトレジスタ１０１およびデコ
ーダ１０２により構成され、第１のイネーブル信号発生
回路１４は４ビットカウンタ１４１および排他的ノアゲ
ート１４２により構成され、第３のイネーブル信号発生
回路１６は５ビットカウンタ１６１および排他的オアゲ
ート１６２により構成されている。
【００３９】このような構成において、第１の設定デー
タ信号発生回路１０のシフトレジスタ１０１では、繰り
返し回数設定データＦＭＯＤＥの入力に応じてＭＳＢ側
にパルス幅設定データＰＷＤがシフトされる。このシフ
トレジスタ１０１においては、有効なデータが入ってい
ない部分は０になっている。また、第１の設定データ信
号発生回路１０のデコーダ１０２では、第３のイネーブ
ル信号発生回路１６に入力するデータがＦＭＯＤＥ入力
から生成される。
タ信号発生回路１０のシフトレジスタ１０１では、繰り
返し回数設定データＦＭＯＤＥの入力に応じてＭＳＢ側
にパルス幅設定データＰＷＤがシフトされる。このシフ
トレジスタ１０１においては、有効なデータが入ってい
ない部分は０になっている。また、第１の設定データ信
号発生回路１０のデコーダ１０２では、第３のイネーブ
ル信号発生回路１６に入力するデータがＦＭＯＤＥ入力
から生成される。
【００４０】第３のイネーブル信号発生回路１６におい
ては、第１の設定データ信号発生回路１０のデコーダ１
０２の出力信号と５ビットカウンタ１６１の出力とが排
他的オアゲート１６２で比較されて、イネーブル信号Ｓ
16が生成される。
ては、第１の設定データ信号発生回路１０のデコーダ１
０２の出力信号と５ビットカウンタ１６１の出力とが排
他的オアゲート１６２で比較されて、イネーブル信号Ｓ
16が生成される。
【００４１】第１のイネーブル信号発生回路１４では、
４ビットカウンタ１４１において第１の設定データ信号
発生回路１０のシフトレジスタ１０１のＭＳＢ側の４ビ
ットと繰り返し回数がカウントされ、それらが排他的ノ
アゲート１４２で比較され、各々の出力が等しいときに
イネーブル信号Ｓ14が生成されリセット用第１のゲート
１８に出力される。
４ビットカウンタ１４１において第１の設定データ信号
発生回路１０のシフトレジスタ１０１のＭＳＢ側の４ビ
ットと繰り返し回数がカウントされ、それらが排他的ノ
アゲート１４２で比較され、各々の出力が等しいときに
イネーブル信号Ｓ14が生成されリセット用第１のゲート
１８に出力される。
【００４２】また、第１のデコーダ１１においては、第
１の設定データ発生回路１０のＬＳＢ側４ビットがデコ
ードされ、その結果が第１の遅延回路３に出力される。
ここでＬＳＢから４ビット目は、第１の遅延回路３の出
力をするかどうかのイネーブルの信号として用いられ、
第１の遅延回路３では「０」の場合に遅延回路出力をイ
ネーブルにする。
１の設定データ発生回路１０のＬＳＢ側４ビットがデコ
ードされ、その結果が第１の遅延回路３に出力される。
ここでＬＳＢから４ビット目は、第１の遅延回路３の出
力をするかどうかのイネーブルの信号として用いられ、
第１の遅延回路３では「０」の場合に遅延回路出力をイ
ネーブルにする。
【００４３】なお、第２の遅延回路４に付随する第２の
設定データ信号発生回路１２、第２のデコーダ１３、お
よび第２のイネーブル信号発生回路１５も図３の回路と
同等の回路で構成される。ただし、遅延回路の出力をす
るかどうかのイネーブルの信号として用いられる第２の
設定データ信号発生回路１２内のシフトレジスタのＬＳ
Ｂ側から４ビット目が「１」であれば遅延回路出力をイ
ネーブルにするように構成される。
設定データ信号発生回路１２、第２のデコーダ１３、お
よび第２のイネーブル信号発生回路１５も図３の回路と
同等の回路で構成される。ただし、遅延回路の出力をす
るかどうかのイネーブルの信号として用いられる第２の
設定データ信号発生回路１２内のシフトレジスタのＬＳ
Ｂ側から４ビット目が「１」であれば遅延回路出力をイ
ネーブルにするように構成される。
【００４４】図４は、設定データ信号発生回路内のデコ
ーダ１０２の出力信号例とシフトレジスタ１０１のシフ
ト数を示す図である。図４に示すように、繰り返し回数
設定データＦＭＯＤＥ０，１が「００（１６進数）」の
場合にはデコーダ１０１の出力は「０００１０（１６進
数）」で、シフトレジスタ１０１のシフト数は「０」と
なり、この場合の繰り返し回数は「２」となる。同様
に、繰り返し回数設定データＦＭＯＤＥ０，１が「０１
（１６進数）」の場合にはデコーダ１０１の出力は「０
０１００（１６進数）」で、シフトレジスタ１０１のシ
フト数は「１」となり、この場合の繰り返し回数は
「４」となる。繰り返し回数設定データＦＭＯＤＥ０，
１が「１０（１６進数）」の場合にはデコーダ１０１の
出力は「０１０００（１６進数）」で、シフトレジスタ
１０１のシフト数は「２」となり、この場合の繰り返し
回数は「８」となる。また、繰り返し回数設定データＦ
ＭＯＤＥ０，１が「１１（１６進数）」の場合にはデコ
ーダ１０１の出力は「１００００（１６進数）」で、シ
フトレジスタ１０１のシフト数は「３」となり、この場
合の繰り返し回数は「１６」となる。
ーダ１０２の出力信号例とシフトレジスタ１０１のシフ
ト数を示す図である。図４に示すように、繰り返し回数
設定データＦＭＯＤＥ０，１が「００（１６進数）」の
場合にはデコーダ１０１の出力は「０００１０（１６進
数）」で、シフトレジスタ１０１のシフト数は「０」と
なり、この場合の繰り返し回数は「２」となる。同様
に、繰り返し回数設定データＦＭＯＤＥ０，１が「０１
（１６進数）」の場合にはデコーダ１０１の出力は「０
０１００（１６進数）」で、シフトレジスタ１０１のシ
フト数は「１」となり、この場合の繰り返し回数は
「４」となる。繰り返し回数設定データＦＭＯＤＥ０，
１が「１０（１６進数）」の場合にはデコーダ１０１の
出力は「０１０００（１６進数）」で、シフトレジスタ
１０１のシフト数は「２」となり、この場合の繰り返し
回数は「８」となる。また、繰り返し回数設定データＦ
ＭＯＤＥ０，１が「１１（１６進数）」の場合にはデコ
ーダ１０１の出力は「１００００（１６進数）」で、シ
フトレジスタ１０１のシフト数は「３」となり、この場
合の繰り返し回数は「１６」となる。
【００４５】次に、上記構成による動作を説明する。ま
ず、一定周期のクロック信号ＣＬＫが、パルスシェイパ
１および第１のレジスタ６に入力される。パルスシェイ
パ１では、入力されたクロック信号ＣＬＫが、その立ち
上がりエッジを基準にパルス幅の細いクロックパルスＣ
ＬＫＰ1 ，ＣＬＫＰ 1 に変換されてオアゲート２に出
力され、クロックパルスＣＬＫＰ1 が第１〜第４のイネ
ーブル信号発生回路１４〜１７にそれぞれ出力される。
なお、パルスシェイパ１によるパルス整形は、第１およ
び第２の遅延回路３，４を十分通過でき、最終段のＲＳ
−ＦＦ回路２５にてパルスを発生するに十分なパルス幅
となるように変換が行われる。また、第１のレジスタ６
では、入力クロック信号ＣＬＫの立ち上がりのタイミン
グで、ＲＳ−ＦＦ回路２５による出力パルスＰＷＭOUT
のパルス幅を設定するための８ビットのパルス幅設定デ
ータＰＷＤ０〜７および２ビットの繰り返し回数設定デ
ータＦＭＯＤＥ０，１が取り込まれて書き込みが行わ
れ、取り込みデータＤ6 は第２のレジスタ７に出力され
る。
ず、一定周期のクロック信号ＣＬＫが、パルスシェイパ
１および第１のレジスタ６に入力される。パルスシェイ
パ１では、入力されたクロック信号ＣＬＫが、その立ち
上がりエッジを基準にパルス幅の細いクロックパルスＣ
ＬＫＰ1 ，ＣＬＫＰ 1 に変換されてオアゲート２に出
力され、クロックパルスＣＬＫＰ1 が第１〜第４のイネ
ーブル信号発生回路１４〜１７にそれぞれ出力される。
なお、パルスシェイパ１によるパルス整形は、第１およ
び第２の遅延回路３，４を十分通過でき、最終段のＲＳ
−ＦＦ回路２５にてパルスを発生するに十分なパルス幅
となるように変換が行われる。また、第１のレジスタ６
では、入力クロック信号ＣＬＫの立ち上がりのタイミン
グで、ＲＳ−ＦＦ回路２５による出力パルスＰＷＭOUT
のパルス幅を設定するための８ビットのパルス幅設定デ
ータＰＷＤ０〜７および２ビットの繰り返し回数設定デ
ータＦＭＯＤＥ０，１が取り込まれて書き込みが行わ
れ、取り込みデータＤ6 は第２のレジスタ７に出力され
る。
【００４６】オアゲート２に入力されたクロックパルス
ＣＬＫＰ1 ，ＣＬＫＰ 1 はクロックパルスＣＬＫ
Ｐ2 ，ＣＬＫＰ 2 として第１の遅延回路３に入力され
る。第１の遅延回路３では、パルス幅設定データＰＷＤ
に応じて第１のデコーダ１１でデコードされた遅延時間
に基づき入力クロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2
が遅延され、クロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3
として第２の遅延回路４に出力され、クロックパルスＣ
ＬＫＰ3 が第１のイネーブル信号発生回路１４に出力さ
れる。また、第１の遅延回路３では、入力クロックパル
スＣＬＫＰ2 が各遅延ゲート群のほぼ中央位置よりリセ
ット用第１のゲート１８に出力され、所定段数目の遅延
ゲートからクロックパルスＣＬＫＰ2 が信号Ｓ3 として
第３のイネーブル信号発生回路１６およびレジスタ用第
２のゲート２３に出力される。
ＣＬＫＰ1 ，ＣＬＫＰ 1 はクロックパルスＣＬＫ
Ｐ2 ，ＣＬＫＰ 2 として第１の遅延回路３に入力され
る。第１の遅延回路３では、パルス幅設定データＰＷＤ
に応じて第１のデコーダ１１でデコードされた遅延時間
に基づき入力クロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2
が遅延され、クロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3
として第２の遅延回路４に出力され、クロックパルスＣ
ＬＫＰ3 が第１のイネーブル信号発生回路１４に出力さ
れる。また、第１の遅延回路３では、入力クロックパル
スＣＬＫＰ2 が各遅延ゲート群のほぼ中央位置よりリセ
ット用第１のゲート１８に出力され、所定段数目の遅延
ゲートからクロックパルスＣＬＫＰ2 が信号Ｓ3 として
第３のイネーブル信号発生回路１６およびレジスタ用第
２のゲート２３に出力される。
【００４７】第１の遅延回路３において遅延作用を受け
たクロックパルスＣＬＫＰ3 ，ＣＬＫＰ3 が入力され
た第２の遅延回路４では、パルス幅設定データＰＷＤに
応じて第２のデコーダ１３でデコードされた遅延時間に
基づき第１の遅延回路３によるクロックパルスＣＬＫＰ
3 ，ＣＬＫＰ3 が遅延され、クロックパルスＣＬＫＰ
4 ，ＣＬＫＰ4 としてゲート５に出力され、クロック
パルスＣＬＫＰ4 が第２のイネーブル信号発生回路１５
およびレジスタ用第１のゲート２２に出力される。ま
た、第２の遅延回路４では、入力クロックパルスＣＬＫ
Ｐ3 が各遅延ゲート群のほぼ中央位置よりリセット用第
２のゲート１９に出力され、所定段数目の遅延ゲートか
らクロックパルスＣＬＫＰ2 が信号Ｓ4 としてレジスタ
用第３のゲート２４に出力される。
たクロックパルスＣＬＫＰ3 ，ＣＬＫＰ3 が入力され
た第２の遅延回路４では、パルス幅設定データＰＷＤに
応じて第２のデコーダ１３でデコードされた遅延時間に
基づき第１の遅延回路３によるクロックパルスＣＬＫＰ
3 ，ＣＬＫＰ3 が遅延され、クロックパルスＣＬＫＰ
4 ，ＣＬＫＰ4 としてゲート５に出力され、クロック
パルスＣＬＫＰ4 が第２のイネーブル信号発生回路１５
およびレジスタ用第１のゲート２２に出力される。ま
た、第２の遅延回路４では、入力クロックパルスＣＬＫ
Ｐ3 が各遅延ゲート群のほぼ中央位置よりリセット用第
２のゲート１９に出力され、所定段数目の遅延ゲートか
らクロックパルスＣＬＫＰ2 が信号Ｓ4 としてレジスタ
用第３のゲート２４に出力される。
【００４８】パルスシェイパ１によるクロックパルスＤ
ＫＬＰ1 が入力され、第１の遅延回路３による信号Ｓ3
が入力された第３のイネーブル信号発生回路１６では、
信号Ｓ3 の立ち下がりのタイミングでハイレベルのイネ
ーブル信号Ｓ16が生成され、ゲート５、セット用ゲート
２１、レジスタ用第２および第３のゲート２３，２４に
出力される。ゲート５はハイレベルのイネーブル信号Ｓ
16を入力している間、開状態に保持され、第２の遅延回
路４によるクロックパルスＣＬＫＰ4 ，ＣＬＫＰ4 が
パルス信号Ｓ5 ，Ｓ5 としてオアゲート２を介して第
１の遅延回路３に入力される。そして、このパルスはイ
ネーブル信号Ｓ16がハイレベルに保持されている期間、
第１および第２の遅延回路３，４を、繰り返し回数設定
データＦＭＯＤＥで設定される回数だけ通過するように
ループ経路を搬送される。
ＫＬＰ1 が入力され、第１の遅延回路３による信号Ｓ3
が入力された第３のイネーブル信号発生回路１６では、
信号Ｓ3 の立ち下がりのタイミングでハイレベルのイネ
ーブル信号Ｓ16が生成され、ゲート５、セット用ゲート
２１、レジスタ用第２および第３のゲート２３，２４に
出力される。ゲート５はハイレベルのイネーブル信号Ｓ
16を入力している間、開状態に保持され、第２の遅延回
路４によるクロックパルスＣＬＫＰ4 ，ＣＬＫＰ4 が
パルス信号Ｓ5 ，Ｓ5 としてオアゲート２を介して第
１の遅延回路３に入力される。そして、このパルスはイ
ネーブル信号Ｓ16がハイレベルに保持されている期間、
第１および第２の遅延回路３，４を、繰り返し回数設定
データＦＭＯＤＥで設定される回数だけ通過するように
ループ経路を搬送される。
【００４９】これに対して、セット用ゲート２１、レジ
スタ用第２および第３のゲート２３，２４は、イネーブ
ル信号Ｓ16がハイレベルになる直前の所定のローレベル
期間に開状態に保持される。これにより、パルスシェイ
パ１によるクロックパルスＣＬＫＰ1 がセット用ゲート
２１を通過し、セットパルスＳＥＴとしてＦＳ−ＦＦ回
路２５のセット入力端Ｓに入力され、パルスＰＷＭOUT
の出力が行われる。また、パルス信号Ｓ3 がレジスタ用
第２のゲート２３を通過し、信号Ｓ23として第４のレジ
スタタ９に入力され、パルス信号Ｓ4 がレジスタ用第３
のゲート２４を通過し、信号Ｓ24として第３のレジスタ
タ８に入力される。
スタ用第２および第３のゲート２３，２４は、イネーブ
ル信号Ｓ16がハイレベルになる直前の所定のローレベル
期間に開状態に保持される。これにより、パルスシェイ
パ１によるクロックパルスＣＬＫＰ1 がセット用ゲート
２１を通過し、セットパルスＳＥＴとしてＦＳ−ＦＦ回
路２５のセット入力端Ｓに入力され、パルスＰＷＭOUT
の出力が行われる。また、パルス信号Ｓ3 がレジスタ用
第２のゲート２３を通過し、信号Ｓ23として第４のレジ
スタタ９に入力され、パルス信号Ｓ4 がレジスタ用第３
のゲート２４を通過し、信号Ｓ24として第３のレジスタ
タ８に入力される。
【００５０】第２の遅延回路４によるクロックパルスＣ
ＬＫＰ4 を受けたレジスタ用第１のゲート２２では、第
４のイネーブル信号発生回路１７によるイネーブル信号
Ｓ17により、クロック周期の１／２のタイミングに相当
するクロックパルスＣＬＫＰ 4 が通過し、パルス信号Ｓ
22として第２のレジスタ７および第４のイネーブル信号
発生回路１７に入力される。
ＬＫＰ4 を受けたレジスタ用第１のゲート２２では、第
４のイネーブル信号発生回路１７によるイネーブル信号
Ｓ17により、クロック周期の１／２のタイミングに相当
するクロックパルスＣＬＫＰ 4 が通過し、パルス信号Ｓ
22として第２のレジスタ７および第４のイネーブル信号
発生回路１７に入力される。
【００５１】ゲート２２の出力パルス信号Ｓ22を受けた
第２のレジスタ７では、パルス信号Ｓ22の立ち上がりの
タイミングで第１のレジスタ６に保持されているデータ
Ｄ6が取り込まれてデータの書き換えが行われ、第３の
レジスタ８に出力される。
第２のレジスタ７では、パルス信号Ｓ22の立ち上がりの
タイミングで第１のレジスタ６に保持されているデータ
Ｄ6が取り込まれてデータの書き換えが行われ、第３の
レジスタ８に出力される。
【００５２】また、ゲート２４の出力パルス信号Ｓ24を
受けた第３のレジスタ８では、パルス信号Ｓ24の立ち上
がりのタイミングで第２のレジスタ７に保持されている
データＤ7 が取り込まれてデータの書き換えが行われ、
第４のレジスタ９に出力されるとともに、第１の設定デ
ータ信号発生回路１０に出力される。ゲート２３の出力
パルス信号Ｓ23を受けた第４のレジスタ９では、パルス
信号Ｓ23の立ち上がりのタイミングで第３のレジスタ８
に保持されているデータＤ8が取り込まれてデータの書
き換えが行われ、第２の設定データ信号発生回路１２に
出力される。
受けた第３のレジスタ８では、パルス信号Ｓ24の立ち上
がりのタイミングで第２のレジスタ７に保持されている
データＤ7 が取り込まれてデータの書き換えが行われ、
第４のレジスタ９に出力されるとともに、第１の設定デ
ータ信号発生回路１０に出力される。ゲート２３の出力
パルス信号Ｓ23を受けた第４のレジスタ９では、パルス
信号Ｓ23の立ち上がりのタイミングで第３のレジスタ８
に保持されているデータＤ8が取り込まれてデータの書
き換えが行われ、第２の設定データ信号発生回路１２に
出力される。
【００５３】第３のレジスタ８の保持データが入力され
た第１の設定データ信号発生回路１０では、第１の遅延
回路３の遅延時間を設定するためのパルス幅設定データ
ＰＷＤが生成、具体的には、第３のレジスタ８に取り込
まれたパルス幅設定データＰＷＤが繰り返し回数設定デ
ータＦＭＯＤＥの入力に応じてシフトされて、第１のデ
コーダ１１および第１のイネーブル信号発生回路１４に
出力され、繰り返し回数設定データＦＭＯＤＥがデコー
ドされて第３のイネーブル信号発生回路１６に出力され
る。
た第１の設定データ信号発生回路１０では、第１の遅延
回路３の遅延時間を設定するためのパルス幅設定データ
ＰＷＤが生成、具体的には、第３のレジスタ８に取り込
まれたパルス幅設定データＰＷＤが繰り返し回数設定デ
ータＦＭＯＤＥの入力に応じてシフトされて、第１のデ
コーダ１１および第１のイネーブル信号発生回路１４に
出力され、繰り返し回数設定データＦＭＯＤＥがデコー
ドされて第３のイネーブル信号発生回路１６に出力され
る。
【００５４】第１のデコーダ１１では、第１の設定デー
タ信号発生回路１０による設定データを受けて第１の遅
延回路３の出力タイミングが設定され、その結果に応じ
たクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 に対する遅
延作用が第１の遅延回路３で行われる。
タ信号発生回路１０による設定データを受けて第１の遅
延回路３の出力タイミングが設定され、その結果に応じ
たクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 に対する遅
延作用が第１の遅延回路３で行われる。
【００５５】第１のイネーブル信号発生回路１４におい
ては、パルスシェイパ１から出力されたクロックパルス
ＣＬＫＰ1 、第１の遅延回路３から出力されたクロック
パルスＣＬＫＰ3 および第１の設定データ信号発生回路
１０の出力信号を受けて、所定のクロックパルスＣＬＫ
Ｐ3 の立ち上がりのタイミングでハイレベルのイネーブ
ル信号Ｓ14が生成されて、リセット用第１のゲート１８
に出力され、次の入力クロックパルスＣＬＫＰ3 の立ち
上がりのタイミングで出力イネーブル信号Ｓ14がローレ
ベルに切り換えられる。
ては、パルスシェイパ１から出力されたクロックパルス
ＣＬＫＰ1 、第１の遅延回路３から出力されたクロック
パルスＣＬＫＰ3 および第１の設定データ信号発生回路
１０の出力信号を受けて、所定のクロックパルスＣＬＫ
Ｐ3 の立ち上がりのタイミングでハイレベルのイネーブ
ル信号Ｓ14が生成されて、リセット用第１のゲート１８
に出力され、次の入力クロックパルスＣＬＫＰ3 の立ち
上がりのタイミングで出力イネーブル信号Ｓ14がローレ
ベルに切り換えられる。
【００５６】リセット用第１のゲート１８では、第１の
イネーブル信号発生回路１４によるイネーブル信号Ｓ14
をハイレベルで入力している間、開状態に保持され、第
１の遅延回路３を通過するクロックパルスＣＬＫＰ 2 が
パルス信号Ｓ18として２入力オアゲート２０に入力さ
れ、リセットパルスＲＳＴとしてＲＳ−ＦＦ回路２５の
リセット入力端Ｒに入力される。これにより、出力パル
スがローレベルに立ち下げられる。
イネーブル信号発生回路１４によるイネーブル信号Ｓ14
をハイレベルで入力している間、開状態に保持され、第
１の遅延回路３を通過するクロックパルスＣＬＫＰ 2 が
パルス信号Ｓ18として２入力オアゲート２０に入力さ
れ、リセットパルスＲＳＴとしてＲＳ−ＦＦ回路２５の
リセット入力端Ｒに入力される。これにより、出力パル
スがローレベルに立ち下げられる。
【００５７】また、第４のレジスタ９の保持データが入
力された第２の設定データ信号発生回路１２では、第２
の遅延回路４の遅延時間を設定するためのパルス幅設定
データＰＷＤが生成、具体的には、第４のレジスタ９に
取り込まれたパルス幅設定データＰＷＤがループ回数設
定データＦＭＯＤＥの入力に応じてシフトされ、第２の
デコーダ１３、第２のイネーブル信号発生回路１５およ
び第４のイネーブル信号発生回路１７に出力される。
力された第２の設定データ信号発生回路１２では、第２
の遅延回路４の遅延時間を設定するためのパルス幅設定
データＰＷＤが生成、具体的には、第４のレジスタ９に
取り込まれたパルス幅設定データＰＷＤがループ回数設
定データＦＭＯＤＥの入力に応じてシフトされ、第２の
デコーダ１３、第２のイネーブル信号発生回路１５およ
び第４のイネーブル信号発生回路１７に出力される。
【００５８】第２のデコーダ１３では、第２の設定デー
タ信号発生回路１２による設定データを受けて第２の遅
延回路４の出力タイミングが設定され、その結果に応じ
たクロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3 に対する遅
延作用が第２の遅延回路４で行われる。
タ信号発生回路１２による設定データを受けて第２の遅
延回路４の出力タイミングが設定され、その結果に応じ
たクロックパルスＣＬＫＰ3 ，ＣＬＫＰ 3 に対する遅
延作用が第２の遅延回路４で行われる。
【００５９】第２のイネーブル信号発生回路１５では、
パルスシェイパ１から出力されたクロックパルスＣＬＫ
Ｐ1 、第２の遅延回路４から出力されたクロックパルス
ＣＬＫＰ4 および第２の設定データ信号発生回路１２の
出力信号を受けて、所定のクロックパルスＣＬＫＰ4 の
立ち上がりのタイミングでハイレベルのイネーブル信号
Ｓ15が生成されて、リセット用第２のゲート１９に出力
され、次の入力クロックパルスＣＬＫＰ4 の立ち上がり
のタイミングで出力イネーブル信号Ｓ15がローレベルに
切り換えられる。
パルスシェイパ１から出力されたクロックパルスＣＬＫ
Ｐ1 、第２の遅延回路４から出力されたクロックパルス
ＣＬＫＰ4 および第２の設定データ信号発生回路１２の
出力信号を受けて、所定のクロックパルスＣＬＫＰ4 の
立ち上がりのタイミングでハイレベルのイネーブル信号
Ｓ15が生成されて、リセット用第２のゲート１９に出力
され、次の入力クロックパルスＣＬＫＰ4 の立ち上がり
のタイミングで出力イネーブル信号Ｓ15がローレベルに
切り換えられる。
【００６０】リセット用第２のゲート１９では、第２の
イネーブル信号発生回路１５によるイネーブル信号Ｓ15
をハイレベルで入力している間、開状態に保持され、第
２の遅延回路４を通過するクロックパルスＣＬＫＰ3 が
パルス信号Ｓ19として２入力オアゲート２０に入力さ
れ、リセットパルスＲＳＴとしてＲＳ−ＦＦ回路２５の
リセット入力端Ｒに入力される。これにより、出力パル
スがローレベルに立ち下げられる。
イネーブル信号発生回路１５によるイネーブル信号Ｓ15
をハイレベルで入力している間、開状態に保持され、第
２の遅延回路４を通過するクロックパルスＣＬＫＰ3 が
パルス信号Ｓ19として２入力オアゲート２０に入力さ
れ、リセットパルスＲＳＴとしてＲＳ−ＦＦ回路２５の
リセット入力端Ｒに入力される。これにより、出力パル
スがローレベルに立ち下げられる。
【００６１】以上説明したように、本実施例によれば、
オアゲート２、第１および第２の遅延回路３，４並びに
ゲート５を用いて、クロックパルスが動作周波数に応じ
た回数だけ第１および第２の遅延回路３，４を通過する
ようにクロックパルスのループ経路を形成し、ゲート
５、１８、１９、２１の開閉制御をイネーブル信号
Ｓ14，Ｓ15，Ｓ16に応じて行うことにより、出力パルス
ＰＷＭOUT の立ち上がり、立ち下がりのタイミングを発
生するように構成したので、より低周波数の場合でもパ
ルスを発生することができ、動作周波数の拡大化を図
れ、また１回路で複数の解像度に対応でき、コスト低減
を図れる。また、動作周波数の周期以下の遅延回路で構
成可能なため、消費電流の低減および素子数の低減を図
れる利点がある。
オアゲート２、第１および第２の遅延回路３，４並びに
ゲート５を用いて、クロックパルスが動作周波数に応じ
た回数だけ第１および第２の遅延回路３，４を通過する
ようにクロックパルスのループ経路を形成し、ゲート
５、１８、１９、２１の開閉制御をイネーブル信号
Ｓ14，Ｓ15，Ｓ16に応じて行うことにより、出力パルス
ＰＷＭOUT の立ち上がり、立ち下がりのタイミングを発
生するように構成したので、より低周波数の場合でもパ
ルスを発生することができ、動作周波数の拡大化を図
れ、また１回路で複数の解像度に対応でき、コスト低減
を図れる。また、動作周波数の周期以下の遅延回路で構
成可能なため、消費電流の低減および素子数の低減を図
れる利点がある。
【００６２】なお、本実施例では、遅延回路を２つに分
割しているがこれは１つでも、あるいは３つ以上に分割
しても勿論良い。また、基準パルス信号の遅延のための
繰り返し回数を２の倍数として説明したが、任意の回数
繰り返し、パスルを発生させてもよい。さらに、本実施
例では、パスル発生の位置がクロック周期の先頭からに
なっているが、これに限定されるものではなく、パルス
発生の基準位置を切り換えることも可能である。
割しているがこれは１つでも、あるいは３つ以上に分割
しても勿論良い。また、基準パルス信号の遅延のための
繰り返し回数を２の倍数として説明したが、任意の回数
繰り返し、パスルを発生させてもよい。さらに、本実施
例では、パスル発生の位置がクロック周期の先頭からに
なっているが、これに限定されるものではなく、パルス
発生の基準位置を切り換えることも可能である。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
動作周波数の拡大化を図れ、１回路で複数の解像度に対
応でき、コスト低減を図れる。また、動作周波数の周期
以下の遅延回路で構成可能なため、消費電流の低減およ
び素子数の低減を図れる利点がある。
動作周波数の拡大化を図れ、１回路で複数の解像度に対
応でき、コスト低減を図れる。また、動作周波数の周期
以下の遅延回路で構成可能なため、消費電流の低減およ
び素子数の低減を図れる利点がある。
【図１】本発明に係るパルス幅変調回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１の回路の各部における入出力波形を示すタ
イミングチャートである。
イミングチャートである。
【図３】本発明に係る第１の設定データ発生回路、第１
および第３のイネーブル信号発生回路の具体的な回路例
を示す図である。
および第３のイネーブル信号発生回路の具体的な回路例
を示す図である。
【図４】設定データ信号発生回路内のデコーダの出力信
号例とシフトレジスタのシフト数を示す図である。
号例とシフトレジスタのシフト数を示す図である。
１…パルスシェイパ ２…差動２入力オアゲ−ト ３…第１のプログラマブル遅延回路 ４…第２のプログラマブル遅延回路 ５…ループ用ゲート ６…第１のレジスタ ７…第２のレジスタ ８…第３のレジスタ ９…第４のレジスタ １０…第１の設定データ信号発生回路 １１…第１のデコーダ １２…第２の設定データ信号発生回路 １３…第２のデコーダ １４…第１のイネーブル信号発生回路 １５…第２のイネーブル信号発生回路 １６…第３のイネーブル信号発生回路 １７…第４のイネーブル信号発生回路 １８…リセット用第１のゲート １９…リセット用第２のゲート ２０…リセット用２入力オアゲート ２１…セット用ゲート ２２…レジスタ用第１のゲート ２３…レジスタ用第２のゲート ２４…レジスタ用第３のゲート ２５…ＲＳ−ＦＦ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−287109（ＪＰ，Ａ) 特開 平６−37608（ＪＰ，Ａ) 特開 平７−46094（ＪＰ，Ａ) 特開 平７−46093（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13 H03K 7/08 B41J 3/00
Claims (1)
- 【請求項１】 一定周期ごとに入力される制御パルスを
遅延手段を介して任意の時間遅延させ、制御パルスをラ
ッチ手段のセット入力端およびリセット入力端にそれぞ
れ入力し、当該セット入力端およびリセット入力端に入
力された制御パルスに基づいてラッチ手段より出力され
る出力パルスのパルス幅を変調するパルス幅変調回路に
おいて、 上記制御パルスが動作周波数に応じた回数だけ上記遅延
手段を通過するようにループ経路を形成し、制御パルス
の上記ラッチ手段のセット入力端およびリセット入力端
への入力タイミングを発生する手段を有することを特徴
とするパルス幅変調回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19125493A JP3326890B2 (ja) | 1993-08-02 | 1993-08-02 | パルス幅変調回路 |
| KR1019940017893A KR950004058A (ko) | 1993-07-30 | 1994-07-23 | 펄스폭 변조회로 |
| US08/280,182 US5428321A (en) | 1993-07-30 | 1994-07-25 | Pulse width modulator having controlled delay circuit |
| TW083106946A TW392390B (en) | 1993-07-30 | 1994-07-29 | Pulse width modulation circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19125493A JP3326890B2 (ja) | 1993-08-02 | 1993-08-02 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746099A JPH0746099A (ja) | 1995-02-14 |
| JP3326890B2 true JP3326890B2 (ja) | 2002-09-24 |
Family
ID=16271482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19125493A Expired - Fee Related JP3326890B2 (ja) | 1993-07-30 | 1993-08-02 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326890B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9166843B2 (en) | 2013-08-14 | 2015-10-20 | Industrial Technology Research Institute | Digital pulse width generator and method for generating digital pulse width |
-
1993
- 1993-08-02 JP JP19125493A patent/JP3326890B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9166843B2 (en) | 2013-08-14 | 2015-10-20 | Industrial Technology Research Institute | Digital pulse width generator and method for generating digital pulse width |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746099A (ja) | 1995-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |