JP2002005994A - 半導体装置のテスト回路 - Google Patents
半導体装置のテスト回路Info
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- JP2002005994A JP2002005994A JP2000182685A JP2000182685A JP2002005994A JP 2002005994 A JP2002005994 A JP 2002005994A JP 2000182685 A JP2000182685 A JP 2000182685A JP 2000182685 A JP2000182685 A JP 2000182685A JP 2002005994 A JP2002005994 A JP 2002005994A
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Abstract
(57)【要約】
【課題】各種システムＬＳＩのテスト回路において、テ
ストモード設定用端子の増大及びテスト回路の複雑化を
抑えつつ、テストの容易化を実現する。 【解決手段】 搭載されたＡ／Ｄコンバータ５のデジタ
ル出力の上位からの必要ビット数の信号がレジスタ回路
６に入力される。例えば、アナログ信号入力端子１を所
定電圧レベルに固定して、Ａ／Ｄコンバータ５のデジタ
ル出力の上位３ビットを（０、１、０）に設定する。こ
の状態で、テストモード設定用端子３を”０”から”
１”に立ち上げて、Ａ／Ｄコンバータ５の上位３ビット
の出力をレジスタ回路６に保持する。この保持されたコ
ードはテストデコード回路７によりデコードされて、各
セレクタ８ａ〜８ｅが制御され、テスト経路が選択され
る。アナログ信号入力端子１及びＡ／Ｄコンバータ５を
利用して、テストモードの設定を行うので、テストモー
ド設定用端子３は１個で済む。
ストモード設定用端子の増大及びテスト回路の複雑化を
抑えつつ、テストの容易化を実現する。 【解決手段】 搭載されたＡ／Ｄコンバータ５のデジタ
ル出力の上位からの必要ビット数の信号がレジスタ回路
６に入力される。例えば、アナログ信号入力端子１を所
定電圧レベルに固定して、Ａ／Ｄコンバータ５のデジタ
ル出力の上位３ビットを（０、１、０）に設定する。こ
の状態で、テストモード設定用端子３を”０”から”
１”に立ち上げて、Ａ／Ｄコンバータ５の上位３ビット
の出力をレジスタ回路６に保持する。この保持されたコ
ードはテストデコード回路７によりデコードされて、各
セレクタ８ａ〜８ｅが制御され、テスト経路が選択され
る。アナログ信号入力端子１及びＡ／Ｄコンバータ５を
利用して、テストモードの設定を行うので、テストモー
ド設定用端子３は１個で済む。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄコンバータ
を内蔵した各種システムＬＳＩのテスト回路に関するも
のである。
を内蔵した各種システムＬＳＩのテスト回路に関するも
のである。
【０００２】
【従来の技術】図４は従来のシステムＬＳＩのテスト回
路の構成を示す。同図において、１はアナログ信号入力
端子、２は所定ビット幅のテスト入力信号端子、１３ａ
〜１３ｃはテストモード設定用端子、４は出力端子、５
はＡ／Ｄコンバータ、６はレジスタ回路、１４はテスト
デコード回路、８ａ〜８ｅはセレクタ、９及び１０は各
々第１及び第２のブロック回路、１１はＲＡＭ、１２は
ＲＯＭである。
路の構成を示す。同図において、１はアナログ信号入力
端子、２は所定ビット幅のテスト入力信号端子、１３ａ
〜１３ｃはテストモード設定用端子、４は出力端子、５
はＡ／Ｄコンバータ、６はレジスタ回路、１４はテスト
デコード回路、８ａ〜８ｅはセレクタ、９及び１０は各
々第１及び第２のブロック回路、１１はＲＡＭ、１２は
ＲＯＭである。
【０００３】図４のシステムＬＳＩのテスト回路におい
て、通常動作時には、テストモード設定用端子１３ａ、
１３ｂ、１３ｃを例えば（０、０、０）に設定する。こ
れにより、全てのセレクタ８ａ〜８ｅはテスト入力信号
２以外の入力を選択するように制御され、アナログ入力
信号端子１から入力されたアナログ信号がＡ／Ｄコンバ
ータ５によりＡ／Ｄ変換された後、ディジタル信号が第
１及び第２のブロック９、１０及びＲＡＭ１１、ＲＯＭ
１２によりデジタル信号処理されて、その処理後の信号
が出力端子４から出力される。
て、通常動作時には、テストモード設定用端子１３ａ、
１３ｂ、１３ｃを例えば（０、０、０）に設定する。こ
れにより、全てのセレクタ８ａ〜８ｅはテスト入力信号
２以外の入力を選択するように制御され、アナログ入力
信号端子１から入力されたアナログ信号がＡ／Ｄコンバ
ータ５によりＡ／Ｄ変換された後、ディジタル信号が第
１及び第２のブロック９、１０及びＲＡＭ１１、ＲＯＭ
１２によりデジタル信号処理されて、その処理後の信号
が出力端子４から出力される。
【０００４】一方、Ａ／Ｄコンバータ５のみを個別にテ
ストする時には、テストモード設定用端子１３ａ、１３
ｂ、１３ｃが例えば（０、０、１）に設定される。これ
により、セレクタ８ｅはＡ／Ｄコンバータ５の出力を選
択し、Ａ／Ｄコンバータ５の出力が出力端子４に出力さ
れる。更に、第１のブロック９のみを個別にテストする
時には、テストモード設定用端子１３ａ、１３ｂ、１３
ｃが（０、１、０）に設定される。これにより、セレク
タ８ａはテスト入力信号端子２を選択し、セレクタ８ｅ
が第１のブロック９の出力を選択して、第１のブロック
９の出力が出力端子４に出力される。以下、同様に、第
２のブロック１０、ＲＡＭ１１、ＲＯＭ１２の個別テス
ト時にも、各セレクタ８ｂ〜８ｅの選択方向をテストモ
ード設定用端子１３ａ、１３ｂ、１３ｃの設定値により
制御して、これらのＡ／Ｄコンバータ５、ブロック１
０、ＲＡＭ１１などの機能ブロックの個別テストが実施
される。
ストする時には、テストモード設定用端子１３ａ、１３
ｂ、１３ｃが例えば（０、０、１）に設定される。これ
により、セレクタ８ｅはＡ／Ｄコンバータ５の出力を選
択し、Ａ／Ｄコンバータ５の出力が出力端子４に出力さ
れる。更に、第１のブロック９のみを個別にテストする
時には、テストモード設定用端子１３ａ、１３ｂ、１３
ｃが（０、１、０）に設定される。これにより、セレク
タ８ａはテスト入力信号端子２を選択し、セレクタ８ｅ
が第１のブロック９の出力を選択して、第１のブロック
９の出力が出力端子４に出力される。以下、同様に、第
２のブロック１０、ＲＡＭ１１、ＲＯＭ１２の個別テス
ト時にも、各セレクタ８ｂ〜８ｅの選択方向をテストモ
ード設定用端子１３ａ、１３ｂ、１３ｃの設定値により
制御して、これらのＡ／Ｄコンバータ５、ブロック１
０、ＲＡＭ１１などの機能ブロックの個別テストが実施
される。
【０００５】図５は、前記図４に説明した従来のシステ
ムＬＳＩのテスト回路とは別の構成を示す。同図のテス
ト回路は、図４のテストモード設定用端子１３ａ〜１３
ｃをまとめて１個のテストモード設定用端子１６のみと
し、更に、テストデコード回路１４の前段にレジスタ回
路１５を設けた点が異なる。図５のシステムＬＳＩのテ
スト回路では、レジスタ回路１５は、レジスタ書き込み
タイミングに同期して、テストモード設定用端子１６か
ら時系列に入力されるシリアル信号を３本の出力値とし
て設定する機能を有する。
ムＬＳＩのテスト回路とは別の構成を示す。同図のテス
ト回路は、図４のテストモード設定用端子１３ａ〜１３
ｃをまとめて１個のテストモード設定用端子１６のみと
し、更に、テストデコード回路１４の前段にレジスタ回
路１５を設けた点が異なる。図５のシステムＬＳＩのテ
スト回路では、レジスタ回路１５は、レジスタ書き込み
タイミングに同期して、テストモード設定用端子１６か
ら時系列に入力されるシリアル信号を３本の出力値とし
て設定する機能を有する。
【０００６】図５のシステムＬＳＩのテスト回路では、
通常動作時には、テストモード設定用端子１６を例え
ば”０”に固定して、例えばレジスタ回路１５の３本の
出力信号を（０、０、０）に設定することにより、図４
のテスト回路と同一の動作を行なう。また、Ａ／Ｄコン
バータ５の個別テスト時には、テストモード設定用端子
１６をレジスタ書き込みタイミングに同期して０→０→
１と変化させて、例えばレジスタ回路１５の３本の出力
信号を（０、０、１）に設定することにより、図４と同
様に、セレクタ８ｅがＡ／Ｄコンバータ５の出力を選択
し、その選択信号を出力端子４に出力させる。更に、第
１のブロック９の個別テスト時には、テストモード設定
用端子１６をレジスタ書き込みタイミングに同期して０
→１→０と変化させて、例えばレジスタ回路１５の３本
の出力信号を（０、１、０）に設定することにより、図
４と同様に、セレクタ８ａがテスト入力信号端子２を選
択し、セレクタ８ｅが第１のブロック９の出力を選択し
て、その選択信号を出力端子４に出力させる。以下、同
様に、第２のブロック１０、ＲＡＭ１１及びＲＯＭ１２
の個別テスト時にも、各セレクタ８ｂ〜８ｅの選択方向
を、テストモード設定用端子１６によるレジスタ回路１
５の設定値でもって制御することにより、図４のテスト
回路と同様にそれらの個別テストを実施することが可能
である。
通常動作時には、テストモード設定用端子１６を例え
ば”０”に固定して、例えばレジスタ回路１５の３本の
出力信号を（０、０、０）に設定することにより、図４
のテスト回路と同一の動作を行なう。また、Ａ／Ｄコン
バータ５の個別テスト時には、テストモード設定用端子
１６をレジスタ書き込みタイミングに同期して０→０→
１と変化させて、例えばレジスタ回路１５の３本の出力
信号を（０、０、１）に設定することにより、図４と同
様に、セレクタ８ｅがＡ／Ｄコンバータ５の出力を選択
し、その選択信号を出力端子４に出力させる。更に、第
１のブロック９の個別テスト時には、テストモード設定
用端子１６をレジスタ書き込みタイミングに同期して０
→１→０と変化させて、例えばレジスタ回路１５の３本
の出力信号を（０、１、０）に設定することにより、図
４と同様に、セレクタ８ａがテスト入力信号端子２を選
択し、セレクタ８ｅが第１のブロック９の出力を選択し
て、その選択信号を出力端子４に出力させる。以下、同
様に、第２のブロック１０、ＲＡＭ１１及びＲＯＭ１２
の個別テスト時にも、各セレクタ８ｂ〜８ｅの選択方向
を、テストモード設定用端子１６によるレジスタ回路１
５の設定値でもって制御することにより、図４のテスト
回路と同様にそれらの個別テストを実施することが可能
である。
【０００７】
【発明が解決しようとする課題】しかしながら、前記図
４及び図５に示した従来のシステムＬＳＩのテスト回路
では、そのシステムＬＳＩに搭載されるＡ／Ｄコンバー
タ、ブロック、ＲＡＭなどの搭載ブロック数が増加する
と、それに伴ってテストモード設定用端子の数が増える
と共に、テストデコード回路の規模が増大して、チップ
サイズが拡大するという問題が生じる。
４及び図５に示した従来のシステムＬＳＩのテスト回路
では、そのシステムＬＳＩに搭載されるＡ／Ｄコンバー
タ、ブロック、ＲＡＭなどの搭載ブロック数が増加する
と、それに伴ってテストモード設定用端子の数が増える
と共に、テストデコード回路の規模が増大して、チップ
サイズが拡大するという問題が生じる。
【０００８】更に、図５のテスト回路では、レジスタ回
路１５の出力の設定を完了するためには、最短でも３シ
ステムクロックが必要であると共に、搭載ブロック数が
多くなるほどテストモードの設定が複雑化して、テスト
コストが増大するという問題が生じる。
路１５の出力の設定を完了するためには、最短でも３シ
ステムクロックが必要であると共に、搭載ブロック数が
多くなるほどテストモードの設定が複雑化して、テスト
コストが増大するという問題が生じる。
【０００９】本発明は前記従来の問題に着目してなされ
たものであり、その目的は、半導体装置のテスト回路に
おいて、テストモード設定用端子の数を少なく制限する
と共に、テストモードの設定を少ないシステムクロック
数で終了できてテスト容易化を実現できるようにするこ
とにある。
たものであり、その目的は、半導体装置のテスト回路に
おいて、テストモード設定用端子の数を少なく制限する
と共に、テストモードの設定を少ないシステムクロック
数で終了できてテスト容易化を実現できるようにするこ
とにある。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明では、半導体装置にＡ／Ｄコンバータを備え
る場合には、このＡ／Ｄコンバータを利用して、テスト
モード設定用の信号を生成する。
に、本発明では、半導体装置にＡ／Ｄコンバータを備え
る場合には、このＡ／Ｄコンバータを利用して、テスト
モード設定用の信号を生成する。
【００１１】すなわち、請求項１記載の発明の半導体装
置のテスト回路は、アナログ入力信号端子に接続された
Ａ／Ｄコンバータと、前記Ａ／Ｄコンバータにより変換
されたデジタル信号を処理する複数のブロック回路とを
搭載した半導体装置において、前記Ａ／Ｄコンバータ及
び前記各ブロック回路を個別にテストする際には、前記
アナログ入力信号端子に入力するアナログ信号の電圧値
を所定電圧に固定して、前記Ａ／Ｄコンバータのデジタ
ル出力によりテストモードの設定を行うことを特徴とす
る。
置のテスト回路は、アナログ入力信号端子に接続された
Ａ／Ｄコンバータと、前記Ａ／Ｄコンバータにより変換
されたデジタル信号を処理する複数のブロック回路とを
搭載した半導体装置において、前記Ａ／Ｄコンバータ及
び前記各ブロック回路を個別にテストする際には、前記
アナログ入力信号端子に入力するアナログ信号の電圧値
を所定電圧に固定して、前記Ａ／Ｄコンバータのデジタ
ル出力によりテストモードの設定を行うことを特徴とす
る。
【００１２】また、請求項２記載の発明は、前記請求項
１記載の半導体装置のテスト回路において、前記Ａ／Ｄ
コンバータのデジタル出力を保持するレジスタ回路と、
前記レジスタ回路のデジタル出力の保持タイミングを指
示する信号が入力される１個のテスト端子と、前記レジ
スタ回路が保持したデジタル値をデコードして、テスト
モードの設定を行う信号を生成するデコード回路とを備
えたことを特徴としている。
１記載の半導体装置のテスト回路において、前記Ａ／Ｄ
コンバータのデジタル出力を保持するレジスタ回路と、
前記レジスタ回路のデジタル出力の保持タイミングを指
示する信号が入力される１個のテスト端子と、前記レジ
スタ回路が保持したデジタル値をデコードして、テスト
モードの設定を行う信号を生成するデコード回路とを備
えたことを特徴としている。
【００１３】更に、請求項３記載の発明は、前記請求項
２記載の半導体装置のテスト回路において、前記レジス
タ回路が保持する値は、前記Ａ／Ｄコンバータのデジタ
ル出力のうち所定ビット数の値であり、前記所定ビット
数は必要なテストモードの数に応じて決定されることを
特徴とする。
２記載の半導体装置のテスト回路において、前記レジス
タ回路が保持する値は、前記Ａ／Ｄコンバータのデジタ
ル出力のうち所定ビット数の値であり、前記所定ビット
数は必要なテストモードの数に応じて決定されることを
特徴とする。
【００１４】以上により、請求項１ないし請求項３記載
の発明では、アナログ入力信号端子に与える電圧値を所
定電圧に固定すると、この所定電圧に応じた所定ビット
のデジタル値がＡ／Ｄコンバータから出力され、この所
定ビットのデジタル値がテストモード設定信号となる。
前記アナログ入力信号端子に与える電圧値を変更するこ
とを繰り返せば、複数のテストモードを設定することが
できる。従って、従来のように複数個のテストモード設
定用端子を設ける必要がない。更に、１つのテストモー
ドの設定は、アナログ入力信号端子に所定電圧を与える
だけで良いので、１システムクロックでテストモードの
設定が可能である。
の発明では、アナログ入力信号端子に与える電圧値を所
定電圧に固定すると、この所定電圧に応じた所定ビット
のデジタル値がＡ／Ｄコンバータから出力され、この所
定ビットのデジタル値がテストモード設定信号となる。
前記アナログ入力信号端子に与える電圧値を変更するこ
とを繰り返せば、複数のテストモードを設定することが
できる。従って、従来のように複数個のテストモード設
定用端子を設ける必要がない。更に、１つのテストモー
ドの設定は、アナログ入力信号端子に所定電圧を与える
だけで良いので、１システムクロックでテストモードの
設定が可能である。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１６】図１は本実施の形態の半導体装置のテスト
回路の具体的構成を示す。同図において、１はアナログ
信号入力端子、２は所定ビット幅のテスト入力信号端
子、３は１個のテストモード設定用端子（テスト端
子）、４は出力端子、５はＡ／Ｄコンバータ、６はレジ
スタ回路、７はテストデコード回路（デコード回路）、
８ａ〜８ｅはセレクタ、９及び１０は各々第１及び第２
のブロックＡ、Ｂ、１１はＲＡＭ、１２はＲＯＭであ
る。
回路の具体的構成を示す。同図において、１はアナログ
信号入力端子、２は所定ビット幅のテスト入力信号端
子、３は１個のテストモード設定用端子（テスト端
子）、４は出力端子、５はＡ／Ｄコンバータ、６はレジ
スタ回路、７はテストデコード回路（デコード回路）、
８ａ〜８ｅはセレクタ、９及び１０は各々第１及び第２
のブロックＡ、Ｂ、１１はＲＡＭ、１２はＲＯＭであ
る。
【００１７】前記Ａ／Ｄコンバータ５の上位からＮビッ
ト分のデジタル出力は、レジスタ回路６に入力される。
ここで、Ａ／Ｄコンバータ５からレジスタ回路６に入力
されるデジタル出力のビット数Ｎは次式を満たす最小の
値に決定される。
ト分のデジタル出力は、レジスタ回路６に入力される。
ここで、Ａ／Ｄコンバータ５からレジスタ回路６に入力
されるデジタル出力のビット数Ｎは次式を満たす最小の
値に決定される。
【００１８】 ｍ＋１ ≦ ２N （式１） Ｎ ＜ （Ａ／Ｄコンバータの全出力ビット数） （式２） 尚、上式１において、ｍは、搭載されているブロック数
（又は、必要なテストモード数）であって、１以上の整
数である。本実施の形態では、搭載ブロック数は、Ａ／
Ｄコンバータ５、２個のブロック９、１０、ＲＡＭ１１
及びＲＯＭ１２の５個であるので、Ｎ＝３である。
（又は、必要なテストモード数）であって、１以上の整
数である。本実施の形態では、搭載ブロック数は、Ａ／
Ｄコンバータ５、２個のブロック９、１０、ＲＡＭ１１
及びＲＯＭ１２の５個であるので、Ｎ＝３である。
【００１９】前記レジスタ回路６及びテストデコード回
路７の内部構成を図２に示す。同図において、６ａはク
ロック（テストモード設定用端子３に与えられる信号）
の立上りタイミングでデータをラッチ、記憶するレジス
タである。テストモード設定用端子３を”０”に設定し
ておき、その後、”１”に立ち上げると、３個のレジス
タ６ａは前記Ａ／Ｄコンバータ５のデジタル出力の上位
３ビットの信号を前記立上りタイミングで各々ラッチ、
保持し、この上位３ビットの信号から成るテストモード
を有効にする。テストモード設定用端子３をその後も”
１”の状態に維持すると、各レジスタ６ａに保持された
データがテストデコード回路７によってデコードされ
て、そのデコード結果、即ちテストモードの設定を行う
信号に応じて５個のセレクタ８ａ〜８ｅが制御されて、
テスト経路が決定される。
路７の内部構成を図２に示す。同図において、６ａはク
ロック（テストモード設定用端子３に与えられる信号）
の立上りタイミングでデータをラッチ、記憶するレジス
タである。テストモード設定用端子３を”０”に設定し
ておき、その後、”１”に立ち上げると、３個のレジス
タ６ａは前記Ａ／Ｄコンバータ５のデジタル出力の上位
３ビットの信号を前記立上りタイミングで各々ラッチ、
保持し、この上位３ビットの信号から成るテストモード
を有効にする。テストモード設定用端子３をその後も”
１”の状態に維持すると、各レジスタ６ａに保持された
データがテストデコード回路７によってデコードされ
て、そのデコード結果、即ちテストモードの設定を行う
信号に応じて５個のセレクタ８ａ〜８ｅが制御されて、
テスト経路が決定される。
【００２０】図３は、Ａ／Ｄコンバータ５のデジタル出
力の上位３ビットの変換特性を示す。同図中、ＶＲＢは
入力最小電圧、ＶＲＴは入力最大電圧である。
力の上位３ビットの変換特性を示す。同図中、ＶＲＢは
入力最小電圧、ＶＲＴは入力最大電圧である。
【００２１】次に、以上のように構成された半導体装置
のテスト回路の個別テスト時の動作を説明する。
のテスト回路の個別テスト時の動作を説明する。
【００２２】先ず、Ａ／Ｄコンバータ５の個別テストを
行なう場合には、テストモード設定用端子３を”０”に
設定し、アナログ信号入力端子１を図３の記号Ａに示す
範囲の電圧に固定する。その結果、Ａ／Ｄコンバータ５
の出力上位３ビットのコードは（０、０、１）となる。
その後、テストモード設定用端子３を”１”に立ち上げ
て保持すると、前記コード（０、０、１）がレジスタ回
路６に記憶保持され、テストデコード回路７によりデコ
ードされて、セレクタ８ｅがＡ／Ｄコンバータ５の出力
を選択する状態に固定される。
行なう場合には、テストモード設定用端子３を”０”に
設定し、アナログ信号入力端子１を図３の記号Ａに示す
範囲の電圧に固定する。その結果、Ａ／Ｄコンバータ５
の出力上位３ビットのコードは（０、０、１）となる。
その後、テストモード設定用端子３を”１”に立ち上げ
て保持すると、前記コード（０、０、１）がレジスタ回
路６に記憶保持され、テストデコード回路７によりデコ
ードされて、セレクタ８ｅがＡ／Ｄコンバータ５の出力
を選択する状態に固定される。
【００２３】また、第１のブロック９の個別テスト時に
は、先ず、テストモード設定用端子３を”０”に設定
し、アナログ信号入力端子１を図３の記号Ｂに示す範囲
の電圧に固定すると、Ａ／Ｄコンバータ５の出力上位３
ビットのコードは（０、１、０）となる。続いて、テス
トモード設定用端子３を”１”に立ち上げて保持する
と、前記コード（０、１、０）がレジスタ回路６に記憶
保持され、テストデコード回路７によりデコードされ
て、セレクタ８ａがテスト入力信号端子２を選択し、セ
レクタ８ｅが第１のブロック９の出力を選択する状態に
固定されるので、第１のブロック９のテストを実施する
ことができる。
は、先ず、テストモード設定用端子３を”０”に設定
し、アナログ信号入力端子１を図３の記号Ｂに示す範囲
の電圧に固定すると、Ａ／Ｄコンバータ５の出力上位３
ビットのコードは（０、１、０）となる。続いて、テス
トモード設定用端子３を”１”に立ち上げて保持する
と、前記コード（０、１、０）がレジスタ回路６に記憶
保持され、テストデコード回路７によりデコードされ
て、セレクタ８ａがテスト入力信号端子２を選択し、セ
レクタ８ｅが第１のブロック９の出力を選択する状態に
固定されるので、第１のブロック９のテストを実施する
ことができる。
【００２４】以下、同様に、第２のブロック１０、ＲＡ
Ｍ１１及びＲＯＭ１２の各々の個別テストについても、
アナログ入力信号１を図３の記号Ｃ〜Ｅに示す範囲の電
圧に各々固定して、各セレクタ８ａ〜８ｅの選択動作を
制御すれば、確実に実施することが可能である。
Ｍ１１及びＲＯＭ１２の各々の個別テストについても、
アナログ入力信号１を図３の記号Ｃ〜Ｅに示す範囲の電
圧に各々固定して、各セレクタ８ａ〜８ｅの選択動作を
制御すれば、確実に実施することが可能である。
【００２５】尚、本実施の形態では、機能ブロック数が
５個の場合について説明したが、前記式１及び式２を満
足する全てのビット数Ｎに対して実現可能である。この
場合、図３のアナログ入力信号範囲Ａ〜Ｅは、各々、
（ＶＲＴ−ＶＲＢ）／２Nの設定幅となり、既述の動作
と同様の動作を実現できる。
５個の場合について説明したが、前記式１及び式２を満
足する全てのビット数Ｎに対して実現可能である。この
場合、図３のアナログ入力信号範囲Ａ〜Ｅは、各々、
（ＶＲＴ−ＶＲＢ）／２Nの設定幅となり、既述の動作
と同様の動作を実現できる。
【００２６】更に、テストモードの設定に要する時間
は、アナログ入力信号端子１を”０”に固定した後、テ
ストモード設定用端子３を”１”に立ち上げるまでの期
間であって、最小で１システムクロックとなり、非常に
短くなる。
は、アナログ入力信号端子１を”０”に固定した後、テ
ストモード設定用端子３を”１”に立ち上げるまでの期
間であって、最小で１システムクロックとなり、非常に
短くなる。
【００２７】
【発明の効果】以上説明したように、請求項１ないし請
求項３記載の発明の半導体装置のテスト回路によれば、
アナログ入力信号端子と、これに接続されるＡ／Ｄコン
バータとを利用して、テストモードの設定を行うので、
搭載されるブロックの数の増加に伴いテストモードの種
類が増えても、テストモード設定用端子を１個に制限で
きて、テスト回路規模の増大を抑えることができると共
に、１システムクロックでテストモードの設定が可能と
なって、テストの短時間化及び容易化が可能である。
求項３記載の発明の半導体装置のテスト回路によれば、
アナログ入力信号端子と、これに接続されるＡ／Ｄコン
バータとを利用して、テストモードの設定を行うので、
搭載されるブロックの数の増加に伴いテストモードの種
類が増えても、テストモード設定用端子を１個に制限で
きて、テスト回路規模の増大を抑えることができると共
に、１システムクロックでテストモードの設定が可能と
なって、テストの短時間化及び容易化が可能である。
【図１】本発明の実施の形態の半導体装置のテスト回路
の構成を示す図である。
の構成を示す図である。
【図２】同テスト回路に備えるレジスタ回路及びテスト
デコード回路の内部回路構成を示す図である。
デコード回路の内部回路構成を示す図である。
【図３】同テスト回路に備えるＡ／Ｄコンバータの上位
３ビットの変換特性を示す図である。
３ビットの変換特性を示す図である。
【図４】従来の半導体装置のテスト回路の構成を示す図
である。
である。
【図５】従来の半導体装置のテスト回路の他の構成を示
す図である。
す図である。
１ アナログ入力信号端子 ２ テスト入力信号端子 ３ テストモード設定用端子（テスト
端子） ４ 出力端子 ５ Ａ／Ｄコンバータ ６ レジスタ回路 ７ テストデコード回路（デコード回
路） ８ａ〜８ｅ セレクタ ９ 第１のブロック １０ 第２のブロック １１ ＲＡＭ １２ ＲＯＭ ６ａ、６ｂ、６ｃ レジスタ
端子） ４ 出力端子 ５ Ａ／Ｄコンバータ ６ レジスタ回路 ７ テストデコード回路（デコード回
路） ８ａ〜８ｅ セレクタ ９ 第１のブロック １０ 第２のブロック １１ ＲＡＭ １２ ＲＯＭ ６ａ、６ｂ、６ｃ レジスタ
Claims (3)
- 【請求項１】 アナログ入力信号端子に接続されたＡ／
Ｄコンバータと、 前記Ａ／Ｄコンバータにより変換されたデジタル信号を
処理する複数のブロック回路とを搭載した半導体装置に
おいて、 前記Ａ／Ｄコンバータ及び前記各ブロック回路を個別に
テストする際には、前記アナログ入力信号端子に入力す
るアナログ信号の電圧値を所定電圧に固定して、前記Ａ
／Ｄコンバータのデジタル出力によりテストモードの設
定を行うことを特徴とする半導体装置のテスト回路。 - 【請求項２】 前記Ａ／Ｄコンバータのデジタル出力を
保持するレジスタ回路と、 前記レジスタ回路のデジタル出力の保持タイミングを指
示する信号が入力される１個のテスト端子と、 前記レジスタ回路が保持したデジタル値をデコードし
て、テストモードの設定を行う信号を生成するデコード
回路とを備えたことを特徴とする請求項１記載の半導体
装置のテスト回路。 - 【請求項３】 前記レジスタ回路が保持する値は、前記
Ａ／Ｄコンバータのデジタル出力のうち所定ビット数の
値であり、 前記所定ビット数は必要なテストモードの数に応じて決
定されることを特徴とする請求項２記載の半導体装置の
テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182685A JP2002005994A (ja) | 2000-06-19 | 2000-06-19 | 半導体装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182685A JP2002005994A (ja) | 2000-06-19 | 2000-06-19 | 半導体装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002005994A true JP2002005994A (ja) | 2002-01-09 |
Family
ID=18683401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182685A Pending JP2002005994A (ja) | 2000-06-19 | 2000-06-19 | 半導体装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002005994A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294816A (ja) * | 2006-04-27 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2013197484A (ja) * | 2012-03-22 | 2013-09-30 | Mitsubishi Electric Corp | 集積回路装置 |
| JP2019060784A (ja) * | 2017-09-27 | 2019-04-18 | 東芝情報システム株式会社 | テストモード設定回路 |
-
2000
- 2000-06-19 JP JP2000182685A patent/JP2002005994A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294816A (ja) * | 2006-04-27 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2013197484A (ja) * | 2012-03-22 | 2013-09-30 | Mitsubishi Electric Corp | 集積回路装置 |
| JP2019060784A (ja) * | 2017-09-27 | 2019-04-18 | 東芝情報システム株式会社 | テストモード設定回路 |
| JP7053098B2 (ja) | 2017-09-27 | 2022-04-12 | 東芝情報システム株式会社 | テストモード設定回路 |
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