JP2998704B2 - カウンタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カウンタに関し、
特にテスト回路を備えたカウンタに関する。

【０００２】

【従来の技術】従来、カウンタやタイマのテストを行う
場合、テスト回路の増大や、カウンタのビット数の増大
に伴うテスト時間の増加が問題となっていた。

【０００３】従来のカウンタやタイマのテストを行う手
法としては、文献（「ＣＭＯＳ超ＬＳＩの設計」、培風
館発行）等に示される、カウンタの分割方式が挙げられ
る。

【０００４】図４に、テストを考慮しない、通常のカウ
ンタ回路の構成の一例を示す。１６ビットカウンタ５０
０はカウント信号をカウントしてカウント値を出力する
と共に、カウント値がオーバーフロー時（カウント終了
時）、終了信号を出力する。そして、この終了信号のよ
うに、変化に至るまでの実行的な論理深度がきわめて大
きい場合には、図５に示すようにＮＯＲゲート６００を
付加することにより、観測性が大幅に向上する。

【０００５】図４に示す構成では、６４Ｋ回（２の１６
乗、Ｋは１０２４）のカウンタ信号が入力されて初め
て、終了信号の変化が観測されるのに対して、図５に示
す構成では、ゲートでカウンタを、２つに分割する、す
なわち下位の８ビットカウンタ５０１と上位の８ビット
カウンタ５０２に分割し、下位ビットカウンタ５０１は
カウント信号を入力し、上位ビットカウンタ５０２はテ
スト信号を擬似カウント信号としてカウントし、２５６
回（２の８乗）での観測が可能となる。

【０００６】

【発明が解決しようとする課題】しかしながら、図５を
参照して説明した、従来の単純に分割するテスト方法で
は、本来の終了信号（オーバーフロー）の確認に付け加
え、下位ビットカウンタ５０１の終了信号の確認を行う
ための回路手段が別途必要である。そして、テスト信号
を擬似カウント信号として使用するため、ダイナミック
な信号として入力する必要があり、このための制御回路
も別途必要とされ、テスト回路が増大する。

【０００７】別なテスト方法としては、外部バス等を介
して下位ビットカウンタ５０１や、上位ビットカウンタ
５０２への、データ書込み／読み込み回路を付加してテ
ストすることも可能であるが、追加回路規模が大きいも
のとなってしまう。

【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、テスト時間の短
縮を図ると共にテスト回路を簡易なものとするカウンタ
を提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、下位ビットカウンタと上位ビットカウン
タとに分割され、前記下位ビットカウンタは、前記上位
ビットカウンタよりもビット数が大とされたカウンタで
あって、前記下位ビットカウンタの出力とカウント信号
との論理積をとるゲート回路と、前記ゲート回路の出力
と前記下位ビットカウンタの出力とを入力し、モード信
号の値に基づき、いずれか一方を選択出力する選択手段
と、を含むテスト回路を備え、前記上位ビットカウンタ
は前記選択手段の出力をカウント信号としてカウント動
作する。

【００１０】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のカウンタは、その好ましい実施の
形態において、下位ビットカウンタと上位ビットカウン
タに分割し、下位ビットカウンタの出力とカウント信号
との論理積をとるＡＮＤ回路と、ＡＮＤ回路の出力と下
位ビットカウンタの出力とを、モード信号の値に基づき
選択するセレクタと、を備え、上位ビットカウンタはセ
レクタの出力をカウント信号として入力し、下位ビット
カウンタは上位ビットカウンタよりもビット数が多い。

【００１１】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００１２】［実施例１］図１は、本発明の一実施例の
構成を示す図である。図２は、本発明の一実施例の動作
を説明するためのタイミング図である。

【００１３】本実施例では、説明を容易とするために、
下位ビットカウンタを４ビット、上位ビットカウンタを
３ビットにした７ビットカウンタを例に即して説明す
る。すなわち、図１を参照すると、本発明の一実施例に
おいては、７ビットカウンタは、４ビットカウンタ１０
０と、３ビットカウンタ２００とに分割され、さらに、
ＡＮＤゲート３００と、セレクタ４００と、を備えて構
成される。

【００１４】カウント信号は４ビットカウンタ１００と
ＡＮＤゲート３００の一の入力端に入力される。４ビッ
トカウンタ１００の出力は、セレクタ４００の一の入力
端とＡＮＤゲート３００の他の入力端に入力され、ＡＮ
Ｄゲート３００の出力はセレクタ４００の他の入力端に
入力される。

【００１５】セレクタ４００はモード信号によって、４
ビットカウンタ１００の出力と、ＡＮＤゲート３００の
出力を切り替え出力する。すなわち、モード信号が
“０”の時は４ビットカウンタ１００の出力が選択さ
れ、“１”の時はＡＮＤゲート３００の出力が選択され
る。セレクタ４００の出力信号は３ビットカウンタ２０
０に入力され、３ビットカウンタ２００の出力が終了信
号となる。

【００１６】モード信号が“０”の場合が通常動作時で
あり、前述したように、４ビットカウンタ１００の出力
がセレクタ４００を介して、同一論理のままで３ビット
カウンタ２００に入力される。このため、図４に示した
構成と同様に、カウント信号を２の７乗回カウントし、
フルカウント後に、終了信号が出力される。

【００１７】図２は、本発明の一実施例の動作を説明す
るためのタイミングチャートである。図２のタイミング
チャートを参照して、モード信号が“１”（テスト時）
の場合の動作について説明する。図２のタイミングチャ
ートにおいて、クロックＣＬＫがカウント信号、０ｂｉ
ｔ（ビット）から３ｂｉｔが４ビットカウンタ１００の
各ビットの出力に対応し、４ｂｉｔから６ｂｉｔが３ビ
ットカウンタ２００の出力に対応し、ＥＮＤが終了信号
に対応している。

【００１８】カウント信号が入力されると０ｂｉｔ目の
出力はカウント信号を１／２分周した波形となり、１ｂ
ｉｔ目の出力は０ｂｉｔ目の出力を１／２分周、２ｂｉ
ｔ目の出力は１ｂｉｔ目の出力を１／２分周、３ｂｉｔ
目の出力は２ｂｉｔ目の出力を１／２分周、と順次分周
した波形となる。３ｂｉｔ目の出力がハイレベルになっ
た時点（Ａ点）で、ＡＮＤゲート３００の一の入力端信
号がハイレベルとなるため、カウント信号がハイレベル
になるのと同一タイミングで、ＡＮＤゲート３００の出
力はハイレベルとなる。そして、モード信号もハイレベ
ルであるため、３ビットカウンタ２００へは、カウント
信号がＡＮＤゲート３００を介して入力される。従っ
て、４ビットカウンタ１００の４ｂｉｔ目の出力がハイ
レベルの期間（Ａ−Ｂ間）は、３ビットカウンタ２００
はカウント信号を入力信号としてカウントを行う。

【００１９】以降、３ビットカウンタ２００は４ビット
カウンタ１００と同様に、カウント信号をオーバーフロ
ーするまで２の３乗回カウントし（Ｂ点）、終了信号が
出力される。

【００２０】カウントを開始して、終了信号が出力され
るまでのテスト時間は、４ビットカウンタ１００がフル
カウントする時間に等しく２の４乗回（＝１６）であ
る。

【００２１】［実施例２］図３は、本発明の第２の実施
例の構成を示す図である。

【００２２】本発明の第２の実施例の基本構成は、前記
第１の実施例と同様であり、２Ｎ＋１ビットのカウンタ
をＮ＋１ビットカウンタ１０１と、Ｎビットカウンタ２
０１に分割している。この基本構成にＮビットカウンタ
２０１の最上位ビット（ＭＳＢ）であるＮビットと、最
上位ビットの１ビット下位のＮ−１ビットの出力を切り
替えるセレクタ４０１を、追加した構成となっている。

【００２３】基本動作はビット数が増えただけであり、
前記第１の実施例と同様であるため省略する。

【００２４】セレクタ４０１の追加に伴い、選択信号を
切り替えることにより、カウンタの周期を２種類から選
択することが可能である。

【００２５】さらにＮビットカウンタ２０１の上位ビッ
トの取り出しビット数を増やすことにより、カウント周
期の設定を任意に行うことができる。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
擬似カウント信号の制御回路や、下位ビットカウンタの
終了信号の確認用の回路を追加する必要がないため、テ
スト回路の追加を最小限に抑えるとともに、カウンタの
テストを容易化するという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のカウンタの構成を示す
図である。

【図２】本発明の第１の実施例のカウンタの動作を説明
するためのタイミングチャートである。

【図３】本発明の第２の実施例のカウンタの構成を示す
図である。

【図４】従来のカウンタの構成を示す図である。

【図５】従来のテスト回路のカウンタの構成を示す図で
ある。

【符号の説明】

１００ ４ビットカウンタ １０１ Ｎ＋１ビットカウンタ ２００ ３ビットカウンタ ２０１ Ｎビットカウンタ ３００ ＡＮＤゲート ４００ セレクタ ４０１ セレクタ ５００ １６ビットカウンタ ５０１ ８ビットカウンタ ５０２ ８ビットカウンタ ６００ ＯＲゲート

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】下位ビットカウンタと上位ビットカウンタ
   とに分割され、前記下位ビットカウンタは、前記上位ビ
   ットカウンタよりもビット数が大とされたカウンタであ
   って、 前記下位ビットカウンタの出力とカウント信号との論理
   積をとるゲート回路と、 前記ゲート回路の出力と前記下位ビットカウンタの出力
   とを入力し、モード信号の値に基づき、いずれか一方を
   選択出力する選択手段と、 を含むテスト回路をさらに備え、 前記上位ビットカウンタは前記選択手段の出力をカウン
   ト信号としてカウント動作する、ことを特徴とするカウ
   ンタ。
2. 【請求項２】下位ビットカウンタと上位ビットカウンタ
   に分割され、前記下位ビットカウンタの最上位ビット出力と、入力さ
   れたカウント信号との論理積をとるゲート手段と、 前記下位ビットカウンタの前記最上位ビット出力と前記
   ゲート手段の出力とを入力とし、入力されたモード信号
   に基づき、通常動作時には前記下位ビットカウンタの最
   上位ビット出力、テストモード時には前記ゲート手段の
   出力を、選択して、前記上位ビットカウンタにカウント
   信号として供給する選択手段と、 を備え 、 テストモード時には、前記下位ビットカウンタは入力さ
   れたカウント信号でカウント動作し、前記上位ビットカ
   ウンタは、前記下位ビットカウンタの最上位ビット出力
   と前記入力されたカウント信号との論理積信号でカウン
   ト動作する、ことを特徴とするカウンタ。
3. 【請求項３】テストモード時、前記下位ビットカウンタ
   がカウント動作を終了するまでの時間内に前記上位ビッ
   トカウンタがそのカウント動作を終了する、ことを特徴
   とする請求項２記載のカウンタ。
4. 【請求項４】前記上位ビットカウンタの最上位ビットの
   他に所定のビット出力をカウント終了信号として選択す
   る手段を備えた、ことを特徴とする請求項２記載のカウ
   ンタ。