JP2563503B2 - 信号発生器 - Google Patents
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- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 16
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、あらかじめ定められたＮ個の単位区間の内
の任意のＭ個の単位区間がハイレベル（論理“1"）で、
他の（Ｎ−Ｍ）個の単位区間がローレベル（論理“0"）
となる信号を出力する信号発生器に関するものである。
の任意のＭ個の単位区間がハイレベル（論理“1"）で、
他の（Ｎ−Ｍ）個の単位区間がローレベル（論理“0"）
となる信号を出力する信号発生器に関するものである。
従来の技術 近年、ディジタル信号を処理する機器が多方面にわた
って利用されてきており、これに伴ってディジタル信号
を処理するための制御信号を発生する信号発生器が利用
されるようになってきた。その内、例えば、複写機やス
キャナーなどの機器で画像の縮少を行う時に、読み取っ
た画像データを間引く制御信号として、あらかじめ定め
られたＮ個の単位区間の内の任意のＭ個の単位区間がハ
イレベル（論理“1"）で、他の（Ｎ−Ｍ）個の単位区間
がローレベル（論理“0"）となる信号を出力する信号発
生器が利用されている。第４図は従来の信号発生器の回
路図であり、１はレジスタ、２は基準信号CLK1を所定の
値Ｎまで繰り返し計数するカウンター、３は前記レジス
タ１とカウンター２の出力を論理演算する論理回路であ
る。
って利用されてきており、これに伴ってディジタル信号
を処理するための制御信号を発生する信号発生器が利用
されるようになってきた。その内、例えば、複写機やス
キャナーなどの機器で画像の縮少を行う時に、読み取っ
た画像データを間引く制御信号として、あらかじめ定め
られたＮ個の単位区間の内の任意のＭ個の単位区間がハ
イレベル（論理“1"）で、他の（Ｎ−Ｍ）個の単位区間
がローレベル（論理“0"）となる信号を出力する信号発
生器が利用されている。第４図は従来の信号発生器の回
路図であり、１はレジスタ、２は基準信号CLK1を所定の
値Ｎまで繰り返し計数するカウンター、３は前記レジス
タ１とカウンター２の出力を論理演算する論理回路であ
る。
以上のように構成された信号発生器について、以下そ
の動作を説明する。まず、レジスタ１に設定値Ｍが書き
込まれているとする。このとき設定値Ｍはレジスタ１の
出力R0〜R3によって２進数で表わされる（レジスタ１が
４ビットの場合Ｍは０から15までである。）。次に、カ
ウンター２に基準信号CLK1が入力されると、カウンター
２は０から15までを繰返し計数を、C0〜C3によって２進
数表示の出力を順次繰り返す。次に、レジスタ１の出力
R0〜R3と、カウンター２の出力C0〜C3は論理回路３に入
力され論理演算を行う。この論理演算を論理式を用いて
表わすと次のようになる。
の動作を説明する。まず、レジスタ１に設定値Ｍが書き
込まれているとする。このとき設定値Ｍはレジスタ１の
出力R0〜R3によって２進数で表わされる（レジスタ１が
４ビットの場合Ｍは０から15までである。）。次に、カ
ウンター２に基準信号CLK1が入力されると、カウンター
２は０から15までを繰返し計数を、C0〜C3によって２進
数表示の出力を順次繰り返す。次に、レジスタ１の出力
R0〜R3と、カウンター２の出力C0〜C3は論理回路３に入
力され論理演算を行う。この論理演算を論理式を用いて
表わすと次のようになる。
ｙ＝R0C0C1C2 ３＋R1C0C1 ２＋R2C0 １＋R3 ０ ＝R0x3＋R1x2＋R2x1＋R3x0 （x3＝C0C1C2 3,x2＝C0C1 2,x1＝C0 1,x0＝０） ここで、x0〜x3が論理“1"にるのはカウンター２の出
力によってだけ決まり、x3は前記カウンター２の計数値
が７のとき、x2は前記カウンター２の計数値が3,11のと
き、x1は前記カウンター２の計数値が1,5,9,13のとき、
x0は前記カウンター２の計数値が0,2,4,6,8,10,12,14の
ときである。このx0〜x3をレジスタ１のR0〜R3の値によ
って選択し論理和をとることによって、カウンター２の
計数値が一巡する期間中に、レジスタ１で設定した値Ｍ
の区間がハイレベル（論理“1"）になる信号ｙを出力す
る。このタイミングチャートを第５図に示す。上から順
に、カウンター２の計数値、カウンター２の出力信号
C0,C1,C2,C3,論理回路３内部の信号x3,x2,x1,x0,出力信
号ｙ（ただし、レジスタ１の設定値が０から15までにつ
いて順に示してある），基準信号CLK1,の各波形を示し
ている。
力によってだけ決まり、x3は前記カウンター２の計数値
が７のとき、x2は前記カウンター２の計数値が3,11のと
き、x1は前記カウンター２の計数値が1,5,9,13のとき、
x0は前記カウンター２の計数値が0,2,4,6,8,10,12,14の
ときである。このx0〜x3をレジスタ１のR0〜R3の値によ
って選択し論理和をとることによって、カウンター２の
計数値が一巡する期間中に、レジスタ１で設定した値Ｍ
の区間がハイレベル（論理“1"）になる信号ｙを出力す
る。このタイミングチャートを第５図に示す。上から順
に、カウンター２の計数値、カウンター２の出力信号
C0,C1,C2,C3,論理回路３内部の信号x3,x2,x1,x0,出力信
号ｙ（ただし、レジスタ１の設定値が０から15までにつ
いて順に示してある），基準信号CLK1,の各波形を示し
ている。
発明が解決しようとする課題 しかしながら上記の構成では、カウンターの出力とレ
ジスタの出力を論理演算するだけなので、設定値Ｍの値
によっては、例えば、Ｍが5,6,あるいは10の場合のよう
に、出力信号のハイレベル（論理“1"）またはローレベ
ル（論理“0"）の区間が集中するといった不均一な信号
を発生するという問題点を有していた。
ジスタの出力を論理演算するだけなので、設定値Ｍの値
によっては、例えば、Ｍが5,6,あるいは10の場合のよう
に、出力信号のハイレベル（論理“1"）またはローレベ
ル（論理“0"）の区間が集中するといった不均一な信号
を発生するという問題点を有していた。
本発明は上記従来の問題点を解決するもので、あらか
じめ定められたＮ個の単位区間の内の任意のＭ個の単位
区間がハイレベル（論理“1"）で、他の（Ｎ−Ｍ）個の
単位区間がローレベル（論理“0"）となる信号を発生さ
せるとともに、その信号の不均一な部分を減少させるこ
とのできる信号発生器を提供することを目的とする。
じめ定められたＮ個の単位区間の内の任意のＭ個の単位
区間がハイレベル（論理“1"）で、他の（Ｎ−Ｍ）個の
単位区間がローレベル（論理“0"）となる信号を発生さ
せるとともに、その信号の不均一な部分を減少させるこ
とのできる信号発生器を提供することを目的とする。
課題を解決するための手段 この目的を達成するために本発明の信号発生器は、あ
らかじめ定められたＮ個の単位区間の内の任意のＭ個の
単位区間がハイレベル（論理“1"）であるシリアルデー
タ信号を、単位区間の整数倍だけ遅延させ、遅延時間の
異なるＰチャンネルの信号、すなわち、Ｐビットのパラ
レルデータ信号を作成する遅延手段と、そのＰビットの
パラレルデータ信号中の１の数をカウントする総和演算
を行う第１の加算手段と、その第１の加算手段の出力と
レジスタの出力とを加算する第２の加算手段と、その第
２の加算手段の出力がＰ未満の時はそのままの値を、Ｐ
以上の時はＰを減算した値をそれぞれ前記レジスタに入
力する手段と、前記第２の加算手段の出力がＰ以上の
時、単位区間内だけハイレベル（論理“1"）を出力する
手段から構成されている。
らかじめ定められたＮ個の単位区間の内の任意のＭ個の
単位区間がハイレベル（論理“1"）であるシリアルデー
タ信号を、単位区間の整数倍だけ遅延させ、遅延時間の
異なるＰチャンネルの信号、すなわち、Ｐビットのパラ
レルデータ信号を作成する遅延手段と、そのＰビットの
パラレルデータ信号中の１の数をカウントする総和演算
を行う第１の加算手段と、その第１の加算手段の出力と
レジスタの出力とを加算する第２の加算手段と、その第
２の加算手段の出力がＰ未満の時はそのままの値を、Ｐ
以上の時はＰを減算した値をそれぞれ前記レジスタに入
力する手段と、前記第２の加算手段の出力がＰ以上の
時、単位区間内だけハイレベル（論理“1"）を出力する
手段から構成されている。
作用 この構成によって、時間軸上に異なっている単位区間
の間で演算することができ、出力信号のハイレベル（論
理“1"）またはローレベル（論理“0"）の区間が集中す
るといった不均一な信号の発生を減少させることができ
る。
の間で演算することができ、出力信号のハイレベル（論
理“1"）またはローレベル（論理“0"）の区間が集中す
るといった不均一な信号の発生を減少させることができ
る。
実 施 例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例における信号発生器のブ
ロック図を示すものである。第１図において、１はレジ
スタ,2は基準信号CLK1を所定の値Ｎまで繰り返し計数す
るカウンター,3は前記レジスタ１とカウンター２の出力
を論理演算する論理回路、４は前記論理回路３の出力信
号を基準信号CLK1によって遅延させるシフトレジスタ、
５は前記シフトレジスタ４から、互いに単位区間の整数
倍だけ遅延時間が異なるＰチャンネルの遅延信号、すな
わち、Ｐビットのパラレルデータ信号を入力し、前記Ｐ
ビットのパラレルデータ信号中の１の数を順次カウント
して総和演算を行うインクリメンタ回路として働く加算
器、７はレジスタ、６は前記加算器５とレジスタ７の出
力を加算演算する加算器、８は前記加算器６の出力信号
を入力し、その入力した信号の値によって出力信号ｚ
と、前記レジスタ７に入力する値を決定するレジスタで
ある。なお、１のレジスタ,2のカウンター,3の論理回路
は従来例の構成と同じものである。
ロック図を示すものである。第１図において、１はレジ
スタ,2は基準信号CLK1を所定の値Ｎまで繰り返し計数す
るカウンター,3は前記レジスタ１とカウンター２の出力
を論理演算する論理回路、４は前記論理回路３の出力信
号を基準信号CLK1によって遅延させるシフトレジスタ、
５は前記シフトレジスタ４から、互いに単位区間の整数
倍だけ遅延時間が異なるＰチャンネルの遅延信号、すな
わち、Ｐビットのパラレルデータ信号を入力し、前記Ｐ
ビットのパラレルデータ信号中の１の数を順次カウント
して総和演算を行うインクリメンタ回路として働く加算
器、７はレジスタ、６は前記加算器５とレジスタ７の出
力を加算演算する加算器、８は前記加算器６の出力信号
を入力し、その入力した信号の値によって出力信号ｚ
と、前記レジスタ７に入力する値を決定するレジスタで
ある。なお、１のレジスタ,2のカウンター,3の論理回路
は従来例の構成と同じものである。
以上のように構成された本実施例の信号発生器につい
て、以下その動作を説明する。
て、以下その動作を説明する。
第２図は本発明に用いる４のシフトレジスタ,5の加算
器,6の加算器,7のレジスタ,8のレジスタの一実施例を示
す回路図である。
器,6の加算器,7のレジスタ,8のレジスタの一実施例を示
す回路図である。
まず、レジスタ１に設定値Ｍが書き込まれていると仮
定する。次に、カウンター２に基準信号CLK1が入力され
ると、カウンター２は基準信号CLK1のパルスを順次計数
する。次に、レジスタ１とカウンター２の出力は論理回
路３に入力され、論理演算を行った後、信号ｙを出力す
る。次に、信号ｙはシストレジスタ４に入力され、前記
基準信号CLK1によって順次遅延される。第２図の回路図
に示すように、６個のＤ型フリップフロップ（以下FFと
略す）を直列に配置してシフトレジスタ４を構成し、入
力側から１番目,5番目,6番目のFFの出力信号をy1,y5,
y6,とすると、これらの信号はそれぞれ、前記基準信号C
LK1の１周期を１単位区間として、信号ｙを単位区間の
整数倍、すなわち１単位区間,5単位区間,6単位区間遅延
した信号となる。次に、それぞれ前記単位区間の整数倍
だけ遅延時間が異なる４チャンネルの信号、すなわち、
４ビットのパラレルデータ入力信号、y,y1,y5,y6は、加
算器５に入力され、入力信号中の１の数をカウントし
て、総和演算が行われる。よって加算器５の総和演算決
果は0,1,2,3,4の内のいずれかの値となり、信号S0,S1,S
2の３ビットによって出力される。次に、加算器５の出
力信号S0,S1,S2は、後述するレジスタ７の出力信号R0,R
1と共に加算器６に入力される。このときレジスタ７の
出力信号R0,R1は、数値0,1,2,3を２ビットで表わしてい
る信号であり、加算器６はこのR0,R1と前記加算器５の
出力信号S0,S1,S2の加算演算を行う。よって、加算器６
の演算結果は明らかに、01,2,3,4,5,6,7の内のいずれか
の値となり、信号Σ0,Σ1,Σ２の３ビットによって出力
される。次に、加算器６の出力信号Σ0,Σ1,Σ２は、前
記基準信号CLK1を反転した信号であるCLK2の立上りのタ
イミングでレジスタ８に入力される。レジスタ８は３個
のFFで前記加算器６の出力信号Σ0,Σ1,Σ２を一時記憶
し出力する。この出力信号は入力信号の下位２ビット信
号であるΣ0,Σ１を記憶した信号z0,z1と、入力信号の
最上位ビット信号を記憶した信号ｚの２系統に分かれ、
このz0,z1はCLK1の立ち上がりタイミングでレジスタ７
に入力される。レジスタ８のクロック信号にCLK2をレジ
スタ７のクロック信号にCLK1を用いて各レジスタに演算
結果を入力するのは、データの記憶タイミングの調整の
ためである。すなわち、加算器６の加算結果Σ０、Σ
１、Σ２をレジスタ８にCLK2の立ち上がりタイミング
（＝CLK1の立下りタイミング）で取り込み、レジスタ８
の出力z0,z1をレジスタ７にCLK1の次の立ち上がりタイ
ミングで取り込む。そして、レジスタ７の出力R0、R1を
加算器６に入力して次の加算を行う。このようなレジス
タ入力手段をとる事により、加算器６へのフィードバッ
クされるデータR0、R1を含む演算が十分なタイミング余
裕をもって、行う事ができる。信号z0,z1は、加算器６
の演算結果が４未満のとき（加算器５に入力される互い
に異なる遅延時間を持つチャンネル数未満のとき）は、
そのままの値を、４以上のときは、４を減算した値をそ
れぞれ記憶している。そこでこの信号z0,z1は、前記レ
ジスタ７に入力され、前記基準信号CLK1の立上りのタイ
ミングでレジスタ７に記憶される。また、前記出力ｚ
は、３ビット２進データ値の最上位の３ビット目である
ので、前記加算器６の出力結果が４以上の時だけ“1"を
記憶することになり、従って、前記演算結果がＰ以上
（実施例では４以上）の時、1CLK期間の単位区間内だけ
“1"を出力する。
定する。次に、カウンター２に基準信号CLK1が入力され
ると、カウンター２は基準信号CLK1のパルスを順次計数
する。次に、レジスタ１とカウンター２の出力は論理回
路３に入力され、論理演算を行った後、信号ｙを出力す
る。次に、信号ｙはシストレジスタ４に入力され、前記
基準信号CLK1によって順次遅延される。第２図の回路図
に示すように、６個のＤ型フリップフロップ（以下FFと
略す）を直列に配置してシフトレジスタ４を構成し、入
力側から１番目,5番目,6番目のFFの出力信号をy1,y5,
y6,とすると、これらの信号はそれぞれ、前記基準信号C
LK1の１周期を１単位区間として、信号ｙを単位区間の
整数倍、すなわち１単位区間,5単位区間,6単位区間遅延
した信号となる。次に、それぞれ前記単位区間の整数倍
だけ遅延時間が異なる４チャンネルの信号、すなわち、
４ビットのパラレルデータ入力信号、y,y1,y5,y6は、加
算器５に入力され、入力信号中の１の数をカウントし
て、総和演算が行われる。よって加算器５の総和演算決
果は0,1,2,3,4の内のいずれかの値となり、信号S0,S1,S
2の３ビットによって出力される。次に、加算器５の出
力信号S0,S1,S2は、後述するレジスタ７の出力信号R0,R
1と共に加算器６に入力される。このときレジスタ７の
出力信号R0,R1は、数値0,1,2,3を２ビットで表わしてい
る信号であり、加算器６はこのR0,R1と前記加算器５の
出力信号S0,S1,S2の加算演算を行う。よって、加算器６
の演算結果は明らかに、01,2,3,4,5,6,7の内のいずれか
の値となり、信号Σ0,Σ1,Σ２の３ビットによって出力
される。次に、加算器６の出力信号Σ0,Σ1,Σ２は、前
記基準信号CLK1を反転した信号であるCLK2の立上りのタ
イミングでレジスタ８に入力される。レジスタ８は３個
のFFで前記加算器６の出力信号Σ0,Σ1,Σ２を一時記憶
し出力する。この出力信号は入力信号の下位２ビット信
号であるΣ0,Σ１を記憶した信号z0,z1と、入力信号の
最上位ビット信号を記憶した信号ｚの２系統に分かれ、
このz0,z1はCLK1の立ち上がりタイミングでレジスタ７
に入力される。レジスタ８のクロック信号にCLK2をレジ
スタ７のクロック信号にCLK1を用いて各レジスタに演算
結果を入力するのは、データの記憶タイミングの調整の
ためである。すなわち、加算器６の加算結果Σ０、Σ
１、Σ２をレジスタ８にCLK2の立ち上がりタイミング
（＝CLK1の立下りタイミング）で取り込み、レジスタ８
の出力z0,z1をレジスタ７にCLK1の次の立ち上がりタイ
ミングで取り込む。そして、レジスタ７の出力R0、R1を
加算器６に入力して次の加算を行う。このようなレジス
タ入力手段をとる事により、加算器６へのフィードバッ
クされるデータR0、R1を含む演算が十分なタイミング余
裕をもって、行う事ができる。信号z0,z1は、加算器６
の演算結果が４未満のとき（加算器５に入力される互い
に異なる遅延時間を持つチャンネル数未満のとき）は、
そのままの値を、４以上のときは、４を減算した値をそ
れぞれ記憶している。そこでこの信号z0,z1は、前記レ
ジスタ７に入力され、前記基準信号CLK1の立上りのタイ
ミングでレジスタ７に記憶される。また、前記出力ｚ
は、３ビット２進データ値の最上位の３ビット目である
ので、前記加算器６の出力結果が４以上の時だけ“1"を
記憶することになり、従って、前記演算結果がＰ以上
（実施例では４以上）の時、1CLK期間の単位区間内だけ
“1"を出力する。
第３図は、上記動作のタイミングチャートである。た
だし、レジスタ１の設定値Ｍは６で、シフトレジスタ
４、レジスタ７、レジスタ８のFFの初期出力値は“0"で
あると仮定してある。上から、カウンター２の計数値、
信号ｙ、シフトレジスタ４の出力信号y1,y5,y6,加算器
５の出力信号S2,S1,S0及びその値、レジスタ７の出力信
号R1,R0及びその値、加算器６の出力信号Σ2,Σ1,Σ０
及びその値、基準信号CLK1,レジスタ８の出力信号でレ
ジスタ７の入力信号であるz1,z0,出力信号ｚを示してあ
る。
だし、レジスタ１の設定値Ｍは６で、シフトレジスタ
４、レジスタ７、レジスタ８のFFの初期出力値は“0"で
あると仮定してある。上から、カウンター２の計数値、
信号ｙ、シフトレジスタ４の出力信号y1,y5,y6,加算器
５の出力信号S2,S1,S0及びその値、レジスタ７の出力信
号R1,R0及びその値、加算器６の出力信号Σ2,Σ1,Σ０
及びその値、基準信号CLK1,レジスタ８の出力信号でレ
ジスタ７の入力信号であるz1,z0,出力信号ｚを示してあ
る。
以上のように本実施例によれば、Ｎ個（16個）の単位
区間の内のＭ個（６個）の単位区間がハイレベル（論理
“1"）である信号ｙを、シフトレジスタ４によって遅延
させ、単位区間の整数倍だけ遅延時間が異なるＰチャン
ネル（４チャンネル）の遅延信号y,y1,y5,y6を、それぞ
れ加算器５によって総和演算し、その加算器５の出力と
レジスタ７の出力を加算器６によって加算演算し、加算
器６の出力信号の最上位１ビットを除いた下位２ビット
をレジスタ８によって一時記憶し、前記レジスタ７の次
の単位区間で出力するための値の入力値として帰還さ
せ、加算器６の出力信号の最上位ビットはレジスタ８に
よって一時記憶させ出力することにより、信号ｙのハイ
レベル（論理“1"）またはローレベル（論理“0"）の区
間が集中するといった不均一な信号を簡単に不均一な部
分を減少させた信号に変換することができる。
区間の内のＭ個（６個）の単位区間がハイレベル（論理
“1"）である信号ｙを、シフトレジスタ４によって遅延
させ、単位区間の整数倍だけ遅延時間が異なるＰチャン
ネル（４チャンネル）の遅延信号y,y1,y5,y6を、それぞ
れ加算器５によって総和演算し、その加算器５の出力と
レジスタ７の出力を加算器６によって加算演算し、加算
器６の出力信号の最上位１ビットを除いた下位２ビット
をレジスタ８によって一時記憶し、前記レジスタ７の次
の単位区間で出力するための値の入力値として帰還さ
せ、加算器６の出力信号の最上位ビットはレジスタ８に
よって一時記憶させ出力することにより、信号ｙのハイ
レベル（論理“1"）またはローレベル（論理“0"）の区
間が集中するといった不均一な信号を簡単に不均一な部
分を減少させた信号に変換することができる。
さらに、遅延時間が異なる信号をＰ＝４チャンネルと
することによって、加算器６の出力値がＰ未満のときは
そのままの値をＰ以上のときはＰを減算した値をそれぞ
れレジスタ７に入力するという演算部分の回路を、レジ
スタ８の最上位ビットを切り捨てるというだけで簡単に
実現することが可能となる。
することによって、加算器６の出力値がＰ未満のときは
そのままの値をＰ以上のときはＰを減算した値をそれぞ
れレジスタ７に入力するという演算部分の回路を、レジ
スタ８の最上位ビットを切り捨てるというだけで簡単に
実現することが可能となる。
なお、本実施例ではＰ＝４とし、遅延信号を１単位区
間、５単位区間、６単位区間遅延した信号としたが、Ｐ
は２以上の整数であり、遅延信号は互いに何単位区間異
なっていてもよい。信号ｙの不均一が著しい場合、Ｐの
値を大きくし遅延信号相互の間の単位区間を大きくする
ことによって、いっそう均一な信号を得ることが可能と
なる。
間、５単位区間、６単位区間遅延した信号としたが、Ｐ
は２以上の整数であり、遅延信号は互いに何単位区間異
なっていてもよい。信号ｙの不均一が著しい場合、Ｐの
値を大きくし遅延信号相互の間の単位区間を大きくする
ことによって、いっそう均一な信号を得ることが可能と
なる。
発明の効果 以上のように本発明は、あらかじめ定められたＮ個の
単位区間の内の、Ｍ個の単位区間がハイレベル（論理
“1"）である信号を、単位区間の整数倍だけ遅延させ、
遅延時間の異なるＰチャンネルの信号を作成する手段
と、そのＰチャンネルの遅延信号をそれぞれ加算する第
１の加算手段と、その第１の加算手段の出力とレジスタ
の出力とを加算する第２の加算手段と、その第２の加算
手段の出力がＰ未満のときはそのままの値を、Ｐ以上の
ときはＰを減算した値を、それぞれ前記レジスタに入力
する手段と、前記第２の加算手段の出力がＰ以上のと
き、単位区間内だけハイレベル（論理“1"）を出力する
手段を設けることにより、出力信号の不均一な部分を減
少することができ、さらに、Ｐ＝2n（ｎは自然数）と設
定することにより、第２の加算手段の出力値を、Ｐ以
上、Ｐ未満で判断する手段がレジスタだけで簡単に実現
することができ、また、単位区間を表わす基準信号を内
部制御信号として用いるだけで他に制御信号を必要とし
ない、簡単な構成で優れた効果を得ることのできる信号
発生器を実現できるものである。
単位区間の内の、Ｍ個の単位区間がハイレベル（論理
“1"）である信号を、単位区間の整数倍だけ遅延させ、
遅延時間の異なるＰチャンネルの信号を作成する手段
と、そのＰチャンネルの遅延信号をそれぞれ加算する第
１の加算手段と、その第１の加算手段の出力とレジスタ
の出力とを加算する第２の加算手段と、その第２の加算
手段の出力がＰ未満のときはそのままの値を、Ｐ以上の
ときはＰを減算した値を、それぞれ前記レジスタに入力
する手段と、前記第２の加算手段の出力がＰ以上のと
き、単位区間内だけハイレベル（論理“1"）を出力する
手段を設けることにより、出力信号の不均一な部分を減
少することができ、さらに、Ｐ＝2n（ｎは自然数）と設
定することにより、第２の加算手段の出力値を、Ｐ以
上、Ｐ未満で判断する手段がレジスタだけで簡単に実現
することができ、また、単位区間を表わす基準信号を内
部制御信号として用いるだけで他に制御信号を必要とし
ない、簡単な構成で優れた効果を得ることのできる信号
発生器を実現できるものである。
第１図は本発明の一実施例における信号発生器のブロッ
ク図、第２図は本発明の一実施例における回路図、第３
図は第２図の回路の動作を説明するためのタイムチャー
ト、第４図は従来の信号発生器の回路図、第５図は第４
図の回路の動作を説明するためのタイムチャートであ
る。 １……レジスタ、２……カウンター、３……論理回路、
４……シフトレジスタ、５……加算器、６……加算器、
７……レジスタ、８……レジスタ、INV……インバー
タ、CLK1……基準信号、CLK2……制御信号、ｙ……信
号、ｚ……出力信号。
ク図、第２図は本発明の一実施例における回路図、第３
図は第２図の回路の動作を説明するためのタイムチャー
ト、第４図は従来の信号発生器の回路図、第５図は第４
図の回路の動作を説明するためのタイムチャートであ
る。 １……レジスタ、２……カウンター、３……論理回路、
４……シフトレジスタ、５……加算器、６……加算器、
７……レジスタ、８……レジスタ、INV……インバー
タ、CLK1……基準信号、CLK2……制御信号、ｙ……信
号、ｚ……出力信号。
Claims (1)
- 【請求項１】あらかじめ定められたＮ個の単位区間の内
の、Ｍ個の単位区間がハイレベル（論理“1"）となるシ
リアルデータの第１の信号を発生する手段と、その第１
の信号より、互いに前記単位区間の整数倍だけ遅延時間
が異なるＰチャンネルの遅延信号を作成する遅延手段
と、そのＰチャンネルのパラレルデータとなる遅延信号
の“1"の数の総和演算を行う第１の加算手段と、その第
１の加算手段の出力とレジスタの出力とを加算する第２
の加算手段と、その第２の加算手段の出力がＰ未満の時
はそのままの値を、Ｐ以上の時はＰを減算した値をそれ
ぞれ前記レジスタに入力する手段と、前記第２の加算手
段の出力がＰ以上の時、前記１単位区間がハイレベルと
なる第２の信号を出力する手段よりなる信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198242A JP2563503B2 (ja) | 1988-08-09 | 1988-08-09 | 信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198242A JP2563503B2 (ja) | 1988-08-09 | 1988-08-09 | 信号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247913A JPH0247913A (ja) | 1990-02-16 |
| JP2563503B2 true JP2563503B2 (ja) | 1996-12-11 |
Family
ID=16387870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198242A Expired - Fee Related JP2563503B2 (ja) | 1988-08-09 | 1988-08-09 | 信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563503B2 (ja) |
-
1988
- 1988-08-09 JP JP63198242A patent/JP2563503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247913A (ja) | 1990-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |