JPH1185474A - 乱数発生装置およびそれを用いたノイズ発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路のハードウェアの量を増大させることな
く、極端な値が連続して生成されることを回避でき、良
好な分布特性を持つ正規乱数を発生できる乱数発生装置
およびそれを用いたノイズ発生装置を実現する。 【解決手段】 Ｍ系列発生器１００により発生された乱
数列を並べ替え回路１１０により並べ替えて、乱数列Ｍ
Ｓ０〜ＭＳ５を発生し、ＥＸ系列発生器１２０ａにより
発生された正と負の乱数ＥＳ１，ＥＳ２とともに排他論
理加算器１３０＿１，１３０＿２に入力し、それぞれの
乱数のビット毎の排他論理和を算出し、ＣＳＡツリー１
４０と全加算器１５０からなる論理演算回路により加算
処理を行い、正規分布特性を有する乱数ＮＤａを発生す
るので、極端な値が連続して生成されることを回避で
き、良好な分布特性を維持できる乱数発生装置を実現で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、乱数発生装置、例
えば、正規分布特性を有する乱数を発生する乱数発生装
置およびそれを用いたノイズ発生装置に関するものであ
る。

【０００２】

【従来の技術】正規分布特性を有する乱数を発生する方
法として、一様分布乱数発生手段により生成した一様乱
数列から複数の乱数を選出してそれらを加算する方法が
一般的に用いられている。例えば、Ｍ系列発生手段によ
り一様分布特性を持つ擬似乱数を発生し、これに基づき
加算法により正規分布乱数を発生することができる。

【０００３】ところが、Ｍ系列発生手段から同時に複数
ビットを使用することにより生成された一様乱数列は、
完全にランダムな乱数ではなく、これに基づいて発生さ
れた正規分布乱数の系列間にある程度相関が存在すると
いう問題がある。これを解決するために、Ｍ系列発生手
段により一様乱数列を発生する他に、これを別に同じビ
ット幅を持つ他の一様乱数列をさらに発生し、これらの
乱数列をそれぞれビットごとの排他論理和（エクスクル
ーシブＯＲ）を取ることにより、新たに正規分布特性を
持つ乱数列が得られる。この方法により生成された正規
分布乱数は、系列間の相関が大幅に低減されるので、当
該乱数列に基づき、良好な分布特性を有するノイズ信号
を発生することができる。

【０００４】図７は、このような乱数発生装置およびそ
れを用いて正規分布特性を持つノイズを生成するノイズ
発生装置の一例を示している。図示のように、乱数発生
装置１０は、Ｍ系列発生器１００、並べ替え回路１１
０、ＥＸ系列発生器１２０、排他論理加算器１３０、Ｃ
ＳＡツリー１４０、全加算器１５０により構成されてい
る。乱数発生装置１０により発生された正規分布特性を
有する乱数列ＮＤがＤＡ変換器２０に入力され、これに
よりアナログ信号に変換され、正規分布特性を持つノイ
ズ信号ＮＳが得られる。

【０００５】Ｍ系列発生器１００は、所定のビット幅を
持つＭ系列の乱数列を発生し、並べ替え回路１１０に出
力する。並べ替え回路１１０は、Ｍ系列の乱数列を受け
て、それらに対してビットの並べ替えを行ない、その結
果、複数の乱数ＭＳ０〜ＭＳ５を発生して、排他論理加
算器１３０に出力する。

【０００６】また、ＥＸ系列発生器１２０は、もとのＭ
系列とは異なる系列ＥＳを発生し、排他論理加算器１３
０に出力する。排他論理加算器１３０は、ＥＸ系列発生
器１２０からの系列ＥＳおよび並べ替え回路１１０から
の複数の乱数ＭＳ０〜ＭＳ５を用いて、ビット毎の排他
論理加算を行い、演算結果として乱数列ＭＯＵＴを生成
し、ＣＳＡツリー１４０に出力する。

【０００７】ＣＳＡツリー１４０は、３入力２出力の論
理回路であるキャリーセーブアダー（ＣＳＡ）により構
成されている。ＣＳＡツリー１４０により、入力された
乱数列ＭＯＵＴに対して高速なディジタル加算処理が行
なわれる。処理結果として、キャリーを示す複数のビッ
トを有するデータＣと論理和を示す複数のビットを有す
るデータＳがそれぞれ出力される。これらのデータが全
加算器１５０により加算され、その結果として正規分布
特性を持つ乱数データＮＤが発生される。

【０００８】さらに、乱数データＮＤがＤＡ変換器２０
によりアナログ信号に変換され、変換結果としてノイズ
信号ＮＳが出力される。このように構成された乱数発生
装置およびノイズ発生装置により、良好な正規分布特性
を持つ乱数列を発生でき、それに基づき正規分布ノイズ
を生成することができる。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来の乱数発生装置１０においては、Ｍ系列以外の別の乱
数列発生装置であるＥＸ系列発生器１２０により発生さ
れた乱数列ＥＳ２においては、各ビットがともに“０”
から“１”に変化する状態遷移が存在するため、Ｍ系列
の乱数の状態に応じて、例えば、“１”のビット数が少
ないときに、排他論理加算器１３０により出力される乱
数データにおいて“１”のビット数が非常に少ないデー
タから殆どのビットが“１”のデータに変化することが
ある。

【００１０】例えば、図８に示すような乱数データの系
列においては、乱数データにおいて“１”のビットが１
個の状態が続く。このため、出力データがこのような殆
どのビットが“０”から“１”に変化する変化点におい
て出力信号の振動が暫く繰り返すことになるという不利
益がある。

【００１１】さらに、１０^-8の頻度で発生する乱数デー
タが５個続く確率が１０^-40 である。この程度の発生頻
度であると、擬似乱数の周期中に一度も発生しないこと
がある。ところが、図７に示す従来の乱数発生装置にお
いては、その発生率が高くなり、擬似乱数の１周期中に
何度も発生してしまうことがある。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路のハードウェアの量を増大
させることなく、極端な値が連続して生成されることを
回避でき、良好な分布特性を持つ正規乱数を発生可能な
乱数発生装置およびそれを用いたノイズ発生装置を提供
することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、正規分布特性を有する乱数列を発生する
乱数発生装置であって、一様分布特性を有する一様乱数
を発生する一様乱数発生手段と、上記一様乱数とは異な
り、且つ０と１の両方の値の数が概略等しい系列を生成
する数列発生手段と、上記数列発生手段により得られた
数と上記一様乱数の各ビットの排他論理和を求める第１
の論理演算手段と、上記第１の論理演算手段の出力信号
に応じて、正規分布特性を有する正規乱数を発生する第
２の論理演算手段とを有する。

【００１４】また、本発明では、好適には上記一様乱数
発生手段は、所定の周期を有するＭ系列乱数を発生する
Ｍ系列発生手段により構成されている。

【００１５】また、本発明では、上記一様乱数発生手段
により発生された一様乱数列の複数のビットを並べ替え
て、所定のビットを有する他の一様乱数列を生成し上記
第１の論理演算手段に供給する並べ替え手段を有する。

【００１６】また、本発明では、上記第１の論理演算手
段の排他的論理和の結果のビットを並べ替えて、所定の
ビットを有する他の一様乱数列を生成し、上記第２の論
理演算手段に供給する並べ替え手段を有する。

【００１７】また、本発明では、好適には上記数列発生
手段は、各数間のハミング距離和を最大とするような系
列を発生し、且つ、上記数列発生手段により発生された
上記０と１の値を同数有する数は、各ビットの繰り返し
により、上記並べ替え手段により生成した乱数と同じビ
ット幅に拡張する。

【００１８】また、本発明では、好適には上記第２の論
理演算手段は、３ビットの入力データに対して、当該入
力データの“１”のビット数に応じて、キャリーを示す
第１のビットと論理和を示す第２のビットを有する２ビ
ットのデータを出力するキャリーセーブアダーを複数個
有し、これらのキャリーセーブアダーからの複数の出力
信号を用いて加算処理を行なう全加算器を有する。

【００１９】さらに、本発明は、 正規分布特性を有す
るノイズを発生するノイズ発生装置であって、一様分布
特性を有する一様乱数を発生する一様乱数発生手段と、
上記一様乱数とは異なり、且つ正負の両極を生成する数
列発生手段と、上記数列発生手段により得られた数の正
極と負極を同数もしくはほぼ同数上記一様乱数のビット
ごとの排他論理和を求める第１の論理演算手段と、上記
第１の論理演算手段の出力信号に応じて、正規分布特性
を有する正規乱数を発生する第２の論理演算手段と、上
記第２の論理演算手段の出力データをアナログ信号に変
換するディジタル／アナログ変換手段とを有する。

【００２０】本発明によれば、一様乱数発生手段により
発生された一様乱数と数列発生手段により発生された数
の正および負の部分が、第１の論理演算手段により、そ
れぞれビットごとの排他論理和が算出され、これらの排
他論理和が複数のキャリーセーブアダーおよび全加算器
により構成された第２の論理演算手段により、加算処理
が行なわれ、正規分布特性を有する正規乱数列が発生さ
れる。このように、数列発生手段により、０と１の数が
同数の数列を生成できる。このため、一様乱数発生手段
により生成された乱数列、例えば、Ｍ系列の乱数に
“１”のビット数が極端に少ない状態においても、排他
論理和の出力の“０”と“１”のビット数がほぼ一致す
ることになり、極端な値を持つ乱数の発生が抑制され
る。

【００２１】また、上記の乱数発生装置により発生され
た正規分布特性を持つ乱数列のデータがディジタル／ア
ナログ変換手段によりアナログ信号に変換することによ
り、良好な正規分布特性を有する正規ノイズを発生する
ことができる。

【００２２】この結果、本発明の乱数発生装置およびそ
れを用いたノイズ発生装置によれば、ハードウェアの量
を増大させることなく、極端な値が連続して生成される
ことが回避され、発生される乱数列の分布特性の改善が
実現できる。

【００２３】

【発明の実施の形態】図１は本発明に係る乱数発生装置
の一実施形態を示す回路図である。図示のように、本実
施形態の乱数発生装置１０ａは、Ｍ系列発生器１００、
並べ替え回路１１０、ＥＸ系列発生器１２０ａ、排他論
理加算器１３０＿１，１３０＿２、ＣＳＡツリー１４
０、全加算器１５０により構成されている。乱数発生装
置１０ａにより発生された正規分布特性を有する乱数列
ＮＤａがＤＡ変換器２０に入力され、これによりアナロ
グ信号に変換され、正規分布特性を持つノイズ信号ＮＳ
ａが得られる。

【００２４】Ｍ系列発生器１００は、所定のビット幅を
持つＭ系列の乱数列を発生し、並べ替え回路１１０に出
力する。並べ替え回路１１０は、Ｍ系列の乱数列を受け
て、それらに対してビットの並べ替えを行ない、その結
果、複数の乱数ＭＳ０〜ＭＳ５を発生して、排他論理加
算器１３０＿１と１３０＿２にそれぞれ出力する。

【００２５】ＥＸ系列発生器１２０ａは、Ｍ系列とは異
なる乱数列ＥＳ１およびＥＳ２を発生し、排他論理加算
器１３０＿１と１３０＿２にそれぞれ出力する。なお、
乱数列ＥＳ１およびＥＳ２は、それぞれＥＸ系列発生器
１２０ａの正と負の両極から出力された乱数列である。
即ち、これらの乱数列は、ビット毎に論理が反転してい
る。さらに、ＥＸ系列発生器１２０ａにより発生された
正および負の二つの乱数ＥＳ１およびＥＳ２は、一様分
布特性を有しており、且つ、それぞれのハミング距離和
（各クロック毎に“１”と“０”の変化数の１周期分の
合計値）が最大となるように設定されている。

【００２６】排他論理加算器１３０＿１と１３０＿２
は、ＥＸ系列発生器１２０ａからの乱数ＥＳ１，ＥＳ２
および並べ替え回路１１０からの複数の乱数ＭＳ０〜Ｍ
Ｓ５を半分ずつ用いて、ビット毎の排他論理加算を行
い、演算結果として乱数列ＭＯ１，ＭＯ２をそれぞれ生
成し、ＣＳＡツリー１４０に出力する。

【００２７】ＣＳＡツリー１４０は、３入力２出力の論
理回路であるキャリーセーブアダー（ＣＳＡ）により構
成されている。ＣＳＡツリー１４０により、入力された
乱数列ＭＯ１およびＭＯ２に対して高速なディジタル加
算処理が行なわれる。処理結果として、キャリーを示す
複数のビットを有するデータＣａと論理和を示す複数の
ビットを有するデータＳａがそれぞれ出力される。これ
らのデータが全加算器１５０により加算され、その結果
として正規分布特性を持つ乱数データＮＤａが発生され
る。さらに、乱数データＮＤａがＤＡ変換器２０により
アナログ信号に変換され、変換結果としてノイズ信号Ｎ
Ｓａが出力される。

【００２８】このように構成された乱数発生装置および
ノイズ発生装置により、良好な正規分布特性を持つ乱数
列ＮＤａを発生でき、それに基づき正規分布ノイズＮＳ
ａを生成することができる。特にＥＸ系列発生器１２０
ａにより、正と負の乱数ＥＳ１，ＥＳ２がそれぞれ生成
され、排他論理加算器１３０＿１，１３０＿２にそれぞ
れ供給されることにより、例えば、並べ替え回路１１０
の出力乱数データＭＳ０〜ＭＳ５の中に、“１”のビッ
ト数が極端に少ない場合でも、排他論理和ＭＯ１，ＭＯ
２における“０”と“１”のビット数が概略一致するこ
とになり、これにより、乱数発生装置により極端の値を
持つ乱数列が連続して生成されることが回避され、発生
される乱数列ＮＤａの分布特性が改善される。

【００２９】図２は、Ｍ系列発生器１００の一構成例を
示している。図示のように、Ｍ系列発生器１００は、シ
フトレジスタＳＲ１〜ＳＲ１３および排他論理和ゲート
（エクスクルーシブＯＲゲート）ＥＧＴ１〜ＥＧＴ６に
より構成されている。

【００３０】シフトレジスタＳＲ１〜ＳＲ１３およびエ
クスクルーシブＯＲゲートＥＧＴ１〜ＥＧＴ６がループ
状に接続され、所定のシフトレジスタの出力の排他論理
和を他のシフトレジスタの入力信号としてそれに入力す
ることにより、ほぼ一様分布特性を有するＭ系列乱数列
を生成される。

【００３１】本実施形態では、Ｍ系列発生器１００によ
り、例えば、７２ビットの乱数列が生成され、並べ替え
回路１１０に出力される。並べ替え回路１１０により並
べ替えを実現する方法としては、Ｍ系列発生器１００を
構成するシフトレジスタと排他論理加算器１３０＿１，
１３０＿２との間に接続関係を設定することにより実現
でき、並べ替えをどのように設定しても、ハードウェア
上必要な素子数は変化しない。

【００３２】７２ビットのＭ系列乱数は、並べ替え回路
１１０により並べ替えられ、次段では１２ビットずつ計
６つの一様乱数ＭＳ０〜ＭＳ５の組みとして扱われる。
これらの一様乱数ＭＳ０〜ＭＳ５がそれぞれ排他論理加
算器１３０＿１，１３０＿２に入力される。

【００３３】図３は、ＥＸ系列発生器１２０ａの一構成
例を示す回路図である。図示のように、本例のＥＸ系列
発生器１２０ａは、６ビットのマスタレジスタＭＬと５
ビットのスレーブレジスタＳＬ、インバータＩＮＶ０〜
ＩＮＶ４、ＡＮＤゲートＡＧＴ１〜ＡＧＴ４、エクスク
ルーシブＯＲゲートＥＯＧＴ１〜ＥＯＧＴ１０により構
成されている。マスタレジスタＭＬはクロック信号ＣＬ
Ｋに応じてシフト動作を行い、例えば、クロック信号Ｃ
ＬＫの立ち上がりエッジで入力端子Ｄ０〜Ｄ５に入力さ
れているデータを取り込み、それぞれ出力端子Ｑ０〜Ｑ
５に出力する。一方、スレーブレジスタＳＬはクロック
信号ＣＬＫの立ち下がりエッジで入力端子Ｄ１〜Ｄ５に
入力されているデータを取り込み、それぞれ出力端子Ｑ
１〜Ｑ５に出力する。また、マスタレジスタＭＬおよび
スレーブレジスタＳＬはともにリセット信号ＲＳＴによ
りリセットされる。

【００３４】ＥＸ系列発生器１２０ａにより、マスタレ
ジスタＭＬの出力端子Ｑ０〜Ｑ５から６ビットの乱数ｍ
ｌ０〜ｍｌ５が得られる。そして、この６ビットの乱数
列を２回繰り返して得られた１２ビットの乱数を、図１
に示す乱数ＥＳ１として、排他論理加算器１３０＿１に
入力される。さらに、図示していないが、例えば、マス
タレジスタＭＬの反転出力端子／Ｑ０〜／Ｑ５から得た
６ビットの乱数列を２回繰り返すことにより、１２ビッ
トの乱数が得られる。この１２ビットの乱数が上述した
乱数ＥＳ１に比べて、各ビットがそれぞれ論理反転にな
っている。この乱数列を図１に示す乱数ＥＳ２として、
排他論理加算器１３０＿２に入力される。

【００３５】図４は、排他論理加算器１３０＿１の一構
成例を示している。図示のように、排他論理加算器１３
０＿１は６個エクスクルーシブＯＲ演算器１３１，１３
２，…，１３６からなる。これらのエクスクルーシブＯ
Ｒ演算器はそれぞれ１２ビットの入力データＡと１２ビ
ットの入力データＢの各ビットのエクスクルーシブＯＲ
を取り、１２ビットのデータを出力する。排他論理加算
器１３０＿１の各エクスクルーシブＯＲ演算器にそれぞ
れ並べ替え回路により発生された１２ビットずつ、計３
個の乱数列ＭＳ０，ＭＳ１，ＭＳ２と、ＥＸ系列発生器
１２０ａにより発生された１２ビットのＥＸ系列ＥＳ１
が入力され、これらのエクスクルーシブＯＲ演算器によ
り、それぞれ１２ビットの乱数列ＭＯ１０〜ＭＯ１２、
合計３６ビットの乱数列ＭＯ１が得られる。

【００３６】排他論理加算器１３０＿２は、上述した排
他論理加算器１３０＿１と同じ構成を有しており、ＥＸ
系列発生器１２０ａにより発生された１２ビットのＥＸ
系列ＥＳ２とべ替え回路により発生された１２ビットず
つ、計３個の乱数列ＭＳ３，ＭＳ４，ＭＳ５とのビット
毎のエクスクルーシブＯＲ演算が行なわれ、演算結果と
して、例えば、１２ビットの乱数列ＭＯ２０〜ＭＯ２
２、合計３６ビットの乱数列ＭＯ２が得られる。

【００３７】乱数列ＭＯ１，ＭＯ２はそれぞえＣＳＡツ
リー１４０に入力される。ＣＳＡツリー１４０は、図５
（ａ）に示すキャリーセーブアダーＣＳＡを基本素子と
して構成されたツリー状の論理演算回路である。図５
（ｂ）は、キャリーセーブアダーＣＳＡの真理値表を示
している。図示のように、キャリーセーブアダーＣＳＡ
は、３ビットの入力ａ２，ａ１，ａ０に応じて、２ビッ
トの出力ｃ，ｓを出力する。また、出力ｃ，ｓは、入力
ａ２，ａ１，ａ０にに基づき、次式に示す論理演算によ
り求められる。

【００３８】

【数１】ｓ＝ａ２(+) ａ１(+) ａ０ ｃ＝（ａ１・ａ０）｜（ａ２・ａ０）｜（ａ２・ａ１）

【００３９】なお、上記の式において、“(+) ”は排他
論理和、“・”は論理積、“｜”は論理和をそれぞれ示
している。

【００４０】ＣＳＡツリー１４０は、図５に示すキャリ
ーセーブアダーＣＳＡを複数用いて構成されている。図
６は、ＣＳＡツリー１４０の一部分１４０＿０の構成例
を示している。図示のように、ＣＳＡツリー１４０の部
分回路１４０＿０は、７つのキャリーセーブアダーＣＳ
Ａ００，ＣＳＡ０１，ＣＳＡ１１，ＣＳＡ１２，ＣＳＡ
１０，ＣＳＡ２０およびＣＳＡ２１により構成されてい
る。

【００４１】部分回路１４０＿０は４ビットのデータｃ
ｉ０＿３，ｃｉ０＿２，ｃｉ０＿１，ｃｉ０＿０、３ビ
ットのデータｃｉ１＿２，ｃｉ１＿１，ｃｉ１＿０、２
ビットのデータｃｉ２＿１，ｃｉ２＿０および１ビット
のデータｃｉ３、合計１０ビットの入力データに対し
て、７つのキャリーセーブアダーＣＳＡ００，ＣＳＡ０
１，ＣＳＡ１０，ＣＳＡ１１，ＣＳＡ１２，ＣＳＡ２０
およびＣＳＡ２１を用いて加算処理を行い、２ビットの
キャリアデータｃ＿０，ｃ＿１および３ビットの論理和
信号ｓ＿０，ｓ＿１，ｓ＿２を生成し、部分回路１４０
＿０の演算結果として出力する。なお、ＣＳＡツリー１
４０は本実施形態の中で最も論理段数を必要とする部分
であるが、フィードバックを含まないので、途中で適当
にラッチを配置することにより、回路のスループット、
即ち最高動作周波数を維持することができる。

【００４２】ＣＳＡツリー１４０により得られた複数の
キャリーデータＣａおよび複数の論理和データＳａが全
加算器１５０に入力される。全加算器１５０により、こ
れらの入力データＣａ，Ｓａに応じて加算処理が行なわ
れ、演算の結果、例えば、１０ビットの乱数ＮＤａが出
力される。この乱数ＮＤａが、良好な正規分布を特性を
持つ正規乱数であり、且つ、ＥＸ系列発生器１２０ａに
より、正と負の二つの乱数ＥＳ１，ＥＳ２がそれぞれ発
生され、排他論理加算器１３０＿１，１３０＿２によ
り、一様乱数列ＭＳ０〜ＭＳ５とのエクスクルーシブＯ
Ｒが算出されるので、乱数ＮＤａにおいて極端な値が連
続発生されることが回避され、良好な正規分布特性が保
証される。

【００４３】以下、図１を参照しながら、本実施形態の
乱数発生装置の動作について説明する。Ｍ系列発生器１
００により、例えば、７２ビットのＭ系列が発生され、
並べ替え回路１１０により並べ替えが行なわれ、１２ビ
ットを有する６個の乱数列ＭＳ０〜ＭＳ５が生成され、
それぞれ排他論理加算器１３０＿１，１３０＿２に入力
される。そして、ＥＸ系列発生器１２０ａにより、１２
ビットを有する正と負の二つの乱数列ＥＳ１，ＥＳ２が
発生され、それぞれ排他論理加算器１３０＿１，１３０
＿２に入力される。

【００４４】排他論理加算器１３０＿１，１３０＿２に
より、１２ビットの乱数列ＥＳ１と乱数列ＭＳ０〜ＭＳ
２および１２ビットの乱数列ＥＳ２と乱数列ＭＳ３〜Ｍ
Ｓ５とのそれぞれのビット毎のエクスクルーシブＯＲが
求められ、計７２ビットの乱数列ＭＯ１，ＭＯ２が得ら
れる。Ｍ系列中の０／１数が片寄っている場合これらの
乱数列ＭＯ１，ＭＯ２の両者を合わせると０／１数がほ
ぼ均衡する。

【００４５】排他論理加算器１３０＿１，１３０＿２に
より得られた乱数列ＭＯ１，ＭＯ２は、ＣＳＡツリー１
４０および全加算器１５０により、加算処理が行なわ
れ、演算結果、正規分布特性を有する乱数ＮＤａが生成
される。また、この乱数発生装置１０ａにより発生され
た正規乱数ＮＤａがＤＡ変換器２０によりアナログ信号
に変換され、変換の結果として良好な正規分布特性を持
つノイズ信号ＮＳａが発生される。

【００４６】以上説明したように、本実施形態によれ
ば、Ｍ系列発生器１００により発生された乱数列を並べ
替え回路１１０により並べ替えて、第１の乱数である乱
数ＭＳ０〜ＭＳ５を発生し、第２の乱数発生手段である
ＥＸ系列発生器１２０ａにより発生された正と負の二つ
の乱数ＥＳ１，ＥＳ２とともに、第１および第２の論理
演算手段である排他論理加算器１３０＿１，１３０＿２
に入力し、それぞれの乱数のビット毎の排他論理和を算
出し、ＣＳＡツリー１４０と全加算器１５０からなる第
３の論理演算手段により加算処理を行い、正規分布特性
を有する乱数ＮＤａを発生するので、極端な値が連続し
て生成されることが回避され、良好な正規分布特性を実
現できる乱数発生装置を実現できる。

【００４７】なお、並べ替え回路１１０を排他論理和回
路１３０の後段に設けることもできることは明らかであ
る。

【００４８】

【発明の効果】以上説明したように、本発明の乱数発生
装置およびそれを用いたノイズ発生装置によれば、ハー
ドウェアの量を増大させることなく、極端な値が連続し
て生成されることが回避され、良好な正規分布特性を有
する乱数列およびそれに基づいたノイズ信号を発生でき
る利点がある。

【図面の簡単な説明】

【図１】本発明に係る乱数発生装置およびそれを用いた
ノイズ発生装置の一実施形態を示す回路図である。

【図２】Ｍ系列発生器の一構成例を示す回路図である。

【図３】ＥＸ系列発生器の一構成例を示す回路図であ
る。

【図４】排他論理加算器の一構成例を示す回路図であ
る。

【図５】キャリーセーブアダーＣＳＡの等価回路および
その真理値表を示す図である。

【図６】ＣＳＡツリーの一部分の構成を示す回路図であ
る。

【図７】従来の乱数発生装置およびそれを用いたノイズ
発生装置の一構成例を示す回路図である。

【図８】“１”ビットが極端に少ないＭ系列の乱数例を
示す図である。

【符号の説明】

１０，１０ａ…乱数発生装置、２０…ＤＡ変換器、１０
０…Ｍ系列発生器、１１０…並べ替え回路、１２０，１
２０ａ…ＥＸ系列発生器、１３０，１３０＿１，１３０
＿２…排他論理加算器、１４０…ＣＳＡツリー、１５０
…全加算器。

Claims (9)

【特許請求の範囲】
1. 【請求項１】正規分布特性を有する乱数列を発生する乱
   数発生装置であって、 一様分布特性を有する一様乱数を発生する一様乱数発生
   手段と、 上記一様乱数とは異なり、且つ０と１の両方の値の数が
   概略等しい系列を生成する数列発生手段と、 上記数列発生手段により得られた数と上記一様乱数の各
   ビットの排他論理和を求める第１の論理演算手段と、 上記第１の論理演算手段の出力信号に応じて、正規分布
   特性を有する正規乱数を発生する第２の論理演算手段と
   を有する乱数発生装置。
2. 【請求項２】上記一様乱数発生手段は、所定の周期を有
   するＭ系列乱数を発生するＭ系列発生手段により構成さ
   れている請求項１記載の乱数発生装置。
3. 【請求項３】上記一様乱数発生手段により発生された一
   様乱数列の複数のビットを並べ替えて、所定のビットを
   有する他の一様乱数列を生成し上記第１の論理演算手段
   に供給する並べ替え手段を有する請求項１記載の乱数発
   生装置。
4. 【請求項４】上記第１の論理演算手段の排他的論理和の
   結果のビットを並べ替えて、所定のビットを有する他の
   一様乱数列を生成し、上記第２の論理演算手段に供給す
   る並べ替え手段を有する請求項１記載の乱数発生装置。
5. 【請求項５】上記数列発生手段は、各数間のハミング距
   離和を最大とするような系列を発生し、かつその正負両
   出力を、ともに上記第一の論理演算手段に供給する請求
   項１記載の乱数発生装置。
6. 【請求項６】上記数列発生手段により発生された上記０
   と１の値を同数もしくはほぼ同数になるように繰り返す
   ことで、上記並べ替え手段により生成した乱数と同じビ
   ット幅に拡張する請求項３記載の乱数発生装置。
7. 【請求項７】上記第２の論理演算手段は、３ビットの入
   力データに対して、当該入力データの“１”のビット数
   に応じて、キャリーを示す第１のビットと論理和を示す
   第２のビットを有する２ビットのデータを出力するキャ
   リーセーブアダーを有する請求項１記載の乱数発生装
   置。
8. 【請求項８】上記第２の論理演算手段は、上記キャリー
   セーブアダーを複数個有し、これらのキャリーセーブア
   ダーからの複数の出力信号を用いて加算処理を行なう全
   加算器を有する請求項７記載の乱数発生装置。
9. 【請求項９】正規分布特性を有するノイズを発生するノ
   イズ発生装置であって、 一様分布特性を有する一様乱数を発生する一様乱数発生
   手段と、 上記一様乱数とは異なり、且つ正負の両極を生成する数
   列発生手段と、 上記数列発生手段により得られた数の正極と負極を同数
   もしくはほぼ同数上記一様乱数のビットごとの排他論理
   和を求める第１の論理演算手段と、 上記第１の論理演算手段の出力信号に応じて、正規分布
   特性を有する正規乱数を発生する第２の論理演算手段
   と、 上記第２の論理演算手段の出力データをアナログ信号に
   変換するディジタル／アナログ変換手段とを有するノイ
   ズ発生装置。