JP3207997B2 - データ変換装置 - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ変換装置に係
り、特に８ビットで構成されたソースデータを入力フラ
グにより１０ビット変調データに変換させる装置に関す
る。
り、特に８ビットで構成されたソースデータを入力フラ
グにより１０ビット変調データに変換させる装置に関す
る。
【０００２】
【従来の技術】ディジタルオーディオプロセスシステム
において、音声信号は通常44.1MHz でサンプリングされ
８ビットソースデータで量子化される。ディジタル形の
ソースデータは記録媒体の性質に応えるための変調デー
タに変換される。例えばＤＣＣ（ディジタルコンパクト
カセット）等のようにテープに記録される音声信号のソ
ースデータは“１”のビット数が４〜６個の範囲に制限
される１０ビット変調データに変換される。
において、音声信号は通常44.1MHz でサンプリングされ
８ビットソースデータで量子化される。ディジタル形の
ソースデータは記録媒体の性質に応えるための変調デー
タに変換される。例えばＤＣＣ（ディジタルコンパクト
カセット）等のようにテープに記録される音声信号のソ
ースデータは“１”のビット数が４〜６個の範囲に制限
される１０ビット変調データに変換される。
【０００３】ここで、２５６種の８ビットソースデータ
は、入力フラグが“０”か“１”かによって２種の１０
ビット変調データ中その一つにそれぞれ変換される。入
力フラグは、その以前のデータ変換において変換された
１０ビット変調データ中ビット“１”の数字とビット
“０”の数字の関係を示す。例えば、入力フラグ“０”
は、直前の変調データにおいてビット“１”の数がビッ
ト“０”の数と等しかったり小さい場合を示し、入力フ
ラグ“１”は、直前の変調データにおいてビット“１”
の数がビット“０”の数より大きい場合を示す。ここ
で、入力フラグは、直前の変調データにおいて対応する
出力フラグと同一である。従って、ビット”１”の数と
ビット“０”の数の均衡のためには、８ビットソースデ
ータは入力フラグが“０”の場合にビット“１”の数が
５あるいは６である１０ビット変調データに変換され、
入力フラグが“１”の場合にはビット“１”の数が４あ
るいは５である１０ビット変調データに変換される。
は、入力フラグが“０”か“１”かによって２種の１０
ビット変調データ中その一つにそれぞれ変換される。入
力フラグは、その以前のデータ変換において変換された
１０ビット変調データ中ビット“１”の数字とビット
“０”の数字の関係を示す。例えば、入力フラグ“０”
は、直前の変調データにおいてビット“１”の数がビッ
ト“０”の数と等しかったり小さい場合を示し、入力フ
ラグ“１”は、直前の変調データにおいてビット“１”
の数がビット“０”の数より大きい場合を示す。ここ
で、入力フラグは、直前の変調データにおいて対応する
出力フラグと同一である。従って、ビット”１”の数と
ビット“０”の数の均衡のためには、８ビットソースデ
ータは入力フラグが“０”の場合にビット“１”の数が
５あるいは６である１０ビット変調データに変換され、
入力フラグが“１”の場合にはビット“１”の数が４あ
るいは５である１０ビット変調データに変換される。
【０００４】表１〜表６は、入力フラグにロジック状態
による８ビットソースデータの１０ビット変調データお
よび出力フラグへの変換権考案を示している。
による８ビットソースデータの１０ビット変調データお
よび出力フラグへの変換権考案を示している。
【０００５】
【表１】
【０００６】
【表２】
【０００７】
【表３】
【０００８】
【表４】
【０００９】
【表５】
【００１０】
【表６】 このようなデータ変換を遂行するためにデータ変換ルッ
クアップテーブルが用いられてきた。データ変換ルック
アップテーブルは、入力フラグおよびソースデータによ
りアドレスされるメモリで構成される。ここで、アドレ
スのそれぞれは９ビット（入力フラグ１ビット＋ソース
データ８ビット）で構成される。１０ビット変調データ
と１ビット出力フラグがメモリの各アドレスに貯蔵され
ている。
クアップテーブルが用いられてきた。データ変換ルック
アップテーブルは、入力フラグおよびソースデータによ
りアドレスされるメモリで構成される。ここで、アドレ
スのそれぞれは９ビット（入力フラグ１ビット＋ソース
データ８ビット）で構成される。１０ビット変調データ
と１ビット出力フラグがメモリの各アドレスに貯蔵され
ている。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うなデータ変換装置は、比較的大きい（２9 ×１１）メ
モリを必要とする。そのため、データ変換ルックアップ
テーブルを具現するための半導体チップが大きくなり過
ぎ、コストが上昇するだけでなく、他の機能回路も共に
単一チップで構成することが困難になる。
うなデータ変換装置は、比較的大きい（２9 ×１１）メ
モリを必要とする。そのため、データ変換ルックアップ
テーブルを具現するための半導体チップが大きくなり過
ぎ、コストが上昇するだけでなく、他の機能回路も共に
単一チップで構成することが困難になる。
【００１２】本発明の目的は、効率的にデータ変換が遂
行できるデータ変換装置を提供することである。
行できるデータ変換装置を提供することである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるソースデータを変調データに変換する
データ変換装置は、変換の相関関係に基づき構成されて
おり、ソースデータおよび原始入力フラグよりなる第１
アドレスとソースデータおよび変調入力フラグよりなる
第２アドレスが順次的に印加され、第１アドレスに対し
第１臨時データおよび第１臨時フラグを算出し、第２ア
ドレスに対し第２臨時データおよび第２臨時フラグを算
出し、無効アドレスが印加される場合にはユニークな無
効データを出力する縮小されたルックアップテーブル
と、前記ソースデータのビットパターンによりソースデ
ータのグループを判別し、グループ判別信号を出力する
グループ判定部と、前記第１臨時データが無効データか
そうでないかを判断し、第１臨時データが無効データの
場合にアクティブされる無効データ検出信号を出力する
無効データ判定部と、前記臨時フラグおよび前記無効デ
ータ検出信号に基づき出力フラグを算出し、出力フラグ
を次の入力ソースデータに対応されるようにその出力時
点が制御される出力フラグ発生部と、前記無効データ検
出信号および出力フラグ発生部の出力に基づき、前記原
始入力フラグおよび前記変調入力フラグを順次的に前記
縮小されたルックアップテーブルに印加するものであ
り、前記原始入力フラグは出力フラグ発生部の出力と同
一になるフラグ変調部と、前記無効データ検出信号およ
び前記グループ判別信号に基づき制御信号を出力する制
御信号発生部と、前記制御信号により前記第２臨時デー
タを変調し、前記ソースデータに対応される変調データ
を出力する出力補正部を具備する構成を有する。
に、本発明によるソースデータを変調データに変換する
データ変換装置は、変換の相関関係に基づき構成されて
おり、ソースデータおよび原始入力フラグよりなる第１
アドレスとソースデータおよび変調入力フラグよりなる
第２アドレスが順次的に印加され、第１アドレスに対し
第１臨時データおよび第１臨時フラグを算出し、第２ア
ドレスに対し第２臨時データおよび第２臨時フラグを算
出し、無効アドレスが印加される場合にはユニークな無
効データを出力する縮小されたルックアップテーブル
と、前記ソースデータのビットパターンによりソースデ
ータのグループを判別し、グループ判別信号を出力する
グループ判定部と、前記第１臨時データが無効データか
そうでないかを判断し、第１臨時データが無効データの
場合にアクティブされる無効データ検出信号を出力する
無効データ判定部と、前記臨時フラグおよび前記無効デ
ータ検出信号に基づき出力フラグを算出し、出力フラグ
を次の入力ソースデータに対応されるようにその出力時
点が制御される出力フラグ発生部と、前記無効データ検
出信号および出力フラグ発生部の出力に基づき、前記原
始入力フラグおよび前記変調入力フラグを順次的に前記
縮小されたルックアップテーブルに印加するものであ
り、前記原始入力フラグは出力フラグ発生部の出力と同
一になるフラグ変調部と、前記無効データ検出信号およ
び前記グループ判別信号に基づき制御信号を出力する制
御信号発生部と、前記制御信号により前記第２臨時デー
タを変調し、前記ソースデータに対応される変調データ
を出力する出力補正部を具備する構成を有する。
【００１４】この構成において、前記ソースデータは８
ビットデータであり、前記変調データは１０ビットデー
タであり、前記縮小されたルックアップテーブルから出
力される無効データは全部ロジック“０”ビットより構
成される。前記無効データ判定部は前記第１臨時データ
中上位５ビットが全て“０”の場合にアクティブされる
信号を出力するロジック部と、前記ロジック部の出力を
ラッチする第１ラッチとを具備する。
ビットデータであり、前記変調データは１０ビットデー
タであり、前記縮小されたルックアップテーブルから出
力される無効データは全部ロジック“０”ビットより構
成される。前記無効データ判定部は前記第１臨時データ
中上位５ビットが全て“０”の場合にアクティブされる
信号を出力するロジック部と、前記ロジック部の出力を
ラッチする第１ラッチとを具備する。
【００１５】前記フラグ変調部は、前記出力フラグを反
転する第１インバータと、前記無効データ検出信号およ
び前記第１インバータの出力に対し論理ＮＯＲ動作を遂
行する第１ＮＯＲゲートを具備する。前記グループ判定
部は、ソースデータが（００００００００）2 〜（０１
０１１０００）2 の場合にアクティブされる第１グルー
プ判別信号と、ソースデータが（０１０１１００１）2
〜（１１１１００１１）2 の場合にアクティブされる第
２グループ判別信号およびソースデータが（１１１１０
１００）2 〜（１１１１１１１１）2 の場合にアクティ
ブされる第３グループ判別信号を出力する。前記制御信
号発生部は、前記無効データ検出信号がノンアクティブ
とか前記第１グループ判別信号がアクティブの場合にア
クティブされる第１制御信号、前記無効データ検出信号
がアクティブであり前記第１グループ判別信号がアクテ
ィブの場合にアクティブされる第２制御信号と、前記無
効データ検出信号がアクティブであり前記第２グループ
判別信号がアクティブの場合にアクティブされる第３制
御信号を出力する。前記出力補正部は、第１制御信号が
アクティブの場合には前記第２臨時データを変調データ
として出力し、第２制御信号がアクティブの場合には前
記第２臨時データを反転し逆ビット順で配列して得られ
るデータを変調データとして出力し、第３制御信号がア
クティブの場合には前記第２臨時データを逆ビット順で
配列して得られるデータを変調データとして出力する。
前記出力補正部は、多数の選択器および多数の第２ラッ
チを含んで構成される。
転する第１インバータと、前記無効データ検出信号およ
び前記第１インバータの出力に対し論理ＮＯＲ動作を遂
行する第１ＮＯＲゲートを具備する。前記グループ判定
部は、ソースデータが（００００００００）2 〜（０１
０１１０００）2 の場合にアクティブされる第１グルー
プ判別信号と、ソースデータが（０１０１１００１）2
〜（１１１１００１１）2 の場合にアクティブされる第
２グループ判別信号およびソースデータが（１１１１０
１００）2 〜（１１１１１１１１）2 の場合にアクティ
ブされる第３グループ判別信号を出力する。前記制御信
号発生部は、前記無効データ検出信号がノンアクティブ
とか前記第１グループ判別信号がアクティブの場合にア
クティブされる第１制御信号、前記無効データ検出信号
がアクティブであり前記第１グループ判別信号がアクテ
ィブの場合にアクティブされる第２制御信号と、前記無
効データ検出信号がアクティブであり前記第２グループ
判別信号がアクティブの場合にアクティブされる第３制
御信号を出力する。前記出力補正部は、第１制御信号が
アクティブの場合には前記第２臨時データを変調データ
として出力し、第２制御信号がアクティブの場合には前
記第２臨時データを反転し逆ビット順で配列して得られ
るデータを変調データとして出力し、第３制御信号がア
クティブの場合には前記第２臨時データを逆ビット順で
配列して得られるデータを変調データとして出力する。
前記出力補正部は、多数の選択器および多数の第２ラッ
チを含んで構成される。
【００１６】本発明の一実施例による前記出力フラグ発
生部は、無効データ検出信号Ｅ、臨時フラグＦＴおよび
グループ判別信号Ｇ１、Ｇ２、Ｇ３を受信して次の式に
よる出力フラグを算出する組合せ論理回路と、 F0=(E ′∧ FT)∨(E∧G1∧FT′) ∨(E∧G2∧FT) ∨(E∧G3∧FT′) 但し、“∨”は論理和を示し、“∧”は論理積を示し、
“′”は反転を示す。
生部は、無効データ検出信号Ｅ、臨時フラグＦＴおよび
グループ判別信号Ｇ１、Ｇ２、Ｇ３を受信して次の式に
よる出力フラグを算出する組合せ論理回路と、 F0=(E ′∧ FT)∨(E∧G1∧FT′) ∨(E∧G2∧FT) ∨(E∧G3∧FT′) 但し、“∨”は論理和を示し、“∧”は論理積を示し、
“′”は反転を示す。
【００１７】前記組合せ論理回路の出力をラッチしてい
て次のソースデータに対応されるように出力する第３ラ
ッチを含んで構成される。本発明の他の実施例による出
力フラグ発生部は、第２臨時フラグをＦＴ２とし無効デ
ータ検出信号をＥとする時、次の式による出力フラグＦ
０を算出する。 F0=(E ′∧ FT2) ∨(E∧FT2 ′) 但し、“∨”は論理和を示し、“∧”は論理積を示し、
“′”は反転を示す。
て次のソースデータに対応されるように出力する第３ラ
ッチを含んで構成される。本発明の他の実施例による出
力フラグ発生部は、第２臨時フラグをＦＴ２とし無効デ
ータ検出信号をＥとする時、次の式による出力フラグＦ
０を算出する。 F0=(E ′∧ FT2) ∨(E∧FT2 ′) 但し、“∨”は論理和を示し、“∧”は論理積を示し、
“′”は反転を示す。
【００１８】
【作用】ソースデータおよび原始入力フラグよりなる第
１アドレスとソースデータおよび変調入力フラグよりな
る第２アドレスが順次的に縮小されたルックアップテー
ブルに印加され、第１アドレスに対する第１臨時データ
および第１臨時フラグと、第２アドレスに対する第２臨
時データおよび第２臨時フラグが順次的に算出され、無
効アドレスが印加される場合にはユニークな無効データ
が算出される。グループ判定部は、ソースデータに基づ
きグループ判別信号を出力し、無効データ判定部は、第
１臨時データが無効データの場合にアクティブされる無
効データ検出信号を出力する。出力フラグ発生部は、臨
時フラグおよび無効データ検出信号に基づき出力フラグ
を算出する。フラグ変調部は、無効データ検出信号およ
び出力フラグ発生部の出力に基づき、原始入力フラグお
よび変調入力フラグを順次的に出力する。制御信号発生
部は、無効データ検出信号およびグループ判別信号に基
づき制御信号を出力し、このような制御信号により出力
補正部は第２臨時データを補正して変調データを出力す
る。
１アドレスとソースデータおよび変調入力フラグよりな
る第２アドレスが順次的に縮小されたルックアップテー
ブルに印加され、第１アドレスに対する第１臨時データ
および第１臨時フラグと、第２アドレスに対する第２臨
時データおよび第２臨時フラグが順次的に算出され、無
効アドレスが印加される場合にはユニークな無効データ
が算出される。グループ判定部は、ソースデータに基づ
きグループ判別信号を出力し、無効データ判定部は、第
１臨時データが無効データの場合にアクティブされる無
効データ検出信号を出力する。出力フラグ発生部は、臨
時フラグおよび無効データ検出信号に基づき出力フラグ
を算出する。フラグ変調部は、無効データ検出信号およ
び出力フラグ発生部の出力に基づき、原始入力フラグお
よび変調入力フラグを順次的に出力する。制御信号発生
部は、無効データ検出信号およびグループ判別信号に基
づき制御信号を出力し、このような制御信号により出力
補正部は第２臨時データを補正して変調データを出力す
る。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。表１〜表６を参照すれば、ソースデータ、入力フ
ラグ、変調データの相関性により、ソースデータを次の
四つのグループに分類できる。 第１グループ：(00000000)2 〜(01011000)2 のソースデ
ータ 第２グループ：次の表７に示したソースデータ 第３グループ：(01011001)2 〜(11110011)2 で第２グル
ープに属しないソースデータ 第４グループ：(11110100)2 〜(11111111)2 のソースデ
ータ
する。表１〜表６を参照すれば、ソースデータ、入力フ
ラグ、変調データの相関性により、ソースデータを次の
四つのグループに分類できる。 第１グループ：(00000000)2 〜(01011000)2 のソースデ
ータ 第２グループ：次の表７に示したソースデータ 第３グループ：(01011001)2 〜(11110011)2 で第２グル
ープに属しないソースデータ 第４グループ：(11110100)2 〜(11111111)2 のソースデ
ータ
【００２０】
【表７】 以下、説明の便宜のために、入力フラグ“０”に対応さ
れる変調データおよび出力フラグをそれぞれ第１種変調
データおよび第１種出力フラグとし、入力フラグ“１”
に対応される変調データおよび出力フラグを第２種変調
データおよび第２種出力フラグとする。
れる変調データおよび出力フラグをそれぞれ第１種変調
データおよび第１種出力フラグとし、入力フラグ“１”
に対応される変調データおよび出力フラグを第２種変調
データおよび第２種出力フラグとする。
【００２１】表１〜表６を参照すれば、第１グループに
おいて、各ソースデータに対応される第１種変調データ
と第２種変調データは同一であり、第１種出力フラグは
“０”であり第２種出力フラグは“１”である。第２グ
ループにおいて、各ソースデータに対応される第１種変
調データおよび第２種変調データは不規則な値を有し、
第１種出力フラグおよび第２種出力フラグは全て“０”
である。言い換えれば、第１種出力フラグは第２種出力
フラグとは反対の値を有する。
おいて、各ソースデータに対応される第１種変調データ
と第２種変調データは同一であり、第１種出力フラグは
“０”であり第２種出力フラグは“１”である。第２グ
ループにおいて、各ソースデータに対応される第１種変
調データおよび第２種変調データは不規則な値を有し、
第１種出力フラグおよび第２種出力フラグは全て“０”
である。言い換えれば、第１種出力フラグは第２種出力
フラグとは反対の値を有する。
【００２２】第３グループにおいて、各ソースデータに
対応される第１種変調データは第２種変調データを反転
していて逆ビット順に配列することにより得られる。同
様に、第１種変調データを反転していて逆ビット順に配
列することにより第２種変調データが算出できる。一
方、第３グループに属した各ソースデータに対応される
第１種出力フラグと第２種出力フラグは互いに反対の値
を有する。
対応される第１種変調データは第２種変調データを反転
していて逆ビット順に配列することにより得られる。同
様に、第１種変調データを反転していて逆ビット順に配
列することにより第２種変調データが算出できる。一
方、第３グループに属した各ソースデータに対応される
第１種出力フラグと第２種出力フラグは互いに反対の値
を有する。
【００２３】第４グループにおいて、各ソースデータに
対応される第１種変調データは第２種変調データを逆ビ
ット順に配列することにより得られる。一様に、第１種
変調データを逆ビット順に配列することにより第２種変
調データが算出できる。図１は本発明によるデータ変換
装置のブロック図であり、データ変換装置は縮小された
ルックアップテーブル１０１、無効データ判定部１０
２、グループ判定部１０３、出力フラグ発生部１０４、
フラグ変調部１０５、制御信号発生部１０６および出力
補正部１０７を含んで構成される。
対応される第１種変調データは第２種変調データを逆ビ
ット順に配列することにより得られる。一様に、第１種
変調データを逆ビット順に配列することにより第２種変
調データが算出できる。図１は本発明によるデータ変換
装置のブロック図であり、データ変換装置は縮小された
ルックアップテーブル１０１、無効データ判定部１０
２、グループ判定部１０３、出力フラグ発生部１０４、
フラグ変調部１０５、制御信号発生部１０６および出力
補正部１０７を含んで構成される。
【００２４】図１において、縮小されたルックアップテ
ーブル１０１には全部ソースデータに対応される第１種
変調データおよび第１種出力フラグと第２グループに属
するソースデータに対応される第２種変調データおよび
第２種出力フラグが貯蔵される。これと異なり、縮小さ
れたルックアップテーブル１０１には第１グループ〜第
４グループに属するソースデータに対応される第２種変
調データおよび第２種出力フラグと第２グループに属す
るソースデータに対応される第１種変調データおよび第
１種出力フラグを貯蔵することもできる。
ーブル１０１には全部ソースデータに対応される第１種
変調データおよび第１種出力フラグと第２グループに属
するソースデータに対応される第２種変調データおよび
第２種出力フラグが貯蔵される。これと異なり、縮小さ
れたルックアップテーブル１０１には第１グループ〜第
４グループに属するソースデータに対応される第２種変
調データおよび第２種出力フラグと第２グループに属す
るソースデータに対応される第１種変調データおよび第
１種出力フラグを貯蔵することもできる。
【００２５】言い換えれば、縮小されたルックアップテ
ーブル１０１は、従来のデータ変換ルックアップテーブ
ルとは異なり第１、第３および第４グループに対応され
る第２種変調データおよび第２種出力フラグを貯蔵しな
い。そうでなければ、縮小されたルックアップテーブル
１０１は第１、第３および第４グループに対応される第
１種変調データおよび第１種出力フラグを貯蔵しない。
ーブル１０１は、従来のデータ変換ルックアップテーブ
ルとは異なり第１、第３および第４グループに対応され
る第２種変調データおよび第２種出力フラグを貯蔵しな
い。そうでなければ、縮小されたルックアップテーブル
１０１は第１、第３および第４グループに対応される第
１種変調データおよび第１種出力フラグを貯蔵しない。
【００２６】以下、縮小されたルックアップテーブル１
０１が全てのグループに対する第１種変調データおよび
第１種出力フラグと、第２グループに対応される第２種
変調データおよび第２種出力フラグを貯蔵している場合
に対して説明する。縮小されたルックアップテーブル１
０１は多数のメモリ素子を含んで構成されるものであ
り、各メモリ素子は８ビットソースデータ（S7 S6 S5 S
4 S3 S2 S1 S0 ）2 および入力フラグＦ１によりアドレ
スされる。同一のソースデータに対応され、原始入力フ
ラグおよび変調入力フラグが順次的に印加される。即
ち、ソースデータおよび原始入力フラグで構成される第
１アドレスとソースデータおよび変調入力フラグより構
成される第２アドレスが順次的に縮小されたルックアッ
プテーブル１０１に印加される。ここで、ソースデータ
および原始入力フラグに対応される縮小されたルックア
ップテーブル１０１の出力を第１臨時データおよび第１
臨時フラグとし、ソースデータおよび変調入力フラグに
対応される縮小されたルックアップテーブル１０１の出
力を第２臨時データおよび第２臨時フラグとする。
０１が全てのグループに対する第１種変調データおよび
第１種出力フラグと、第２グループに対応される第２種
変調データおよび第２種出力フラグを貯蔵している場合
に対して説明する。縮小されたルックアップテーブル１
０１は多数のメモリ素子を含んで構成されるものであ
り、各メモリ素子は８ビットソースデータ（S7 S6 S5 S
4 S3 S2 S1 S0 ）2 および入力フラグＦ１によりアドレ
スされる。同一のソースデータに対応され、原始入力フ
ラグおよび変調入力フラグが順次的に印加される。即
ち、ソースデータおよび原始入力フラグで構成される第
１アドレスとソースデータおよび変調入力フラグより構
成される第２アドレスが順次的に縮小されたルックアッ
プテーブル１０１に印加される。ここで、ソースデータ
および原始入力フラグに対応される縮小されたルックア
ップテーブル１０１の出力を第１臨時データおよび第１
臨時フラグとし、ソースデータおよび変調入力フラグに
対応される縮小されたルックアップテーブル１０１の出
力を第２臨時データおよび第２臨時フラグとする。
【００２７】ソースデータおよび入力フラグよりなるア
ドレスが無効アドレス、すなわち、第１、第３および第
４グループに属するソースデータおよび入力フラグ
“１”で構成されるアドレスの場合には、縮小されたル
ックアップテーブル１０１はユニークな形の無効デー
タ、例えば（0000000000）2 の臨時データおよび“０”
の臨時フラグを出力する。このように、無効データは変
調データおよび出力フラグよりなるどんな出力とも同一
しないようにする。ここで、ＦＴは縮小されたルックア
ップテーブル１０１の出力中臨時フラグを示し、（K9 K
8 K7 K6 K5 K4 K3 K2K1 K0 ）は臨時データを示す。ソ
ースデータは、第１クロックＣＫ１に同期され印加さ
れ、入力フラグは、第２クロックＣＫ２に同期され印加
されるものであり、第２クロックは、第１クロックの二
倍の周波数を有する。そして、同一のソースデータに対
し原始入力フラグおよび変調入力フラグが第２クロック
ＣＫ２に同期され順次的に印加される。
ドレスが無効アドレス、すなわち、第１、第３および第
４グループに属するソースデータおよび入力フラグ
“１”で構成されるアドレスの場合には、縮小されたル
ックアップテーブル１０１はユニークな形の無効デー
タ、例えば（0000000000）2 の臨時データおよび“０”
の臨時フラグを出力する。このように、無効データは変
調データおよび出力フラグよりなるどんな出力とも同一
しないようにする。ここで、ＦＴは縮小されたルックア
ップテーブル１０１の出力中臨時フラグを示し、（K9 K
8 K7 K6 K5 K4 K3 K2K1 K0 ）は臨時データを示す。ソ
ースデータは、第１クロックＣＫ１に同期され印加さ
れ、入力フラグは、第２クロックＣＫ２に同期され印加
されるものであり、第２クロックは、第１クロックの二
倍の周波数を有する。そして、同一のソースデータに対
し原始入力フラグおよび変調入力フラグが第２クロック
ＣＫ２に同期され順次的に印加される。
【００２８】無効データ判定部１０２は、縮小されたル
ックアップテーブル１０１から出力される第１臨時デー
タが無効データかそうでないかを判断する。実施例にお
いて、無効データ判定部１０２は、第１臨時データの上
位５ビット（K9 K8 K7 K6 K5）を入力し、第１臨時デー
タが無効データの場合にアクティブされる無効データ検
出信号Ｅを出力する。
ックアップテーブル１０１から出力される第１臨時デー
タが無効データかそうでないかを判断する。実施例にお
いて、無効データ判定部１０２は、第１臨時データの上
位５ビット（K9 K8 K7 K6 K5）を入力し、第１臨時デー
タが無効データの場合にアクティブされる無効データ検
出信号Ｅを出力する。
【００２９】グループ判定部１０３は第１グループ判別
信号Ｇ１、第２グループ判別信号Ｇ２および第３グルー
プ判別信号Ｇ３を出力するが、第１グループ判別信号Ｇ
１は８ビットソースデータが（00000000）2 〜（010110
00）2 の場合にアクティブされ、第２グループ判別信号
Ｇ２は８ビットソースデータが（01011001）2 〜（1111
0011）2 の場合にアクティブされ、第３グループ判別信
号Ｇ３は８ビットソースデータが（11110100）2 〜（11
111111）2 の場合にアクティブされる。言い換えると、
Ｇ１はソースデータが第１グループである場合にアクテ
ィブされ、Ｇ２はソースデータが第２グループ又は第３
グループである場合にアクティブされ、Ｇ３はソースデ
ータが第４グループの場合にアクティブされる。
信号Ｇ１、第２グループ判別信号Ｇ２および第３グルー
プ判別信号Ｇ３を出力するが、第１グループ判別信号Ｇ
１は８ビットソースデータが（00000000）2 〜（010110
00）2 の場合にアクティブされ、第２グループ判別信号
Ｇ２は８ビットソースデータが（01011001）2 〜（1111
0011）2 の場合にアクティブされ、第３グループ判別信
号Ｇ３は８ビットソースデータが（11110100）2 〜（11
111111）2 の場合にアクティブされる。言い換えると、
Ｇ１はソースデータが第１グループである場合にアクテ
ィブされ、Ｇ２はソースデータが第２グループ又は第３
グループである場合にアクティブされ、Ｇ３はソースデ
ータが第４グループの場合にアクティブされる。
【００３０】制御信号発生部１０６は前記無効データ検
出信号Ｅと前記グループ判別信号Ｇ１、Ｇ２、Ｇ３に基
づき、第１制御信号Ｃ１、第２制御信号Ｃ２および第３
制御信号Ｃ３を発生する。第１制御信号Ｃ１は、ソース
データが第１グループとか無効データ検出信号Ｅがノン
アクティブの場合にアクティブされ、第２制御信号Ｃ２
は、ソースデータが第２グループまたは第３グループに
属し無効データ検出信号Ｅがアクティブされる場合にア
クティブされ、第３制御信号Ｃ３は、ソースデータが第
４グループであり無効データ検出信号Ｅがアクティブの
場合にアクティブされる。これを整理すれば次の表８の
通りである。
出信号Ｅと前記グループ判別信号Ｇ１、Ｇ２、Ｇ３に基
づき、第１制御信号Ｃ１、第２制御信号Ｃ２および第３
制御信号Ｃ３を発生する。第１制御信号Ｃ１は、ソース
データが第１グループとか無効データ検出信号Ｅがノン
アクティブの場合にアクティブされ、第２制御信号Ｃ２
は、ソースデータが第２グループまたは第３グループに
属し無効データ検出信号Ｅがアクティブされる場合にア
クティブされ、第３制御信号Ｃ３は、ソースデータが第
４グループであり無効データ検出信号Ｅがアクティブの
場合にアクティブされる。これを整理すれば次の表８の
通りである。
【００３１】
【表８】 出力フラグ発生部１０４は、第１、第２および第３グル
ープ判別信号Ｇ１、Ｇ２、Ｇ３、無効データ検出信号Ｅ
および第１臨時フラグＦＴに基づき出力フラグＦ０を算
出する。出力フラグＦ０は、第１クロックＣＫ１に同期
され出力されるものであり、出力フラグは次の時点で原
始入力フラグに対応される。言い換えると、以前変換の
出力フラグが対応する変換の原始入力フラグとして使用
される。
ープ判別信号Ｇ１、Ｇ２、Ｇ３、無効データ検出信号Ｅ
および第１臨時フラグＦＴに基づき出力フラグＦ０を算
出する。出力フラグＦ０は、第１クロックＣＫ１に同期
され出力されるものであり、出力フラグは次の時点で原
始入力フラグに対応される。言い換えると、以前変換の
出力フラグが対応する変換の原始入力フラグとして使用
される。
【００３２】フラグ変調部１０５は、無効データ検出信
号Ｅおよび出力フラグＦ０を受信し、原始入力フラグお
よび変調入力フラグを順次的に出力する。ここで、フラ
グ変調部１０５の出力は、無効データ検出信号Ｅがノン
アクティブの場合には出力フラグ発生部１０４の出力と
同一であり、無効データ検出信号Ｅがアクティブの場合
には出力フラグ発生部１０４の出力を反転したことと同
一である。
号Ｅおよび出力フラグＦ０を受信し、原始入力フラグお
よび変調入力フラグを順次的に出力する。ここで、フラ
グ変調部１０５の出力は、無効データ検出信号Ｅがノン
アクティブの場合には出力フラグ発生部１０４の出力と
同一であり、無効データ検出信号Ｅがアクティブの場合
には出力フラグ発生部１０４の出力を反転したことと同
一である。
【００３３】従って、対応する変換の原始入力フラグ
は、以前変換の出力フラグと同一である。対応する変換
の変調入力フラグは、無効データ検出信号Ｅがアクティ
ブなら、以前変換の出力フラグの反転された値であり、
無効データ検出信号Ｅがノンアクティブなら、以前変換
の出力フラグと同じである。そして、縮小されたルック
アップテーブル１０１から出力される第１臨時データお
よび第２臨時データは次の表９と等しくなる。比較のた
めに、表９は各ソースデータおよび原始入力フラグに対
応される変調データも共に表している。
は、以前変換の出力フラグと同一である。対応する変換
の変調入力フラグは、無効データ検出信号Ｅがアクティ
ブなら、以前変換の出力フラグの反転された値であり、
無効データ検出信号Ｅがノンアクティブなら、以前変換
の出力フラグと同じである。そして、縮小されたルック
アップテーブル１０１から出力される第１臨時データお
よび第２臨時データは次の表９と等しくなる。比較のた
めに、表９は各ソースデータおよび原始入力フラグに対
応される変調データも共に表している。
【００３４】
【表９】 表９で判るように、第２臨時データを適切に補正するこ
とにより、ソースデータおよび原始入力フラグに対応さ
れる変調データが得られる。出力補正部１０７は、この
ような機能を遂行するものであり、前記制御信号発生部
１０６の出力に基づき縮小されたルックアップテーブル
１０１から出力される第２臨時データを補正して変調デ
ータを出力する。
とにより、ソースデータおよび原始入力フラグに対応さ
れる変調データが得られる。出力補正部１０７は、この
ような機能を遂行するものであり、前記制御信号発生部
１０６の出力に基づき縮小されたルックアップテーブル
１０１から出力される第２臨時データを補正して変調デ
ータを出力する。
【００３５】変調データは、（M9 M8 M7 M6 M5 M4 M3 M
2 M1 M0)2 の１０ビットで構成され、第１制御信号Ｃ１
がアクティブの場合には第２臨時データと同一であり、
第２制御信号Ｃ２がアクティブの場合には第２臨時デー
タを反転させ逆ビット順で配列して得られたデータと同
一であり、第２制御信号Ｃ３がアクティブの場合には第
２臨時データを逆ビット順で配列して得られたデータと
同一である。
2 M1 M0)2 の１０ビットで構成され、第１制御信号Ｃ１
がアクティブの場合には第２臨時データと同一であり、
第２制御信号Ｃ２がアクティブの場合には第２臨時デー
タを反転させ逆ビット順で配列して得られたデータと同
一であり、第２制御信号Ｃ３がアクティブの場合には第
２臨時データを逆ビット順で配列して得られたデータと
同一である。
【００３６】図２は、図１に示した無効データ判定部の
一実施例による論理回路図であり、無効データ判定部
は、ロジック部２０１およびＤ−フリップフロップ２０
２を含んで構成される。図２において、ロジック部２０
１は、前記縮小されたルックアップテーブルから出力さ
れる１０ビット臨時データ中上位５ビットデータを入力
し論理ＮＯＲ動作を遂行することであり、ＮＯＲゲート
２０５、２０６およびＡＮＤゲート２０７を含んで構成
される。ラッチの役割を遂行するＤ−フリップフロップ
２０２は、ソースデータが前記縮小されたルックアップ
テーブル１０１に印加される初期にリセットされる。こ
れのために、Ｄ−フリップフロップ２０２のリセット端
子ＲＤにはＮＯＲゲート２０３を通じて第１クロックＣ
Ｋ１と第２クロックＣＫ２に対し論理ＮＯＲを遂行する
ことにより得られたリセット信号が印加される。一方、
第１クロックＣＫ１は、インバータ２０４により反転さ
れた後Ｄ−フリップフロップ２０２のクロック端子に印
加される。そして、Ｄ−フリップフロップ２０２は、前
記縮小されたルックアップテーブル１０１の出力中第１
臨時データの上位５ビットが全て“０”の場合にアクテ
ィブされる無効データ検出信号Ｅを出力する。
一実施例による論理回路図であり、無効データ判定部
は、ロジック部２０１およびＤ−フリップフロップ２０
２を含んで構成される。図２において、ロジック部２０
１は、前記縮小されたルックアップテーブルから出力さ
れる１０ビット臨時データ中上位５ビットデータを入力
し論理ＮＯＲ動作を遂行することであり、ＮＯＲゲート
２０５、２０６およびＡＮＤゲート２０７を含んで構成
される。ラッチの役割を遂行するＤ−フリップフロップ
２０２は、ソースデータが前記縮小されたルックアップ
テーブル１０１に印加される初期にリセットされる。こ
れのために、Ｄ−フリップフロップ２０２のリセット端
子ＲＤにはＮＯＲゲート２０３を通じて第１クロックＣ
Ｋ１と第２クロックＣＫ２に対し論理ＮＯＲを遂行する
ことにより得られたリセット信号が印加される。一方、
第１クロックＣＫ１は、インバータ２０４により反転さ
れた後Ｄ−フリップフロップ２０２のクロック端子に印
加される。そして、Ｄ−フリップフロップ２０２は、前
記縮小されたルックアップテーブル１０１の出力中第１
臨時データの上位５ビットが全て“０”の場合にアクテ
ィブされる無効データ検出信号Ｅを出力する。
【００３７】図３は図１に示したグループ判定部の一実
施例による論理回路図であり、多数のＡＮＤゲート３０
３、３０４、３０５、３０７、３１３、３１４、３１
５、多数のインバータ３０１、３０２、３０６、３０
８、３０９、３１０、３１１、３１７、二つのＮＯＲゲ
ート３１６、３１８およびＮＡＮＤゲート３１２を含ん
で構成される。
施例による論理回路図であり、多数のＡＮＤゲート３０
３、３０４、３０５、３０７、３１３、３１４、３１
５、多数のインバータ３０１、３０２、３０６、３０
８、３０９、３１０、３１１、３１７、二つのＮＯＲゲ
ート３１６、３１８およびＮＡＮＤゲート３１２を含ん
で構成される。
【００３８】図３において、ＡＮＤゲート３０３はソー
スデータが第４グループの場合にアクティブされる第３
グループ判別信号Ｇ３を出力し、ＮＯＲゲート３１８は
ソースデータが第１グループの場合にアクティブされる
第１グループ判別信号Ｇ１を出力し、インバータ３１７
はソースデータが第２グループとか第３グループの場合
にアクティブされる第２グループ判別信号Ｇ２を出力す
る。
スデータが第４グループの場合にアクティブされる第３
グループ判別信号Ｇ３を出力し、ＮＯＲゲート３１８は
ソースデータが第１グループの場合にアクティブされる
第１グループ判別信号Ｇ１を出力し、インバータ３１７
はソースデータが第２グループとか第３グループの場合
にアクティブされる第２グループ判別信号Ｇ２を出力す
る。
【００３９】図３に示したグループ判定部は、可能な組
合せ論理回路の一つであり、この他に前述したグループ
判定部１０３の機能が遂行できる様々な組合せ論理回路
があり得る。ここで、第１グループ判別信号Ｇ１、第２
グループ判別信号Ｇ２および第３グループ判別信号Ｇ３
は一つの８ビットソースデータに対し一つのみがアクテ
ィブされる。
合せ論理回路の一つであり、この他に前述したグループ
判定部１０３の機能が遂行できる様々な組合せ論理回路
があり得る。ここで、第１グループ判別信号Ｇ１、第２
グループ判別信号Ｇ２および第３グループ判別信号Ｇ３
は一つの８ビットソースデータに対し一つのみがアクテ
ィブされる。
【００４０】図４は、図１に示した制御信号発生部の一
実施例による論理回路図であり、インバータ４０１、オ
アゲート４０４およびアンドゲート４０２、４０３を含
んで構成される。図４において、インバータ４０１は前
記無効データ検出信号Ｅを反転し、オアゲート４０４は
前記第１グループ判別信号Ｇ１と前記インバータ４０１
の出力を論理和し、第１制御信号Ｃ１を出力する。アン
ドゲート４０２は、前記無効データ検出信号Ｅと前記第
２グループ判別信号Ｇ２を論理積し第２制御信号Ｃ２を
出力し、アンドゲート４０３は前記無効データ検出信号
Ｅと前記第３グループ判別信号Ｇ３を論理積し第３制御
信号Ｃ３を出力する。
実施例による論理回路図であり、インバータ４０１、オ
アゲート４０４およびアンドゲート４０２、４０３を含
んで構成される。図４において、インバータ４０１は前
記無効データ検出信号Ｅを反転し、オアゲート４０４は
前記第１グループ判別信号Ｇ１と前記インバータ４０１
の出力を論理和し、第１制御信号Ｃ１を出力する。アン
ドゲート４０２は、前記無効データ検出信号Ｅと前記第
２グループ判別信号Ｇ２を論理積し第２制御信号Ｃ２を
出力し、アンドゲート４０３は前記無効データ検出信号
Ｅと前記第３グループ判別信号Ｇ３を論理積し第３制御
信号Ｃ３を出力する。
【００４１】図５は、図１に示した出力フラグ発生部の
一実施例による論理回路図であり、多数のアンドゲート
５０１、５０２、５０４、５０８、多数のインバータ５
０３、５０５、５０６、５０７、５１０、ＮＯＲゲート
５０９およびＤ−フリップフロップ５１１を含んで構成
される。次の表１０は、各グループおよび原始入力フラ
グとそれに対応される無効データ検出信号Ｅ、第１臨時
フラグ、第２臨時フラグおよび出力フラグを示した。
一実施例による論理回路図であり、多数のアンドゲート
５０１、５０２、５０４、５０８、多数のインバータ５
０３、５０５、５０６、５０７、５１０、ＮＯＲゲート
５０９およびＤ−フリップフロップ５１１を含んで構成
される。次の表１０は、各グループおよび原始入力フラ
グとそれに対応される無効データ検出信号Ｅ、第１臨時
フラグ、第２臨時フラグおよび出力フラグを示した。
【００４２】
【表１０】 前記表１０で第１臨時フラグと出力フラグＦ０との関係
を調べると次の通りである。ソースデータが第１グルー
プであり原始入力フラグが“１”だったりソースデータ
が第４グループであり原始入力フラグが“１”である場
合には出力フラグＦ０が第１臨時フラグを反転したこと
と同一であり、その残りの場合には出力フラグＦ０は第
１臨時フラグと同一になる。
を調べると次の通りである。ソースデータが第１グルー
プであり原始入力フラグが“１”だったりソースデータ
が第４グループであり原始入力フラグが“１”である場
合には出力フラグＦ０が第１臨時フラグを反転したこと
と同一であり、その残りの場合には出力フラグＦ０は第
１臨時フラグと同一になる。
【００４３】言い換えれば、前記無効データ検出信号Ｅ
がノンアクティブなら出力フラグＦ０は第１臨時フラグ
と同一の値を有する。前記無効データ検出信号Ｅがアク
ティブであり第１グループ判別信号Ｇ１がアクティブな
ら、出力フラグＦ０は第１臨時フラグの反転された値
（すなわち、“１”）となる。前記無効データ検出信号
Ｅがアクティブであり第２グループ判別信号Ｇ２がアク
ティブなら、出力フラグＦ０は第１臨時フラグと同一に
なる。前記無効データ検出信号Ｅがアクティブで第３グ
ループ判別信号Ｇ３がアクティブなら、出力フラグＦ０
は第１臨時フラグの反転された値と等しくなる。
がノンアクティブなら出力フラグＦ０は第１臨時フラグ
と同一の値を有する。前記無効データ検出信号Ｅがアク
ティブであり第１グループ判別信号Ｇ１がアクティブな
ら、出力フラグＦ０は第１臨時フラグの反転された値
（すなわち、“１”）となる。前記無効データ検出信号
Ｅがアクティブであり第２グループ判別信号Ｇ２がアク
ティブなら、出力フラグＦ０は第１臨時フラグと同一に
なる。前記無効データ検出信号Ｅがアクティブで第３グ
ループ判別信号Ｇ３がアクティブなら、出力フラグＦ０
は第１臨時フラグの反転された値と等しくなる。
【００４４】従って、出力フラグＦ０は次の式１のよう
に表現できる。 F0=(E ′∧ FT1) ∨(E∧G1∧FT1 ′) ∨(E∧G2∧FT1)∨(E∧G3∧FT1 ′) =(E ′∧ FT1) ∨(E∧G1) ∨(E∧G3) …（１） ここで、“∨”は論理和を示し、“∧”は論理積を示
し、“′”は反転を示し、ＦＴ１は第１臨時フラグを示
す。
に表現できる。 F0=(E ′∧ FT1) ∨(E∧G1∧FT1 ′) ∨(E∧G2∧FT1)∨(E∧G3∧FT1 ′) =(E ′∧ FT1) ∨(E∧G1) ∨(E∧G3) …（１） ここで、“∨”は論理和を示し、“∧”は論理積を示
し、“′”は反転を示し、ＦＴ１は第１臨時フラグを示
す。
【００４５】一方、前記表１０を参照し、出力フラグＦ
０と第２臨時フラグとの関係を見れば次の通りである。
無効データ検出信号Ｅがノンアクティブなら（すなわ
ち、原始入力フラグが“０”だったりソースデータが第
２グループに対応されれば）、出力フラグＦ０は第２臨
時フラグと等しくなる。反面、無効データ検出信号Ｅが
アクティブなら（すなわち、原始入力フラグが“０”で
ありソースデータが第１、第３および第４グループの内
いずれか１グループに対応されれば）、出力フラグＦ０
は第２臨時フラグを反転した値と等しくなる。
０と第２臨時フラグとの関係を見れば次の通りである。
無効データ検出信号Ｅがノンアクティブなら（すなわ
ち、原始入力フラグが“０”だったりソースデータが第
２グループに対応されれば）、出力フラグＦ０は第２臨
時フラグと等しくなる。反面、無効データ検出信号Ｅが
アクティブなら（すなわち、原始入力フラグが“０”で
ありソースデータが第１、第３および第４グループの内
いずれか１グループに対応されれば）、出力フラグＦ０
は第２臨時フラグを反転した値と等しくなる。
【００４６】従って、第２臨時フラグをＦＴ２とすれ
ば、出力フラグＦ０は次の式２のように表現できる。 F0=(E ′∧ FT2) ∨(E∧G1∧FT2 ′) ∨(E∧G2∧FT2 ′) ∨(E∧G3∧FT2 ′) =(E ′∧ FT2) ∨(E∧FT2 ′) =(FT2 ∧ E′) ∨(E∧(G1 ∨G3) ) …（２） 以上で説明した式１および式２を遂行するために、ゲー
ト回路が用いられそれにより図５のような出力フラグ発
生部１０４を具現する。
ば、出力フラグＦ０は次の式２のように表現できる。 F0=(E ′∧ FT2) ∨(E∧G1∧FT2 ′) ∨(E∧G2∧FT2 ′) ∨(E∧G3∧FT2 ′) =(E ′∧ FT2) ∨(E∧FT2 ′) =(FT2 ∧ E′) ∨(E∧(G1 ∨G3) ) …（２） 以上で説明した式１および式２を遂行するために、ゲー
ト回路が用いられそれにより図５のような出力フラグ発
生部１０４を具現する。
【００４７】図６は、図１に示したフラグ変調部の一実
施例による論理回路図であり、インバータ６０１とＮＯ
Ｒゲート６０２を含んで構成される。インバータ６０１
は、出力フラグＦ０を反転させ、ＮＯＲゲート６０２は
無効データ検出信号Ｅとインバータ６０１の出力に対し
論理ＮＯＲ動作を遂行する。上で述べたように、ソース
データは、第１クロックＣＫ１に同期され印加され、入
力フラグは、第２クロックＣＫ２に同期され印加され、
第２クロックＣＫ２は、第１クロックＣＫ１の周波数の
２倍となる周波数を有する。また、出力フラグ発生部１
０４は、第１クロックＣＫ１により動作する。そして、
同一のソースデータに対応され、縮小されたルックアッ
プテーブル１０１に印加される原始入力フラグおよび変
調入力フラグは次の通りである。原始入力フラグは、第
１クロックＣＫ１の以前パルスに対応される出力フラグ
Ｆ０と同一である。変調入力フラグは、無効データ検出
信号Ｅがノンアクティブの場合には第１クロックＣＫ１
の以前パルスに対応される出力フラグＦ０と同一であ
り、無効データ検出信号Ｅがアクティブの場合にはその
以前時点に対応される出力フラグＦ０の反転されたこと
と同一である。
施例による論理回路図であり、インバータ６０１とＮＯ
Ｒゲート６０２を含んで構成される。インバータ６０１
は、出力フラグＦ０を反転させ、ＮＯＲゲート６０２は
無効データ検出信号Ｅとインバータ６０１の出力に対し
論理ＮＯＲ動作を遂行する。上で述べたように、ソース
データは、第１クロックＣＫ１に同期され印加され、入
力フラグは、第２クロックＣＫ２に同期され印加され、
第２クロックＣＫ２は、第１クロックＣＫ１の周波数の
２倍となる周波数を有する。また、出力フラグ発生部１
０４は、第１クロックＣＫ１により動作する。そして、
同一のソースデータに対応され、縮小されたルックアッ
プテーブル１０１に印加される原始入力フラグおよび変
調入力フラグは次の通りである。原始入力フラグは、第
１クロックＣＫ１の以前パルスに対応される出力フラグ
Ｆ０と同一である。変調入力フラグは、無効データ検出
信号Ｅがノンアクティブの場合には第１クロックＣＫ１
の以前パルスに対応される出力フラグＦ０と同一であ
り、無効データ検出信号Ｅがアクティブの場合にはその
以前時点に対応される出力フラグＦ０の反転されたこと
と同一である。
【００４８】図７は図１に示した出力補正部の一実施例
による詳細なブロック図であり、多数の選択器７０１−
７１０と多数のラッチ７１１−７２０を含んで構成され
ている。選択器は、第２臨時データで対応するビット
〔Ｋ（ｎ）；但しｎは０から９までの整数〕、第２臨時
データを逆順で配列して得られたデータで対応するビッ
ト〔Ｋ（９−ｎ）〕、第１、第２および第３制御信号
（Ｃ１、Ｃ２、Ｃ３）を入力する。
による詳細なブロック図であり、多数の選択器７０１−
７１０と多数のラッチ７１１−７２０を含んで構成され
ている。選択器は、第２臨時データで対応するビット
〔Ｋ（ｎ）；但しｎは０から９までの整数〕、第２臨時
データを逆順で配列して得られたデータで対応するビッ
ト〔Ｋ（９−ｎ）〕、第１、第２および第３制御信号
（Ｃ１、Ｃ２、Ｃ３）を入力する。
【００４９】図８はこのような選択器の実施例による論
理回路図であり、インバータ８０１、多数のアンドゲー
ト８０２、８０３、８０４およびオアゲート８０５を含
んで構成される。図８で、オアゲート８０５の出力〔Ｍ
（ｎ）〕は次の式３のような出力を表す。
理回路図であり、インバータ８０１、多数のアンドゲー
ト８０２、８０３、８０４およびオアゲート８０５を含
んで構成される。図８で、オアゲート８０５の出力〔Ｍ
（ｎ）〕は次の式３のような出力を表す。
【００５０】 M(n)= 〔C1∧ K(n) 〕∨〔C2∧K(9-n)′〕∨〔C3∧K(9-n)〕 …（３） そして、各選択器は第１制御信号Ｃ１がアクティブな
ら、Ｋ（ｎ) を出力し、第２制御信号Ｃ２がアクティブ
なら、Ｋ（９−ｎ）′を出力し、第３制御信号Ｃ３がア
クティブなら、Ｋ（９−ｎ）を出力する。さらに図７を
参照すれば、多数のラッチはそれぞれ対応される選択器
の出力をリセット信号ＲＤに同期してラッチしてから出
力する。
ら、Ｋ（ｎ) を出力し、第２制御信号Ｃ２がアクティブ
なら、Ｋ（９−ｎ）′を出力し、第３制御信号Ｃ３がア
クティブなら、Ｋ（９−ｎ）を出力する。さらに図７を
参照すれば、多数のラッチはそれぞれ対応される選択器
の出力をリセット信号ＲＤに同期してラッチしてから出
力する。
【００５１】以上、本発明を具体的な実施例を挙げて説
明したが、本発明は前記実施例に限らず、請求範囲に記
載された範囲内で当業者により容易に変形および改善可
能である。本発明は前記実施例に限定されず、本発明の
技術的思想を逸脱しない範囲内で様々な変形が可能であ
ることは無論である。
明したが、本発明は前記実施例に限らず、請求範囲に記
載された範囲内で当業者により容易に変形および改善可
能である。本発明は前記実施例に限定されず、本発明の
技術的思想を逸脱しない範囲内で様々な変形が可能であ
ることは無論である。
【００５２】
【発明の効果】前述したように本発明は縮小されたルッ
クアップテーブルとそれによるロジック回路で構成され
たものであり、具現の際要求されるメモリの大きさが小
さくなるので要求されるチップ面積を減少させ得る。ま
た、他の機能を遂行する回路と本発明によるデータ変換
装置を併合し一つのチップで具現することが容易にな
る。
クアップテーブルとそれによるロジック回路で構成され
たものであり、具現の際要求されるメモリの大きさが小
さくなるので要求されるチップ面積を減少させ得る。ま
た、他の機能を遂行する回路と本発明によるデータ変換
装置を併合し一つのチップで具現することが容易にな
る。
【図１】本発明によるデータ変換装置のブロック図であ
る。
る。
【図２】図１に示した無効データ判定部の一実施例によ
る論理回路図である。
る論理回路図である。
【図３】図１に示したグループ判定部の一実施例による
論理回路図である。
論理回路図である。
【図４】図１に示した制御信号発生部の一実施例による
論理回路図である。
論理回路図である。
【図５】図１に示した出力フラグ発生部の一実施例によ
る論理回路図である。
る論理回路図である。
【図６】図１に示したフラグ変調部の一実施例による論
理回路図である。
理回路図である。
【図７】図１に示した出力補正部の一実施例による詳細
なブロック図である。
なブロック図である。
【図８】図７に示した選択器の一実施例による論理回路
図である。
図である。
１０１ 縮小されたルックアップテーブル １０２ 無効データ判定部 １０３ グループ判定部 １０４ 出力フラグ発生部 １０５ フラグ変調部 １０６ 制御信号発生部 １０７ 出力補正部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−117332（ＪＰ，Ａ) 特開 平２−94922（ＪＰ，Ａ) 特開 平２−276315（ＪＰ，Ａ) 特開 昭64−5229（ＪＰ，Ａ) 特開 昭64−57827（ＪＰ，Ａ) 特開 平５−183443（ＪＰ，Ａ) 特開 平６−225156（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14
Claims (11)
- 【請求項１】 ソースデータを変調データに変換する装
置において、 変換の相関関係に基づき構成されており、ソースデータ
および原始入力フラグよりなる第１アドレスとソースデ
ータおよび変調入力フラグよりなる第２アドレスが順次
的に印加され、第１アドレスに対し第１臨時データおよ
び第１臨時フラグを算出し、第２アドレスに対し第２臨
時データおよび第２臨時フラグを算出し、無効アドレス
が印加される場合にはユニークな無効データを出力する
縮小されたルックアップテーブルと、 前記ソースデータのビットパターンによりソースデータ
のグループを判別し、グループ判別信号を出力するグル
ープ判定部と、 前記第１臨時データが無効データかそうでないかを判断
し、第１臨時データが無効データの場合にアクティブさ
れる無効データ検出信号を出力する無効データ判定部
と、 前記臨時フラグおよび前記無効データ検出信号に基づき
出力フラグを算出するもので、出力フラグが次の入力ソ
ースデータに対応するようその出力時点が制御される出
力フラグ発生部と、 前記無効データ検出信号および出力フラグ発生部の出力
に基づき、前記原始入力フラグおよび前記変調入力フラ
グを順次的に前記縮小されたルックアップテーブルに印
加するものであり、前記原始入力フラグは出力フラグ発
生部の出力と同一になるフラグ変調部と、 前記無効データ検出信号および前記グループ判別信号に
基づき制御信号を出力する制御信号発生部と、 前記制御信号により前記第２臨時データを変調し、前記
ソースデータに対応される変調データを出力する出力補
正部を具備することを特徴とするデータ変換装置。 - 【請求項２】 前記ソースデータは８ビットデータであ
り、前記変調データは１０ビットデータであることを特
徴とする請求項１記載のデータ変換装置。 - 【請求項３】 前記縮小されたルックアップテーブルか
ら出力される無効データは全て“０”ビットで構成され
ることを特徴とする請求項１記載のデータ変換装置。 - 【請求項４】 前記無効データ判定部は前記第１臨時デ
ータ中上位５ビットが全て“０”の場合にアクティブさ
れる信号を出力するロジック部と、 前記ロジック部の出力をラッチする第１ラッチを具備す
ることを特徴とする請求項３記載のデータ変換装置。 - 【請求項５】 前記フラグ変調部は前記出力フラグを反
転する第１インバータと、 前記無効データ検出信号および前記第１インバータの出
力に対し論理ＮＯＲ動作を遂行する第１ＮＯＲゲートを
具備することを特徴とする請求項１記載のデータ変換装
置。 - 【請求項６】 前記グループ判定部はソースデータが
（００００００００） 2 〜（０１０１１０００）2 の場
合にアクティブされる第１グループ判別信号と、ソース
データが（０１０１１００１）2 〜（１１１１００１
１）2 の場合にアクティブされる第２グループ判別信号
およびソースデータが（１１１１０１００）2 〜（１１
１１１１１１）2 の場合にアクティブされる第３グルー
プ判別信号を出力することを特徴とする請求項１記載の
データ変換装置。 - 【請求項７】 前記制御信号発生部は、 前記無効データ検出信号がノンアクティブとか前記第１
グループ判別信号がアクティブの場合にアクティブされ
る第１制御信号、前記無効データ検出信号がアクティブ
であり前記第１グループ判別信号がアクティブの場合に
アクティブされる第２制御信号と、前記無効データ検出
信号がアクティブであり前記第２グループ判別信号がア
クティブの場合にアクティブされる第３制御信号を出力
することを特徴とする請求項６記載のデータ変換装置。 - 【請求項８】 前記前記出力補正部は第１制御信号がア
クティブの場合には前記第２臨時データを変調データと
して出力し、第２制御信号がアクティブの場合には前記
第２臨時データを反転し逆ビット順で配列して得られる
データを変調データとして出力し、第３制御信号がアク
ティブの場合には前記第２臨時データを逆ビット順で配
列して得られるデータを変調データとして出力すること
を特徴とする請求項７記載のデータ変換装置。 - 【請求項９】 前記出力補正部は多数の選択器および多
数の第２ラッチを具備することを特徴とする請求項８記
載のデータ変換装置。 - 【請求項１０】 前記出力フラグ発生部は無効データ検
出信号Ｅ、臨時フラグＦＴおよびグループ判別信号Ｇ
１、Ｇ２、Ｇ３を受信して次の式による出力フラグを産
出する組合せ論理回路と、 F0=(E ′∧ FT)∨(E∧G1∧FT′) ∨(E∧G2∧FT) ∨(E∧G3∧FT′) 但し、“∨”は論理和を示し、“∧”は論理積を示し、
“′”は反転を示す。前記組合せ論理回路の出力をラッ
チしていて次のソースデータに対応されるように出力す
る第３ラッチを具備することを特徴とする請求項６記載
のデータ変換装置。 - 【請求項１１】 前記出力フラグ算出部は第２臨時フラ
グをＦＴ２とし無効データ検出信号をＥとする時、次の
式による出力フラグＦ０を算出することを特徴とする請
求項１記載のデータ変換装置。 F0=(E ′∧ FT2) ∨(E∧FT2 ′) 但し、“∨”は論理和を示し、“∧”は論理積を示し、
“′”は反転を示す。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930001717A KR950004221B1 (ko) | 1993-02-09 | 1993-02-09 | 데이타 변환 방법 및 이를 수행하는 회로 |
| KR1993P1717 | 1993-02-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715344A JPH0715344A (ja) | 1995-01-17 |
| JP3207997B2 true JP3207997B2 (ja) | 2001-09-10 |
Family
ID=19350561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01466394A Expired - Fee Related JP3207997B2 (ja) | 1993-02-09 | 1994-02-08 | データ変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5510788A (ja) |
| JP (1) | JP3207997B2 (ja) |
| KR (1) | KR950004221B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835145A (en) * | 1996-01-19 | 1998-11-10 | Lsi Logic Corporation | Conversion system using programmable tables for compressing transform coefficients |
| US6044460A (en) * | 1998-01-16 | 2000-03-28 | Lsi Logic Corporation | System and method for PC-relative address generation in a microprocessor with a pipeline architecture |
| JP2000115558A (ja) * | 1998-10-08 | 2000-04-21 | Mitsubishi Electric Corp | 色特性記述装置および色管理装置および画像変換装置ならびに色補正方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8912471D0 (en) * | 1989-05-31 | 1989-07-19 | Int Computers Ltd | Data transmission code |
| NL9002772A (nl) * | 1990-09-21 | 1992-04-16 | Philips Nv | Inrichting voor het optekenen van een digitaal informatiesignaal in een registratiedrager. |
-
1993
- 1993-02-09 KR KR1019930001717A patent/KR950004221B1/ko not_active IP Right Cessation
-
1994
- 1994-02-08 JP JP01466394A patent/JP3207997B2/ja not_active Expired - Fee Related
- 1994-02-09 US US08/194,448 patent/US5510788A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004221B1 (ko) | 1995-04-27 |
| US5510788A (en) | 1996-04-23 |
| KR940020213A (ko) | 1994-09-15 |
| JPH0715344A (ja) | 1995-01-17 |
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