JPH1168551A - デコーダ回路 - Google Patents
デコーダ回路Info
- Publication number
- JPH1168551A JPH1168551A JP21934197A JP21934197A JPH1168551A JP H1168551 A JPH1168551 A JP H1168551A JP 21934197 A JP21934197 A JP 21934197A JP 21934197 A JP21934197 A JP 21934197A JP H1168551 A JPH1168551 A JP H1168551A
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- JP
- Japan
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- circuit
- output
- decoder
- circuits
- logic circuit
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Abstract
(57)【要約】
【課題】 デコード信号の重複が起こらないデコーダ回
路を提供することである。 【解決手段】 ｎビットのデコーダ回路は、ｎ個の入力
を持つ２n 個の第１の論理回路１１，１２，１３を設
け、その中の１つの第１の論理回路１２の出力と、その
第１の論理回路に隣接する少なくとも１つの第１の論理
回路１１，１３の反転出力とをそれぞれ入力とする２n
個の第２の論理回路３１，３２，３３の出力をデコーダ
出力２n 個のデコード出力とすることを特徴とする。
路を提供することである。 【解決手段】 ｎビットのデコーダ回路は、ｎ個の入力
を持つ２n 個の第１の論理回路１１，１２，１３を設
け、その中の１つの第１の論理回路１２の出力と、その
第１の論理回路に隣接する少なくとも１つの第１の論理
回路１１，１３の反転出力とをそれぞれ入力とする２n
個の第２の論理回路３１，３２，３３の出力をデコーダ
出力２n 個のデコード出力とすることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、デコーダ回路に関
し、特にアドレスデコーダ等に用いられるデコーダ回路
に関する。
し、特にアドレスデコーダ等に用いられるデコーダ回路
に関する。
【０００２】
【従来の技術】先ず、従来のデコーダ回路の一般的な構
成を図３に示す。
成を図３に示す。
【０００３】図３において、本デコーダ回路は、入力端
子１，２と、インバータ回路２１乃至２４と、ＡＮＤ回
路３１乃至３４と、出力端子１乃至４とを備えている。
子１，２と、インバータ回路２１乃至２４と、ＡＮＤ回
路３１乃至３４と、出力端子１乃至４とを備えている。
【０００４】図３において、入力端子１に入力信号Ａが
印加されると、インバータ回路２１の出力は信号Ａ（否
定値）となり、さらに、その信号を受けてインバータ回
路２２の出力には信号Ａが生成される。
印加されると、インバータ回路２１の出力は信号Ａ（否
定値）となり、さらに、その信号を受けてインバータ回
路２２の出力には信号Ａが生成される。
【０００５】同様に入力端子２に入力信号Ｂが印加され
ると、インバータ回路２３の出力は信号Ｂ（否定値）と
なり、その信号を受けてインバータ回路２４の出力に
は、信号Ｂが生成される。
ると、インバータ回路２３の出力は信号Ｂ（否定値）と
なり、その信号を受けてインバータ回路２４の出力に
は、信号Ｂが生成される。
【０００６】次にこれら生成されたＡ，Ａ（否定値），
Ｂ，Ｂ（否定値）信号を組み合わせる。
Ｂ，Ｂ（否定値）信号を組み合わせる。
【０００７】まず、Ａ（否定値），Ｂ（否定値）信号の
論理積をＡＮＤ回路３１で取り、出力端子１に出力す
る。同様に、Ａ，Ｂ（否定値）信号の論理積をＡＮＤ回
路３２で取り、出力端子２に出力し、Ａ（否定値），Ｂ
信号の論理積をＡＮＤ回路３３で取り、出力端子３に出
力し、Ａ，Ｂ信号の論理積をＡＮＤ回路３４で取り、出
力端子４に出力する。この様にして、入力信号Ａ，Ｂの
組み合わせにより、図４に示す様に、出力端子１〜４の
内１つだけが選択され、デコード信号［０，１，２，
３］を得ることができる。
論理積をＡＮＤ回路３１で取り、出力端子１に出力す
る。同様に、Ａ，Ｂ（否定値）信号の論理積をＡＮＤ回
路３２で取り、出力端子２に出力し、Ａ（否定値），Ｂ
信号の論理積をＡＮＤ回路３３で取り、出力端子３に出
力し、Ａ，Ｂ信号の論理積をＡＮＤ回路３４で取り、出
力端子４に出力する。この様にして、入力信号Ａ，Ｂの
組み合わせにより、図４に示す様に、出力端子１〜４の
内１つだけが選択され、デコード信号［０，１，２，
３］を得ることができる。
【０００８】ここで、前記説明では、２ビット（２入
力）４出力デコーダ回路について述べたが、ｎビット
（ｎ入力）・２のｎ乗出力デコーダ回路についても、同
様である。
力）４出力デコーダ回路について述べたが、ｎビット
（ｎ入力）・２のｎ乗出力デコーダ回路についても、同
様である。
【０００９】
【発明が解決しようとする課題】ここで従来のデコーダ
回路の信号波形図を図５に示す。
回路の信号波形図を図５に示す。
【００１０】図５において分かるように、従来のデコー
ダ回路では、入力信号Ａが“Ｈ”→“Ｌ”のレベルに変
化すると、インバータ回路２１は遅延時間ｔ１だけ入力
信号Ａより遅れて“Ｌ”→“Ｈ”に変化する。ここでＨ
はＨｉｇｈ，ＬはＬｏｗの略である。さらにインバータ
回路２２は、遅延時間ｔ１だけインバータ回路２１より
遅れて“Ｈ”→“Ｌ”に変化する。
ダ回路では、入力信号Ａが“Ｈ”→“Ｌ”のレベルに変
化すると、インバータ回路２１は遅延時間ｔ１だけ入力
信号Ａより遅れて“Ｌ”→“Ｈ”に変化する。ここでＨ
はＨｉｇｈ，ＬはＬｏｗの略である。さらにインバータ
回路２２は、遅延時間ｔ１だけインバータ回路２１より
遅れて“Ｈ”→“Ｌ”に変化する。
【００１１】ここでＡＮＤ回路３１と３２についてみる
と、両者の１入力は、共にインバータ回路２３の出力で
共通になっているので、ＡＮＤ回路３１は、インバータ
回路２１が“Ｌ”→“Ｈ”に変化後、“Ｌ”→“Ｈ”に
変化し、一方ＡＮＤ回路３２はインバータ回路２２が
“Ｈ”→“Ｌ”に変化した後“Ｈ”→“Ｌ”に変化す
る。ここでインバータ回路２１と２２の遅延分ｔ１だ
け、共に“Ｈ”の区域ができてしまい、同時に２つのデ
コード信号が選択されてしまうという問題点があった。
ここで、遅延時間ｔ１は、回路１段分の遅延時間を示
す。尚、出力端子１と３，出力端子２と４，出力端子３
と４にもそれぞれ同様の重複期間ができるという問題が
ある。
と、両者の１入力は、共にインバータ回路２３の出力で
共通になっているので、ＡＮＤ回路３１は、インバータ
回路２１が“Ｌ”→“Ｈ”に変化後、“Ｌ”→“Ｈ”に
変化し、一方ＡＮＤ回路３２はインバータ回路２２が
“Ｈ”→“Ｌ”に変化した後“Ｈ”→“Ｌ”に変化す
る。ここでインバータ回路２１と２２の遅延分ｔ１だ
け、共に“Ｈ”の区域ができてしまい、同時に２つのデ
コード信号が選択されてしまうという問題点があった。
ここで、遅延時間ｔ１は、回路１段分の遅延時間を示
す。尚、出力端子１と３，出力端子２と４，出力端子３
と４にもそれぞれ同様の重複期間ができるという問題が
ある。
【００１２】このようなデコーダ回路を有する逐次比較
型ＡＤ変換器の場合、入力されたアナログ値に対応する
デジタル値は、この２つのデコード信号が発生すること
により変換誤差が発生するという問題点があった。
型ＡＤ変換器の場合、入力されたアナログ値に対応する
デジタル値は、この２つのデコード信号が発生すること
により変換誤差が発生するという問題点があった。
【００１３】
【課題を解決するための手段】本発明のデコーダ回路の
構成は、ｎ個の入力を持つ２n 個の第１の論理回路を設
け、その中の１つの第１の論理回路の出力及びその第１
の論理回路に隣接する少なくとも１つの第１の論理回路
の反転出力をそれぞれ入力とする２n 個の第２の論理回
路の出力をデコーダ出力２n 個のデコード出力とするこ
とを特徴とする。
構成は、ｎ個の入力を持つ２n 個の第１の論理回路を設
け、その中の１つの第１の論理回路の出力及びその第１
の論理回路に隣接する少なくとも１つの第１の論理回路
の反転出力をそれぞれ入力とする２n 個の第２の論理回
路の出力をデコーダ出力２n 個のデコード出力とするこ
とを特徴とする。
【００１４】
【発明の実施の形態】ここで本発明の一実施の形態を図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１５】図１は本発明の一実施の形態のデコーダ回
路のブロック図であり、図２は、このデコーダ回路にお
ける信号波形図である。
路のブロック図であり、図２は、このデコーダ回路にお
ける信号波形図である。
【００１６】図１において、本実施の形態のデコーダ回
路は、入力端子１乃至ｎと、第１の論理回路としてのＡ
ＮＤ回路１乃至２n とインバータ回路１乃至２n+1 −２
と、第２の論理回路としてのＡＮＤ回路１乃至２n と、
出力端子２n とを備えている。
路は、入力端子１乃至ｎと、第１の論理回路としてのＡ
ＮＤ回路１乃至２n とインバータ回路１乃至２n+1 −２
と、第２の論理回路としてのＡＮＤ回路１乃至２n と、
出力端子２n とを備えている。
【００１７】入力端子１〜ｎの組み合わせでＡＮＤ回路
１１，１２，１３が順次選択されて出力は“Ｈ”になる
が、このとき、従来のデコーダ回路と同様にＡＮＤ回路
１１，１２，１３の出力は重複する帰還が発生する。こ
れを図中でｔｘと示す。
１１，１２，１３が順次選択されて出力は“Ｈ”になる
が、このとき、従来のデコーダ回路と同様にＡＮＤ回路
１１，１２，１３の出力は重複する帰還が発生する。こ
れを図中でｔｘと示す。
【００１８】ＡＮＤ回路３１は、ＡＮＤ回路１１の出力
と、ＡＮＤ回路１２の出力を入力とするインバータ回路
２１の出力とを入力としている。
と、ＡＮＤ回路１２の出力を入力とするインバータ回路
２１の出力とを入力としている。
【００１９】ＡＮＤ回路３２は、ＡＮＤ回路１２の出力
と、ＡＮＤ回路１１の出力を入力とするインバータ回路
２２の出力と、ＡＮＤ回路１３の出力を入力とするイン
バータ回路２３の出力を入力としている。
と、ＡＮＤ回路１１の出力を入力とするインバータ回路
２２の出力と、ＡＮＤ回路１３の出力を入力とするイン
バータ回路２３の出力を入力としている。
【００２０】ＡＮＤ回路３３は、ＡＮＤ回路１３の出力
と、ＡＮＤ回路１２の出力を入力とするインバータ回路
２４の出力と、ＡＮＤ回路１３に隣接するＡＮＤ回路
（図示してない）の出力を入力とするインバータ回路２
５の出力を入力としている。
と、ＡＮＤ回路１２の出力を入力とするインバータ回路
２４の出力と、ＡＮＤ回路１３に隣接するＡＮＤ回路
（図示してない）の出力を入力とするインバータ回路２
５の出力を入力としている。
【００２１】このようにｎビットのデコーダ回路によれ
ば、最後のＡＮＤ回路３（２n ）は、ＡＮＤ回路１（２
n ）の出力と、ＡＮＤ回路１（２n −１）の出力を入力
とするインバータ回路２（２n+1 −２）の出力とを入力
としている。すなわち、ＡＮＤ回路３１，３２，３３乃
至３（２n ）の入力は、隣り合うＡＮＤ回路１１，１２
乃至３（２n ）の反転出力を入力としている。
ば、最後のＡＮＤ回路３（２n ）は、ＡＮＤ回路１（２
n ）の出力と、ＡＮＤ回路１（２n −１）の出力を入力
とするインバータ回路２（２n+1 −２）の出力とを入力
としている。すなわち、ＡＮＤ回路３１，３２，３３乃
至３（２n ）の入力は、隣り合うＡＮＤ回路１１，１２
乃至３（２n ）の反転出力を入力としている。
【００２２】次にこの回路の動作を図２を参照して説明
する。
する。
【００２３】ＡＮＤ回路１１の出力が、“Ｌ”→“Ｈ”
に変化後、“Ｈ”→“Ｌ”のレベルに変化し、ＡＮＤ回
路１２の出力が、“Ｌ”→“Ｈ”に変化後、“Ｈ”→
“Ｌ”のレベルに変化し、ＡＮＤ回路１３の出力が、
“Ｌ”→“Ｈ”に変化し、“Ｈ”→“Ｌ”のレベルに変
化する。ここでＡＮＤ回路１２の“Ｈ”の信号とＡＮＤ
回路１３の“Ｈ”の信号との間に重複期間ｔｘがある。
このときのＡＮＤ回路３２とＡＮＤ回路３３との間の出
力信号に注目する。ＡＮＤ回路１３が“Ｌ”→“Ｈ”に
変化したとき、ＡＮＤ回路１２の出力信号は“Ｈ”であ
るため、インバータ２４の出力は“Ｌ”であり、この時
点では、ＡＮＤ回路３３の出力は、“Ｌ”である。その
後、ＡＮＤ回路１２が“Ｈ”→“Ｌ”のレベルに立ち下
がると、インバータ回路２４は、そのＡＮＤ回路１２の
立ち下がりから遅延時間分ｔｘだけ遅延して“Ｌ”→
“Ｈ”に変化する。その時点で、ＡＮＤ回路３３の出力
信号は“Ｌ”→“Ｈ”に変化する。したがって、ＡＮＤ
回路３２の立ち下がりとＡＮＤ回路３３との立ち上がり
は、常にインバータ２４による１段分の遅延時間ｔ１だ
け遅れることになる。そのためＡＮＤ回路３２と３３の
信号の重複は起こらない。なお、前記説明では、ＡＮＤ
回路１１，１２，１３とＡＮＤ回路３１，３２，３３と
の関係について説明したが、同様にｎビットのデコーダ
回路では、ＡＮＤ回路３１，３２，３３乃至３（２n ）
の出力は、隣り合うＡＮＤ回路１１，１２乃至３（２
n ）の反転出力を入力としているため、隣接するＡＮＤ
回路の出力は常にインバータ２４による１段分の遅延時
間ｔｘだけ互いにずれるので隣り合うデコード信号の重
複は起こらない。
に変化後、“Ｈ”→“Ｌ”のレベルに変化し、ＡＮＤ回
路１２の出力が、“Ｌ”→“Ｈ”に変化後、“Ｈ”→
“Ｌ”のレベルに変化し、ＡＮＤ回路１３の出力が、
“Ｌ”→“Ｈ”に変化し、“Ｈ”→“Ｌ”のレベルに変
化する。ここでＡＮＤ回路１２の“Ｈ”の信号とＡＮＤ
回路１３の“Ｈ”の信号との間に重複期間ｔｘがある。
このときのＡＮＤ回路３２とＡＮＤ回路３３との間の出
力信号に注目する。ＡＮＤ回路１３が“Ｌ”→“Ｈ”に
変化したとき、ＡＮＤ回路１２の出力信号は“Ｈ”であ
るため、インバータ２４の出力は“Ｌ”であり、この時
点では、ＡＮＤ回路３３の出力は、“Ｌ”である。その
後、ＡＮＤ回路１２が“Ｈ”→“Ｌ”のレベルに立ち下
がると、インバータ回路２４は、そのＡＮＤ回路１２の
立ち下がりから遅延時間分ｔｘだけ遅延して“Ｌ”→
“Ｈ”に変化する。その時点で、ＡＮＤ回路３３の出力
信号は“Ｌ”→“Ｈ”に変化する。したがって、ＡＮＤ
回路３２の立ち下がりとＡＮＤ回路３３との立ち上がり
は、常にインバータ２４による１段分の遅延時間ｔ１だ
け遅れることになる。そのためＡＮＤ回路３２と３３の
信号の重複は起こらない。なお、前記説明では、ＡＮＤ
回路１１，１２，１３とＡＮＤ回路３１，３２，３３と
の関係について説明したが、同様にｎビットのデコーダ
回路では、ＡＮＤ回路３１，３２，３３乃至３（２n ）
の出力は、隣り合うＡＮＤ回路１１，１２乃至３（２
n ）の反転出力を入力としているため、隣接するＡＮＤ
回路の出力は常にインバータ２４による１段分の遅延時
間ｔｘだけ互いにずれるので隣り合うデコード信号の重
複は起こらない。
【００２４】
【発明の効果】以上説明したように、隣り合うデコード
信号が同時に“Ｈ”になることを防止することができ、
特に、逐次比較型ＡＤ変換器に本発明のデコーダを使用
した場合には、正確なデコードを行うことができるとい
う効果を有する。
信号が同時に“Ｈ”になることを防止することができ、
特に、逐次比較型ＡＤ変換器に本発明のデコーダを使用
した場合には、正確なデコードを行うことができるとい
う効果を有する。
【図１】本発明の一実施の形態のデコーダ回路を示すブ
ロック図である。
ロック図である。
【図２】図１の回路の信号波形図である。
【図３】従来のデコーダ回路のブロック図である。
【図４】図３の回路の真理値表を示す図である。
【図５】図３の回路の信号波形図である。
１１，１２〜１（２n ） ＡＮＤ回路 ２１，２２，２３〜２（２n+1 −２） インバータ回路 ３１，３２，３３〜３（２n ） ＡＮＤ回路
Claims (5)
- 【請求項１】ｎ個の入力端子を有する２n 個の第１の論
理回路を設け、その中の１つの第１の論理回路の出力及
び該第１の論理回路に隣接する少なくとも１つの第１の
論理回路の反転出力をそれぞれ入力とする２n 個の第２
の論理回路の出力をデコーダ出力２n 個のデコード出力
とすることを特徴とするｎビットのデコーダ回路。 - 【請求項２】 前記第１の論理回路及び前記第２の論理
回路が、いずれもＡＮＤ回路である請求項１に記載のデ
コーダ回路。 - 【請求項３】 前記第１の論理回路に隣接する第１の論
理回路は２つである請求項１に記載のデコーダ装置。 - 【請求項４】 前記第２の論理回路に入力される２つの
反転出力が、前記第２の論理回路と接続された第１の論
理回路に隣接する２つの第１の論理回路の出力端に入力
端がそれぞれ接続された２つのインバータ回路によって
出力されることを特徴とする請求項１記載のデコーダ回
路。 - 【請求項５】 前記第２の論理回路の信号の立ち上がり
が、前記インバータ回路によって前記第１の論理回路の
信号の立ち下がりより所定時間遅延することを特徴とす
る請求項４に記載のデコーダ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21934197A JPH1168551A (ja) | 1997-08-14 | 1997-08-14 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21934197A JPH1168551A (ja) | 1997-08-14 | 1997-08-14 | デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168551A true JPH1168551A (ja) | 1999-03-09 |
Family
ID=16733944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21934197A Pending JPH1168551A (ja) | 1997-08-14 | 1997-08-14 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004082142A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | 論理回路 |
-
1997
- 1997-08-14 JP JP21934197A patent/JPH1168551A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004082142A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | 論理回路 |
| US7190204B2 (en) | 2003-03-13 | 2007-03-13 | Fujitsu Limited | Logical circuit |
| US7330062B2 (en) | 2003-03-13 | 2008-02-12 | Fujitsu Limited | Input/output logical circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010522 |