JPH0685686A - デコーディング回路 - Google Patents
デコーディング回路Info
- Publication number
- JPH0685686A JPH0685686A JP5027905A JP2790593A JPH0685686A JP H0685686 A JPH0685686 A JP H0685686A JP 5027905 A JP5027905 A JP 5027905A JP 2790593 A JP2790593 A JP 2790593A JP H0685686 A JPH0685686 A JP H0685686A
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- Japan
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- circuit
- signal
- output signal
- input
- pass transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 設計のとき考慮の要素が少ないながらも論理
ゲートを最小化できるデコーディング回路を提供する。 【構成】 論理最小化を通して具現化された組合論理回
路１０の前段に、パストランジスタＭ１〜Ｍ４から構成
されるパストランジスタ回路を結合させてデコーディン
グ回路を構成する。パストランジスタＭ１〜Ｍ４は２個
の入力信号／ｂ１、／ｂ２を３個の出力信号ｍ１、ｍ
２、ｍ３でプリデコーディングを行ない、前記３個の出
力信号ｍ１、ｍ２、ｍ３と他のデジタル信号／ｂ３を入
力で受けて組合論理回路１０は所定の出力信号を生成さ
せる。
ゲートを最小化できるデコーディング回路を提供する。 【構成】 論理最小化を通して具現化された組合論理回
路１０の前段に、パストランジスタＭ１〜Ｍ４から構成
されるパストランジスタ回路を結合させてデコーディン
グ回路を構成する。パストランジスタＭ１〜Ｍ４は２個
の入力信号／ｂ１、／ｂ２を３個の出力信号ｍ１、ｍ
２、ｍ３でプリデコーディングを行ない、前記３個の出
力信号ｍ１、ｍ２、ｍ３と他のデジタル信号／ｂ３を入
力で受けて組合論理回路１０は所定の出力信号を生成さ
せる。
Description
【０００１】
【産業上の利用分野】本発明はデコーディング回路の構
成に関するもので、特に、プリデコーディングの役割を
するパストランジスタを組合論理回路（Ｃｏｍｂｉｎａ
ｔｉｏｎａｌｌｏｇｉｃ ｃｉｒｃｕｉｔ）と結合させ
て構成したデコーディング回路に関するものである。
成に関するもので、特に、プリデコーディングの役割を
するパストランジスタを組合論理回路（Ｃｏｍｂｉｎａ
ｔｉｏｎａｌｌｏｇｉｃ ｃｉｒｃｕｉｔ）と結合させ
て構成したデコーディング回路に関するものである。
【０００２】
【従来の技術】デコーディングとは、デジタル信号コー
ド値で表現された一定の信号を新たな形態のデジタル信
号値に変化させるものといえる。このようなデコーディ
ングを行なうにおいて、従来にはデコーディングをしよ
うとする入力−出力関係に応じて必要な論理を求めてこ
れを最小化した後、その論理を主に組合論理回路だけを
利用して構成するとか、全体の信号の流れを考慮してパ
ストランジスタだけを利用してデコーディング回路を構
成していた。
ド値で表現された一定の信号を新たな形態のデジタル信
号値に変化させるものといえる。このようなデコーディ
ングを行なうにおいて、従来にはデコーディングをしよ
うとする入力−出力関係に応じて必要な論理を求めてこ
れを最小化した後、その論理を主に組合論理回路だけを
利用して構成するとか、全体の信号の流れを考慮してパ
ストランジスタだけを利用してデコーディング回路を構
成していた。
【０００３】
【発明が解決しようとする課題】しかし、組合論理回路
だけを利用する場合には、デコーディングをしようとす
る入力−出力関係に応じて使用される論理ゲートが多く
入力しなければならない等、設計に必要な論理ゲートの
種類および数が増加される一方、パストランジスタだけ
を使用する構成では、設計のときパストランジスタ信号
の流れと使用されるべき負荷に応じて各信号の経路によ
る遅延時間が異なるので、この調整のためには設計のと
きデバイスサイズ等の条件が複雑となる。
だけを利用する場合には、デコーディングをしようとす
る入力−出力関係に応じて使用される論理ゲートが多く
入力しなければならない等、設計に必要な論理ゲートの
種類および数が増加される一方、パストランジスタだけ
を使用する構成では、設計のときパストランジスタ信号
の流れと使用されるべき負荷に応じて各信号の経路によ
る遅延時間が異なるので、この調整のためには設計のと
きデバイスサイズ等の条件が複雑となる。
【０００４】本発明は上述した従来の技術の問題を勘案
して、設計のとき考慮の要素が少ないながらも論理ゲー
トを最小化できるデコーディング回路を提供することを
その目的とする。
して、設計のとき考慮の要素が少ないながらも論理ゲー
トを最小化できるデコーディング回路を提供することを
その目的とする。
【０００５】
【発明の概要】本発明は従来の技術の問題点を解決する
ための方法として、既存の組合論理回路だけで構成され
た回路にパストランジスタを結合させて形成したデコー
ディング回路の構成方式を提案している。本発明によれ
ば、パストランジスタは一種のプリデコーディング用に
使用され、そのプリデコーディングした出力を入力信号
で使用しデコーディングを行なう組合論理回路が提供さ
れる。
ための方法として、既存の組合論理回路だけで構成され
た回路にパストランジスタを結合させて形成したデコー
ディング回路の構成方式を提案している。本発明によれ
ば、パストランジスタは一種のプリデコーディング用に
使用され、そのプリデコーディングした出力を入力信号
で使用しデコーディングを行なう組合論理回路が提供さ
れる。
【０００６】本発明は特に、デコーディング信号値をア
ナログ信号値に変換するデジタル−アナログ変換器用の
デコーディング回路の適用に適合なるものであるが、そ
の他のデコーディングの構造にも適用可能である。
ナログ信号値に変換するデジタル−アナログ変換器用の
デコーディング回路の適用に適合なるものであるが、そ
の他のデコーディングの構造にも適用可能である。
【０００７】
【実施例】以下、添付の図面を参考にして本発明の実施
例に対し説明することにする。
例に対し説明することにする。
【０００８】図１は本発明を適用したデジタル−アナロ
グ変換器用のデコーディング回路を図示したもので、３
個の入力信号を７個の出力信号に変換する回路である。
グ変換器用のデコーディング回路を図示したもので、３
個の入力信号を７個の出力信号に変換する回路である。
【０００９】図１に図示したごとく、本発明のデコーデ
ィング回路は／ｂ２、Ｇｎｄ、Ｖｄｄ信号を入力し、ｂ
１、／ｂ１信号をゲート信号にして出力信号ｍ１、ｍ
２、ｍ３を生成させるパストランジスタＭ１〜Ｍ４と、
上記パストランジスタＭ１〜Ｍ４の出力信号ｍ１、ｍ
２，ｍ３と、また、他のデジタル信号／ｂ３を入力で受
けて所望する出力信号ｏ１〜ｏ７を発生させる論理ゲー
トＬ１〜Ｌ７で構成されている。図面に表示された／ｂ
１、／ｂ２、／ｂ３信号は各々ｂ１、ｂ２，ｂ３信号の
反転信号を示したものである。
ィング回路は／ｂ２、Ｇｎｄ、Ｖｄｄ信号を入力し、ｂ
１、／ｂ１信号をゲート信号にして出力信号ｍ１、ｍ
２、ｍ３を生成させるパストランジスタＭ１〜Ｍ４と、
上記パストランジスタＭ１〜Ｍ４の出力信号ｍ１、ｍ
２，ｍ３と、また、他のデジタル信号／ｂ３を入力で受
けて所望する出力信号ｏ１〜ｏ７を発生させる論理ゲー
トＬ１〜Ｌ７で構成されている。図面に表示された／ｂ
１、／ｂ２、／ｂ３信号は各々ｂ１、ｂ２，ｂ３信号の
反転信号を示したものである。
【００１０】図１に図示した本発明のデコーディング回
路の動作は次のとおりである。まず、１段のパストラン
ジスタＭ１〜Ｍ４によるプリデコーディングによりデジ
タル入力信号ｂ１、ｂ２（／ｂ２）は、出力信号ｍ１、
ｍ２、ｍ３に変換される。パストランジスタＭ１〜Ｍ４
はｂ１、／ｂ１信号をゲート信号とし、／ｂ２信号、Ｇ
ｎｄ、Ｖｄｄ信号が入力となっており、／ｂ２信号ライ
ンはｍ２と連結（同一のノード）されている。
路の動作は次のとおりである。まず、１段のパストラン
ジスタＭ１〜Ｍ４によるプリデコーディングによりデジ
タル入力信号ｂ１、ｂ２（／ｂ２）は、出力信号ｍ１、
ｍ２、ｍ３に変換される。パストランジスタＭ１〜Ｍ４
はｂ１、／ｂ１信号をゲート信号とし、／ｂ２信号、Ｇ
ｎｄ、Ｖｄｄ信号が入力となっており、／ｂ２信号ライ
ンはｍ２と連結（同一のノード）されている。
【００１１】ｂ１が０（ロウ）の場合、パストランジス
タＭ１とＭ３はオフとなり、パストランジスタＭ２とＭ
４はオンとなるため、ｍ１は／ｂ２信号が伝達され、ｍ
３にはＶｄｄ信号（論理１）が伝達される。一方、ｂ１
が１（ハイ）の場合、パストランジスタＭ１、Ｍ３はオ
ンとなり、パストランジスタＭ２、Ｍ４はオフとなるた
め、ｍ１にはＧｎｄ信号（論理０）が伝達され、ｍ３に
は／ｂ２信号が伝達される。ｍ２は／ｂ２と同一のノー
ドに連結されているため同一の信号となる。
タＭ１とＭ３はオフとなり、パストランジスタＭ２とＭ
４はオンとなるため、ｍ１は／ｂ２信号が伝達され、ｍ
３にはＶｄｄ信号（論理１）が伝達される。一方、ｂ１
が１（ハイ）の場合、パストランジスタＭ１、Ｍ３はオ
ンとなり、パストランジスタＭ２、Ｍ４はオフとなるた
め、ｍ１にはＧｎｄ信号（論理０）が伝達され、ｍ３に
は／ｂ２信号が伝達される。ｍ２は／ｂ２と同一のノー
ドに連結されているため同一の信号となる。
【００１２】入力信号ｂ１、ｂ２と出力信号ｍ１、ｍ
２、ｍ３の関係を整理すれば、表１のとおりである。
２、ｍ３の関係を整理すれば、表１のとおりである。
【００１３】
【表１】
【００１４】上記のごとくパストランジスタを利用した
プリデコーディングにより信号ｍ１、ｍ２、ｍ３を得た
後、上記信号ｍ１、ｍ２、ｍ３とまた他のデジタル信号
／ｂ３との組合せを通して所望する出力を生成させる。
図面に図示された本発明の実施例で信号ｍ１は論理ゲー
トＬ１およびＬ５の１つの入力に結合され、信号ｍ２は
論理ゲートＬ２およびＬ６の１つの入力に結合し、信号
ｍ３は論理ゲートＬ３およびＬ７の１つの入力に結合さ
れる。論理ゲートＬ１〜Ｌ７の各々の他の１つの入力に
は元来の１つの入力信号／ｂ３が各々入力される。
プリデコーディングにより信号ｍ１、ｍ２、ｍ３を得た
後、上記信号ｍ１、ｍ２、ｍ３とまた他のデジタル信号
／ｂ３との組合せを通して所望する出力を生成させる。
図面に図示された本発明の実施例で信号ｍ１は論理ゲー
トＬ１およびＬ５の１つの入力に結合され、信号ｍ２は
論理ゲートＬ２およびＬ６の１つの入力に結合し、信号
ｍ３は論理ゲートＬ３およびＬ７の１つの入力に結合さ
れる。論理ゲートＬ１〜Ｌ７の各々の他の１つの入力に
は元来の１つの入力信号／ｂ３が各々入力される。
【００１５】論理ゲートＬ１〜Ｌ３はナンドゲートであ
り、ゲートＬ５〜Ｌ７はノアゲートで、Ｌ４はノットゲ
ートになっている。論理ゲートＬ１〜Ｌ７は信号ｏ１〜
ｏ７を各々出力させる。
り、ゲートＬ５〜Ｌ７はノアゲートで、Ｌ４はノットゲ
ートになっている。論理ゲートＬ１〜Ｌ７は信号ｏ１〜
ｏ７を各々出力させる。
【００１６】上述したごとく、論理ゲートＬ１〜Ｌ７で
構成された組合論理回路１０は、パストランジスタＭ１
〜Ｍ４のプリデコーディングを通して得た信号ｍ１、ｍ
２、ｍ３と、また他の信号／ｂ３を入力で受けて出力信
号ｏ１〜ｏ７を生成させる。組合論理回路の入力−出力
の特性および前記表１に説明したごときパストランジス
タＭ１〜Ｍ４を通した入力ｂ１、ｂ２と、出力ｍ１、ｍ
２、ｍ３との関係を組合させて全体デコーディング回路
の入力ｂ１，ｂ２，ｂ３と出力ｏ１〜ｏ７との関係を考
察すれば、表２のとおりである。
構成された組合論理回路１０は、パストランジスタＭ１
〜Ｍ４のプリデコーディングを通して得た信号ｍ１、ｍ
２、ｍ３と、また他の信号／ｂ３を入力で受けて出力信
号ｏ１〜ｏ７を生成させる。組合論理回路の入力−出力
の特性および前記表１に説明したごときパストランジス
タＭ１〜Ｍ４を通した入力ｂ１、ｂ２と、出力ｍ１、ｍ
２、ｍ３との関係を組合させて全体デコーディング回路
の入力ｂ１，ｂ２，ｂ３と出力ｏ１〜ｏ７との関係を考
察すれば、表２のとおりである。
【００１７】
【表２】
【００１８】
【発明の効果】以上説明したごとく、本発明ではデコー
ディング回路の構成において、論理最小化を利用して論
理ゲートだけを利用した論理回路を具現する方法にパス
トランジスタ回路を使用した１段の論理を具現してこれ
を論理回路に添加することにより、最小化された論理回
路よりさらに簡単な回路構成の設計ができるのである。
かつ、本発明の方式はパストランジスタを組合論理回路
の前段にだけ使用されるため、設計のとき考慮すべき要
素が少なく、使用される論理ゲートの種類および数を最
小化して設計が容易となる。
ディング回路の構成において、論理最小化を利用して論
理ゲートだけを利用した論理回路を具現する方法にパス
トランジスタ回路を使用した１段の論理を具現してこれ
を論理回路に添加することにより、最小化された論理回
路よりさらに簡単な回路構成の設計ができるのである。
かつ、本発明の方式はパストランジスタを組合論理回路
の前段にだけ使用されるため、設計のとき考慮すべき要
素が少なく、使用される論理ゲートの種類および数を最
小化して設計が容易となる。
【００１９】本発明はデジタル−アナログ変換器用のデ
コーディング回路用に関して説明されているが、本発明
の原理は他の論理回路の具現にも応用が可能である。
コーディング回路用に関して説明されているが、本発明
の原理は他の論理回路の具現にも応用が可能である。
【図１】本発明を適用したデジタル−アナログ変換器用
のデコーディング回路の実施例を示す回路図である。
のデコーディング回路の実施例を示す回路図である。
【符号の説明】 １０ 組合論理回路 ／ｂ１、／ｂ２、／ｂ３ 入力信号 Ｍ１〜Ｍ４ パストランジスタ Ｌ１〜Ｌ７ 論理ゲート ｏ１〜ｏ７ 出力信号
Claims (4)
- 【請求項１】 論理最小化を通して具現化された組合論
理回路の前段にプリデコーディング用の第１、第２、第
３、第４パストランジスタを結合させて構成したデコー
ディング回路。 - 【請求項２】 前記パストランジスタは、第１パストラ
ンジスタ、第２パストランジスタ、第３パストランジス
タ、第４パストランジスタの順で一列に連結されて、そ
の一端の前記第１パストランジスタに論理０に対応する
第１信号が入力され、他の一端の前記第４パストランジ
スタに論理１に対応する第２信号が入力されて、共通に
接続された前記パストランジスタのゲートへ入力される
第１入力信号または前記第１入力信号の論理反転信号に
従って、前記第１および第３パストランジスタがオンと
なるとき、前記第２および第４パストランジスタはオフ
となり、前記第１および第３パストランジスタがオフと
なるとき、前記第２および第４パストランジスタはオン
となるように構成された請求項１記載のデコーディング
回路。 - 【請求項３】 前記第１、第２、第３、第４パストラン
ジスタのプリデコーディングによる第１中間出力信号、
第２中間出力信号、第３中間出力信号は各々前記第１パ
ストランジスタと前記第２パストランジスタとの間の接
続点、前記第２パストランジスタと前記第３パストラン
ジスタとの間の接続点、前記第３パストランジスタと前
記第４パストランジスタとの間の接続点より各々出力さ
れ、前記第２中間出力信号は第２入力信号と結ばれてい
るように構成された請求項１記載のデコーディング回
路。 - 【請求項４】 組合論理回路は、前記第１中間出力信号
と第３入力信号とを入力して第１出力信号を発生させる
第１否定論理積回路と、前記第２中間出力信号と前記第
３入力信号とを入力して第２出力信号を発生させる第２
否定論理積回路と、前記第３中間出力信号と前記第３入
力信号とを入力して第３出力信号を発生させる第３否定
論理積回路と、前記第３入力信号を論理反転させる否定
回路と、前記第１中間出力信号と前記第３入力信号とを
入力して第４出力信号を発生させる第１否定論理和回路
と、前記第２中間出力信号と前記第３入力信号とを入力
して第５出力信号を発生させる第２否定論理和回路と、
前記第３中間出力信号と前記第３入力信号とを入力して
第６出力信号を発生させる第３否定論理和回路とを含む
請求項１記載のデコーディング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92P2348 | 1992-02-18 | ||
| KR1019920002348A KR950005049B1 (ko) | 1992-02-18 | 1992-02-18 | 디코딩 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685686A true JPH0685686A (ja) | 1994-03-25 |
| JP2609981B2 JP2609981B2 (ja) | 1997-05-14 |
Family
ID=19329101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027905A Expired - Fee Related JP2609981B2 (ja) | 1992-02-18 | 1993-02-17 | デコーディング回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2609981B2 (ja) |
| KR (1) | KR950005049B1 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156427A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | デコ−ド回路 |
| JPH02162838A (ja) * | 1988-12-15 | 1990-06-22 | Toshiba Corp | Ｂｉ−ＣＭＯＳデコーダ回路 |
| JPH03153126A (ja) * | 1989-11-09 | 1991-07-01 | Nec Ic Microcomput Syst Ltd | デコード回路 |
-
1992
- 1992-02-18 KR KR1019920002348A patent/KR950005049B1/ko not_active IP Right Cessation
-
1993
- 1993-02-17 JP JP5027905A patent/JP2609981B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156427A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | デコ−ド回路 |
| JPH02162838A (ja) * | 1988-12-15 | 1990-06-22 | Toshiba Corp | Ｂｉ−ＣＭＯＳデコーダ回路 |
| JPH03153126A (ja) * | 1989-11-09 | 1991-07-01 | Nec Ic Microcomput Syst Ltd | デコード回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2609981B2 (ja) | 1997-05-14 |
| KR950005049B1 (ko) | 1995-05-17 |
| KR930018867A (ko) | 1993-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961112 |
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