JPH03106124A - ３分周回路 - Google Patents
３分周回路Info
- Publication number
- JPH03106124A JPH03106124A JP24425089A JP24425089A JPH03106124A JP H03106124 A JPH03106124 A JP H03106124A JP 24425089 A JP24425089 A JP 24425089A JP 24425089 A JP24425089 A JP 24425089A JP H03106124 A JPH03106124 A JP H03106124A
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- flop
- gate
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３分周回路に間し、特にある周波数の入力信号
を分周して３分の１の周波数の出力信号に変換する３分
周回路に関する． 〔従来の技術〕 次に、従来の３分周回路について図面を参照して説明す
る． 第３図は従来の３分周回路の一例を示す回路図である． 第３図に示すように、従来の３分周回路は、入力信号を
クロック人力ＣとするＤフリップフロッフロップ（ＤＦ
Ｆとも記す）１４．１５と、Ｄフリップフロップ１４の
反転出力ｑ−およびＤフリップフロツプ１５の反転出力
Ｔの論理積を出力してＤフリップフロップｌ４の入力Ｄ
に入力するＡＮＤゲート２４とを有している． そして、Ｄフリップフロップ１４は、出力ＱをＤフリッ
プフロップ１５の入力Ｄに入力するとともに、その出力
Ｑを入力信号に対する３分周の出力信号として出力して
いる． 第４図は従来の３分周回路の動作の一例を示すタイムチ
ャートである。
を分周して３分の１の周波数の出力信号に変換する３分
周回路に関する． 〔従来の技術〕 次に、従来の３分周回路について図面を参照して説明す
る． 第３図は従来の３分周回路の一例を示す回路図である． 第３図に示すように、従来の３分周回路は、入力信号を
クロック人力ＣとするＤフリップフロッフロップ（ＤＦ
Ｆとも記す）１４．１５と、Ｄフリップフロップ１４の
反転出力ｑ−およびＤフリップフロツプ１５の反転出力
Ｔの論理積を出力してＤフリップフロップｌ４の入力Ｄ
に入力するＡＮＤゲート２４とを有している． そして、Ｄフリップフロップ１４は、出力ＱをＤフリッ
プフロップ１５の入力Ｄに入力するとともに、その出力
Ｑを入力信号に対する３分周の出力信号として出力して
いる． 第４図は従来の３分周回路の動作の一例を示すタイムチ
ャートである。
第４図に示すように、最初にＤフリップフロップ１４．
１５の出力Ｑが何れも“０”の状態では、Ｄフリップフ
ロップ１４．１５の反転出力ｆｆが何れも“１”のため
に、ＡＮＤゲート２４は、“ｌ”を出力している． そこで、最初の入力信号が与えられると、Ｄフリップフ
ロップｌ４が動作して、出力Ｑに“■”および反転出力
Ｑ−に“Ｏ”を出力する．この結果、ＡＮＤゲート２４
は、″０″を出力する．なお、このときには、Ｄフリッ
プフロツプ１５の状態は変化しない。
１５の出力Ｑが何れも“０”の状態では、Ｄフリップフ
ロップ１４．１５の反転出力ｆｆが何れも“１”のため
に、ＡＮＤゲート２４は、“ｌ”を出力している． そこで、最初の入力信号が与えられると、Ｄフリップフ
ロップｌ４が動作して、出力Ｑに“■”および反転出力
Ｑ−に“Ｏ”を出力する．この結果、ＡＮＤゲート２４
は、″０″を出力する．なお、このときには、Ｄフリッ
プフロツプ１５の状態は変化しない。
次に、２番目の入力信号が与えられると、Ｄフリップフ
ロツプ１４が動作して、出力Ｑに“Ｏ”および反転出力
Ｑ−に“１”を出力するとともに、Ｄフリップフロツプ
ｌ５が動作して、出力Ｑに“１”および反転出力Ｑ一に
“Ｏ”を出力する。
ロツプ１４が動作して、出力Ｑに“Ｏ”および反転出力
Ｑ−に“１”を出力するとともに、Ｄフリップフロツプ
ｌ５が動作して、出力Ｑに“１”および反転出力Ｑ一に
“Ｏ”を出力する。
さらに、３番目の入力信号が与えられると、Ｄフリップ
フロップ１５が動作して、出力Ｑに“０”および反転出
力ｑ一に“１”を出力するとともに、ＡＮＤゲート２４
は、゛゜１”を出力して最初の状態に戻る． 以下、三つの入力信号が与えられるごとに、上記の動作
を繰返すことにより、Ｄフリップフロツプｌ４は、出力
Ｑに３分周の出力信号を出力している。
フロップ１５が動作して、出力Ｑに“０”および反転出
力ｑ一に“１”を出力するとともに、ＡＮＤゲート２４
は、゛゜１”を出力して最初の状態に戻る． 以下、三つの入力信号が与えられるごとに、上記の動作
を繰返すことにより、Ｄフリップフロツプｌ４は、出力
Ｑに３分周の出力信号を出力している。
上述した従来の３分周回路は、入力信号のデューテイが
ｌ対１であるにもかかわらず、出力信号のデューティが
１対２になってしまうという欠点を有している． 本発明の目的は、入力信号を分周して３分の１の周波数
の出力信号に変換するとともに、デューティが１対１で
ある出力信号を発生することができる３分周回路を提供
することにある。
ｌ対１であるにもかかわらず、出力信号のデューティが
１対２になってしまうという欠点を有している． 本発明の目的は、入力信号を分周して３分の１の周波数
の出力信号に変換するとともに、デューティが１対１で
ある出力信号を発生することができる３分周回路を提供
することにある。
本発明の３分周回路は、入力信号を受けて反転させた出
力を得るインバータと、前記入力信号を受けて前記イン
バータに等しい遅延時間の出力を得るバッファと、前記
インバータの出力をクロック入力とする第１のＤフリッ
プフロップと、前記バッファの出力をクロック入力とす
る第２のＤフリップフロップと、前記第１のＤフリップ
フロップの反転出力および前記第２のＤフリップフロッ
プの反転出力の論理積を出力して前記第１のＤフリップ
フロップおよび前記第２のＤフリツプフロップに入力す
る第１のＡＮＤゲートと、前記第１のＤフリップフロッ
プの出力および前記バツファの出力の論理積を出力する
第２のＡＮＤゲートと、前記第２のＤフリップフロップ
の出力および前記インバータの出力の論理積を出力する
第３のＡＮＤゲートと、前記第２のＡＮＤゲートおよび
前記第３のＡＮＤゲートの論埋和を出力するＯＲゲート
と、前記ＯＲゲートの出力をクロック入力として自己の
反転出力を入力として前記入力信号に対する３分周の出
力信号を出力する第３のＤフリップフロップとを備えて
楕戒されている。
力を得るインバータと、前記入力信号を受けて前記イン
バータに等しい遅延時間の出力を得るバッファと、前記
インバータの出力をクロック入力とする第１のＤフリッ
プフロップと、前記バッファの出力をクロック入力とす
る第２のＤフリップフロップと、前記第１のＤフリップ
フロップの反転出力および前記第２のＤフリップフロッ
プの反転出力の論理積を出力して前記第１のＤフリップ
フロップおよび前記第２のＤフリツプフロップに入力す
る第１のＡＮＤゲートと、前記第１のＤフリップフロッ
プの出力および前記バツファの出力の論理積を出力する
第２のＡＮＤゲートと、前記第２のＤフリップフロップ
の出力および前記インバータの出力の論理積を出力する
第３のＡＮＤゲートと、前記第２のＡＮＤゲートおよび
前記第３のＡＮＤゲートの論埋和を出力するＯＲゲート
と、前記ＯＲゲートの出力をクロック入力として自己の
反転出力を入力として前記入力信号に対する３分周の出
力信号を出力する第３のＤフリップフロップとを備えて
楕戒されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の３分周回路の一実施例を示す回路図で
ある． 第１図に示すように、まず、インバータ４ｌは、入力信
号を受けて反転させた出力を得るとともに、バッファ５
１は、同じ入力信号を受けてインバータ４ｌに等しい遅
延時間の出力を得ている． そして、第１のＤフリップフロップであるＤクリップフ
ロップ１ｌは、インバータ４１の出力をクロック人力Ｃ
とするとともに、第２のＤフリツブフロップであるＤフ
リップフロツプ１２は、バッファ５１の出力をクロック
人力Ｃとしている。
ある． 第１図に示すように、まず、インバータ４ｌは、入力信
号を受けて反転させた出力を得るとともに、バッファ５
１は、同じ入力信号を受けてインバータ４ｌに等しい遅
延時間の出力を得ている． そして、第１のＤフリップフロップであるＤクリップフ
ロップ１ｌは、インバータ４１の出力をクロック人力Ｃ
とするとともに、第２のＤフリツブフロップであるＤフ
リップフロツプ１２は、バッファ５１の出力をクロック
人力Ｃとしている。
また、第１のＡＮＤゲートであるＡＮＤゲート２ｌは、
Ｄフリップフロップ１１の反転出力亘−およびＤフリッ
プフロップ１２の反転出力亘一の論理積を出力して、Ｄ
フリップフロップ１１および１２の入力Ｄに供給してい
る。
Ｄフリップフロップ１１の反転出力亘−およびＤフリッ
プフロップ１２の反転出力亘一の論理積を出力して、Ｄ
フリップフロップ１１および１２の入力Ｄに供給してい
る。
一方、第２のＡＮＤゲートであるＡＮＤゲート２２は、
Ｄフリップフロップｌ１の出力Ｑおよびバッファ５１の
出力の論理積を出力するとともに、第３のＡＮＤゲート
であるＡＮＤゲート２３は、Ｄフリップフロップ１２の
出力Ｑおよびインバータ４１の出力の論理積を出力して
いる．そして、ＯＲゲート３１は、ＡＮＤゲート２２お
よび２３の各出力の論理和を出力している。
Ｄフリップフロップｌ１の出力Ｑおよびバッファ５１の
出力の論理積を出力するとともに、第３のＡＮＤゲート
であるＡＮＤゲート２３は、Ｄフリップフロップ１２の
出力Ｑおよびインバータ４１の出力の論理積を出力して
いる．そして、ＯＲゲート３１は、ＡＮＤゲート２２お
よび２３の各出力の論理和を出力している。
そこで、第３のＤフリップフロップであるＤフリップフ
ロップ１３は、ＯＲゲート３ｌの出力をクロック人力Ｃ
として、自己の反転出力亘一を入力Ｄとして、出力Ｑに
入力信号に対する３分周の出力信号を出力している． 第２図は本実施例の３分周回路の動作の一例を示すタイ
ムチャートである． 第２図に示すように、最初にＤフリップフロップ１１．
１２の出力Ｑが何れも“０″の状態では、Ｄフリップフ
ロップ１１．１２の出力Ｑ一が何れも“ｌ”のために、
ＡＮＤゲート２ｌは、“１”を出力している． そこで、最初の入力信号が立上ると、Ｄフリップフロッ
プ１２は、バッファ５１を通して、クロック人力Ｃが与
えられるので、ＡＮＤゲート２１の出力“１”を入力Ｄ
に受けて動作して、出力Ｑに“１”および反転出力Ｑ一
に“０”を出力する。この結果、ＡＮＤゲート２ｌは、
“０”を出力する．なお、このときには、Ｄフリップフ
ロップ１１の状態は変化しない。
ロップ１３は、ＯＲゲート３ｌの出力をクロック人力Ｃ
として、自己の反転出力亘一を入力Ｄとして、出力Ｑに
入力信号に対する３分周の出力信号を出力している． 第２図は本実施例の３分周回路の動作の一例を示すタイ
ムチャートである． 第２図に示すように、最初にＤフリップフロップ１１．
１２の出力Ｑが何れも“０″の状態では、Ｄフリップフ
ロップ１１．１２の出力Ｑ一が何れも“ｌ”のために、
ＡＮＤゲート２ｌは、“１”を出力している． そこで、最初の入力信号が立上ると、Ｄフリップフロッ
プ１２は、バッファ５１を通して、クロック人力Ｃが与
えられるので、ＡＮＤゲート２１の出力“１”を入力Ｄ
に受けて動作して、出力Ｑに“１”および反転出力Ｑ一
に“０”を出力する。この結果、ＡＮＤゲート２ｌは、
“０”を出力する．なお、このときには、Ｄフリップフ
ロップ１１の状態は変化しない。
次に、最初の入力信号が立下ると、インバータ４ｌの出
力が立上るので、ＡＮＤゲート２３が、インバータ４１
の出力とＤフリップフロップ１２の“１”の出力Ｑとの
論理積により、“１”を出力し、ＯＲゲート３１も“１
”を出力することにより、Ｄフリップフロップ１３は、
クロック人力Ｃが与えられて反転して、出力Ｑに“１”
を出力している。
力が立上るので、ＡＮＤゲート２３が、インバータ４１
の出力とＤフリップフロップ１２の“１”の出力Ｑとの
論理積により、“１”を出力し、ＯＲゲート３１も“１
”を出力することにより、Ｄフリップフロップ１３は、
クロック人力Ｃが与えられて反転して、出力Ｑに“１”
を出力している。
続いて、２番目の人力信号が立上ると、Ｄフリップフロ
ツブ１２は、バッファ５１を通して、クロック人力Ｃが
与えられるので、ＡＮＤゲート２１の出力“Ｏ”を入力
Ｄに受けて動作して、出力Ｑに“０”および反転出力蜀
−に“ｌ”を出力する状態に戻る。この結果、ＡＮＤゲ
ート２１は、“１”を出力する。
ツブ１２は、バッファ５１を通して、クロック人力Ｃが
与えられるので、ＡＮＤゲート２１の出力“Ｏ”を入力
Ｄに受けて動作して、出力Ｑに“０”および反転出力蜀
−に“ｌ”を出力する状態に戻る。この結果、ＡＮＤゲ
ート２１は、“１”を出力する。
次に、２番目の入力信号が立下ると、インバータ４１の
出力が立上るので、Ｄフリップフロップ１１は、クロッ
ク人力Ｃが与えられるので、ＡＮＤゲート２１の出力“
１“を入力Ｄに受けて動作して、出力Ｑに“１”および
反転出力丁に“Ｏ゜゜を出力する。この結果、ＡＮＤゲ
ート２１は、” ｏ ”を出力する。
出力が立上るので、Ｄフリップフロップ１１は、クロッ
ク人力Ｃが与えられるので、ＡＮＤゲート２１の出力“
１“を入力Ｄに受けて動作して、出力Ｑに“１”および
反転出力丁に“Ｏ゜゜を出力する。この結果、ＡＮＤゲ
ート２１は、” ｏ ”を出力する。
さらに、３番目の入力信号が立上ると、バッファ５１の
出力が立上るので、ＡＮＤゲート２２が、バッファ５１
の出力とＤフリップフロップ１１の“１″の出力Ｑとの
論理積により、″１，″を出力し、ＯＲゲート３１も゛
ｌ”を出力することにより、Ｄフリップフロップ１３は
、クロック人力Ｃが与えられて反転して、出力Ｑに“Ｏ
”を出力している． 次に、３番目の入力信号が立下ると、インバータ４１の
出力が立上るので、Ｄフリップフロップ１１は、クロッ
ク人力Ｃが与えられるので、ＡＮＤゲート２１の出力“
０“を入力Ｄに受けて動作して、出力Ｑに“０”および
出力亘一に“１”を出力する．この結果、ＡＮＤゲート
２１は、“１”を出力して最初の状態に戻る。
出力が立上るので、ＡＮＤゲート２２が、バッファ５１
の出力とＤフリップフロップ１１の“１″の出力Ｑとの
論理積により、″１，″を出力し、ＯＲゲート３１も゛
ｌ”を出力することにより、Ｄフリップフロップ１３は
、クロック人力Ｃが与えられて反転して、出力Ｑに“Ｏ
”を出力している． 次に、３番目の入力信号が立下ると、インバータ４１の
出力が立上るので、Ｄフリップフロップ１１は、クロッ
ク人力Ｃが与えられるので、ＡＮＤゲート２１の出力“
０“を入力Ｄに受けて動作して、出力Ｑに“０”および
出力亘一に“１”を出力する．この結果、ＡＮＤゲート
２１は、“１”を出力して最初の状態に戻る。
以下、三つの入力信号が与えられるごとに、上記の動作
を繰返すことにより、Ｄフリップフロップ１３は、出力
Ｑにデューティが１対１である３分周の出力信号を出力
している． 〔発明の効果〕 以上説明したように、本発明の３分周回路は、入力信号
を分周して３分の１の周波数の出力信号に変換するとと
もに、デューティが１対１である出力信号を発生するこ
とができるという効果を有している。
を繰返すことにより、Ｄフリップフロップ１３は、出力
Ｑにデューティが１対１である３分周の出力信号を出力
している． 〔発明の効果〕 以上説明したように、本発明の３分周回路は、入力信号
を分周して３分の１の周波数の出力信号に変換するとと
もに、デューティが１対１である出力信号を発生するこ
とができるという効果を有している。
第１図は本発明の３分周回路の一実施例を示す回路図、
第２図は本実施例の３分周回路の動作の一例を示すタイ
ムチャート、第３図は従来の３分周回路の一例を示す回
路図、第４図は従来の３分周回路の動作の一例を示すタ
イムチャートである。 １１，１２．１３．１４．１５・・・・・・Ｄフリップ
フロップ、２１．２２，２３．２４・・・・・−ＡＮＤ
ゲート、３１・・・・・・ＯＲゲート、４１・・・・−
・インバータ、５１・・・・・・バッファ。
第２図は本実施例の３分周回路の動作の一例を示すタイ
ムチャート、第３図は従来の３分周回路の一例を示す回
路図、第４図は従来の３分周回路の動作の一例を示すタ
イムチャートである。 １１，１２．１３．１４．１５・・・・・・Ｄフリップ
フロップ、２１．２２，２３．２４・・・・・−ＡＮＤ
ゲート、３１・・・・・・ＯＲゲート、４１・・・・−
・インバータ、５１・・・・・・バッファ。
Claims (1)
- 入力信号を受けて反転させた出力を得るインバータと
、前記入力信号を受けて前記インバータに等しい遅延時
間の出力を得るバッファと、前記インバータの出力をク
ロック入力とする第１のＤフリップフロップと、前記バ
ッファの出力をクロック入力とする第２のＤフリップフ
ロップと、前記第１のＤフリップフロップの反転出力お
よび前記第２のＤフリップフロップの反転出力の論理積
を出力して前記第１のＤフリップフロップおよび前記第
２のＤフリップフロップに入力する第１のＡＮＤゲート
と、前記第１のＤフリップフロップの出力および前記バ
ッファの出力の論理積を出力する第２のＡＮＤゲートと
、前記第２のＤフリップフロップの出力および前記イン
バータの出力の論理積を出力する第３のＡＮＤゲートと
、前記第２のＡＮＤゲートおよび前記第３のＡＮＤゲー
トの論理和を出力するＯＲゲートと、前記ＯＲゲートの
出力をクロック入力として自己の反転出力を入力として
前記入力信号に対する３分周の出力信号を出力する第３
のＤフリップフロップとを備えることを特徴とする３分
周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24425089A JPH03106124A (ja) | 1989-09-19 | 1989-09-19 | ３分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24425089A JPH03106124A (ja) | 1989-09-19 | 1989-09-19 | ３分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03106124A true JPH03106124A (ja) | 1991-05-02 |
Family
ID=17115964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24425089A Pending JPH03106124A (ja) | 1989-09-19 | 1989-09-19 | ３分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03106124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140211895A1 (en) * | 2011-08-05 | 2014-07-31 | St-Ericsson Sa | Frequency Division |
-
1989
- 1989-09-19 JP JP24425089A patent/JPH03106124A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140211895A1 (en) * | 2011-08-05 | 2014-07-31 | St-Ericsson Sa | Frequency Division |
| US9485079B2 (en) * | 2011-08-05 | 2016-11-01 | St-Ericsson Sa | Frequency division |
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