JPS6128424Y2 - - Google Patents
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- Publication number
- JPS6128424Y2 JPS6128424Y2 JP4783879U JP4783879U JPS6128424Y2 JP S6128424 Y2 JPS6128424 Y2 JP S6128424Y2 JP 4783879 U JP4783879 U JP 4783879U JP 4783879 U JP4783879 U JP 4783879U JP S6128424 Y2 JPS6128424 Y2 JP S6128424Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- flip
- flop
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 241001125929 Trisopterus luscus Species 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本考案は可変分周装置に係り、小数点以下0.5
の単位で分周することのできる可変分周装置に関
するものである。
の単位で分周することのできる可変分周装置に関
するものである。
従来の可変分周装置を用いたシンセサイザーを
第１図に示す。第１図に於いて、１は基準発振
器、２は分周器で、その出力周波数を基準周波数
rとする。３は周波数位相比較器、４はローパ
スフイルター、５は電圧制御発振器（VCO）
で、その発振周波数をpとする。６は分周比Ｎ
（Ｎは正の整数）の可変分周器（プログラマブル
デイバイダー）である。従つて、第１図に於いて
周波数がロツクされると、 p＝Ｎ・r………(1) となる。従つて(1)式に於いてはＮが整数の為r
間隔でしか周波数を作り出すことができなかつ
た。
第１図に示す。第１図に於いて、１は基準発振
器、２は分周器で、その出力周波数を基準周波数
rとする。３は周波数位相比較器、４はローパ
スフイルター、５は電圧制御発振器（VCO）
で、その発振周波数をpとする。６は分周比Ｎ
（Ｎは正の整数）の可変分周器（プログラマブル
デイバイダー）である。従つて、第１図に於いて
周波数がロツクされると、 p＝Ｎ・r………(1) となる。従つて(1)式に於いてはＮが整数の為r
間隔でしか周波数を作り出すことができなかつ
た。
本考案は(1)式におけるＮを小数点以下0.5の単
位で切換えることができ、Ｎと（Ｎ＋0.5）の分
周比で分周できる可変分周装置を提供せんとする
もので、以下本考案の実施例を第２図〜第５図に
従い説明する。
位で切換えることができ、Ｎと（Ｎ＋0.5）の分
周比で分周できる可変分周装置を提供せんとする
もので、以下本考案の実施例を第２図〜第５図に
従い説明する。
第２図は本考案の一実施例を示す。第２図では
従来の可変分周器６の出力端子（Pout）をJKフ
リツプフロツプ７のトリガ端子Ｔに接続し、JK
フリツプフロツプ７の後段にラツチ回路１７を設
け、更にインバーター８とNANDゲート９，１
０，１１とで可変分周器６へのパルス入力を反転
させる反転回路１８及び反転させない非反転回路
１９を構成している。
従来の可変分周器６の出力端子（Pout）をJKフ
リツプフロツプ７のトリガ端子Ｔに接続し、JK
フリツプフロツプ７の後段にラツチ回路１７を設
け、更にインバーター８とNANDゲート９，１
０，１１とで可変分周器６へのパルス入力を反転
させる反転回路１８及び反転させない非反転回路
１９を構成している。
JKフリツプフロツプの動作の真理値表を第３
図に示す。第３図に於いて、Ｔn-1はｎ−１番目
のクロツクパルスが終つたときの状態、Ｔnはｎ
番目のクロツクパルスが終つたときの状態を夫々
示し、Ｘは出力“１”又は“０”を示している。
第３図の図表から判る様にＪ端子とＫ端子とを
“１”レベルにするとトリガ入力が入るたびにJK
フリツプフロツプ７のＱ出力は反転する。
図に示す。第３図に於いて、Ｔn-1はｎ−１番目
のクロツクパルスが終つたときの状態、Ｔnはｎ
番目のクロツクパルスが終つたときの状態を夫々
示し、Ｘは出力“１”又は“０”を示している。
第３図の図表から判る様にＪ端子とＫ端子とを
“１”レベルにするとトリガ入力が入るたびにJK
フリツプフロツプ７のＱ出力は反転する。
（） 第１の動作モード
今Ｊ＝Ｋ＝１とし、可変分周器６の分周比Ｎ
を10に設定した場合の第２図に於ける各端子の
電圧波形を第４図に示す。VCO５からの信号
を入力端子（Pin）に加え、増幅器１６を通し
て入力パルス列信号Ｐを入れると、Q1＝Q2＝
１の間はNANDゲート９が動作し、又2＝０
であるからNANDゲート１０の出力はｂ＝１と
なり、パルス列はインバーター８→NANDゲー
ト９→NANDゲート１１を通つて可変分周器６
に入力される。可変分周器６の分周比は10にプ
リセツトされているので、10個のパルスの立下
りで出力端子（Pout）に出力が出る。（Pout）
はJKフリツプフロツプ７のトリガ端子に接続
されているので、（Pout）に出力が出ると、JK
フリツプフロツプ７のトリガ端子Ｔに入力が入
り、Ｑ出力が反転しQ1＝０、1＝１となる。
ところがQ1，1の出力には入力端子（Pin）に
加わる信号に同期させたラツチ回路１７があ
り、このラツチ回路はNANDゲート１２，１３
及びNORゲート１４，１５で構成されてい
る。従つてQ2，2は第４図の如く、Q1，1の
反転後（Pin）に加わる信号の半周期後即ち信
号Ｐの半周期後にQ2＝０、2＝１に反転す
る。Q2＝０になるとNANDゲート９の出力ａ
は入力端子（Pin）の入力に関係なく“１”と
なり、又2＝１の為可変分周器６の入力は
NANDゲート１０，１１を通つて入力端子
（Pin）からの信号が入つてくる。以上のように
ラツチ回路１７の動作がある為、可変分周器６
の入力には10個のパルスをカウントした後1.5
周期目から、又１からカウントを始める。この
ようにして10＋0.5回に１度づつ等間隔に出力
端子（Pout）に出力が出てくることになる。
従つて、本考案に於いて可変分周器６の分周比
をＮに設定すれば、VCO５からの入力端子は
１／Ｎ＋０．５に分周される。
を10に設定した場合の第２図に於ける各端子の
電圧波形を第４図に示す。VCO５からの信号
を入力端子（Pin）に加え、増幅器１６を通し
て入力パルス列信号Ｐを入れると、Q1＝Q2＝
１の間はNANDゲート９が動作し、又2＝０
であるからNANDゲート１０の出力はｂ＝１と
なり、パルス列はインバーター８→NANDゲー
ト９→NANDゲート１１を通つて可変分周器６
に入力される。可変分周器６の分周比は10にプ
リセツトされているので、10個のパルスの立下
りで出力端子（Pout）に出力が出る。（Pout）
はJKフリツプフロツプ７のトリガ端子に接続
されているので、（Pout）に出力が出ると、JK
フリツプフロツプ７のトリガ端子Ｔに入力が入
り、Ｑ出力が反転しQ1＝０、1＝１となる。
ところがQ1，1の出力には入力端子（Pin）に
加わる信号に同期させたラツチ回路１７があ
り、このラツチ回路はNANDゲート１２，１３
及びNORゲート１４，１５で構成されてい
る。従つてQ2，2は第４図の如く、Q1，1の
反転後（Pin）に加わる信号の半周期後即ち信
号Ｐの半周期後にQ2＝０、2＝１に反転す
る。Q2＝０になるとNANDゲート９の出力ａ
は入力端子（Pin）の入力に関係なく“１”と
なり、又2＝１の為可変分周器６の入力は
NANDゲート１０，１１を通つて入力端子
（Pin）からの信号が入つてくる。以上のように
ラツチ回路１７の動作がある為、可変分周器６
の入力には10個のパルスをカウントした後1.5
周期目から、又１からカウントを始める。この
ようにして10＋0.5回に１度づつ等間隔に出力
端子（Pout）に出力が出てくることになる。
従つて、本考案に於いて可変分周器６の分周比
をＮに設定すれば、VCO５からの入力端子は
１／Ｎ＋０．５に分周される。
（） 第２の動作モード
又、JKフリツプフロツプ７をＪ＝０、Ｋ＝
１にすると、Q1の出力はトリガ入力に関係な
く常にQ1＝０、1＝１になる。この為Q2＝
０、2＝１になる為、入力端子（Pin）からの
入力信号はNANDゲート１０，１１を通じて可
変分周器６に入力される。従つてこの時は従来
の可変分周器として働き１／Ｎに分周される。Ｊ＝ ０、Ｋ＝１の時の各部の電圧波形を第５図に示
す。
１にすると、Q1の出力はトリガ入力に関係な
く常にQ1＝０、1＝１になる。この為Q2＝
０、2＝１になる為、入力端子（Pin）からの
入力信号はNANDゲート１０，１１を通じて可
変分周器６に入力される。従つてこの時は従来
の可変分周器として働き１／Ｎに分周される。Ｊ＝ ０、Ｋ＝１の時の各部の電圧波形を第５図に示
す。
第２図の本考案の装置を使用し、PLLシンセサ
イザーを構成すれば、JKフリツプフロツプ７の
Ｊ端子を“１”又は“０”に切換えることによ
り、 p＝（Ｎ＋0.5）・r
（Ｊ＝１、Ｋ＝１のとき）、 又はp＝Ｎ・r （Ｊ＝０、Ｋ＝１のとき）、 とすることができる。このPLLシンセサイザーに
てＮを±１ステツプづつ切りかえ、Ｊ端子を
“１”“０”と切換えると、r/2ステツプの周波
数を構成することができる。これを例えば、米国
内の27MHzCB帯に使用すれば、従来基準周波数
ｒを10KHzで行つていたのを、20KHzで行える
為、VCOの周波数出力のC/N比が向上し、ロツ
クアツプタイムが早くなる等の利点がある。又、
Ｎを±Ｍ（Ｍは正の整数）ステツプで切換え、
JKフリツプフロツプのＪ端子を切換えるとVCO
周波数をr/2（ｒ＝基準周波数）の周波数づ
つシフトすることができる等の応用ができる。
イザーを構成すれば、JKフリツプフロツプ７の
Ｊ端子を“１”又は“０”に切換えることによ
り、 p＝（Ｎ＋0.5）・r
（Ｊ＝１、Ｋ＝１のとき）、 又はp＝Ｎ・r （Ｊ＝０、Ｋ＝１のとき）、 とすることができる。このPLLシンセサイザーに
てＮを±１ステツプづつ切りかえ、Ｊ端子を
“１”“０”と切換えると、r/2ステツプの周波
数を構成することができる。これを例えば、米国
内の27MHzCB帯に使用すれば、従来基準周波数
ｒを10KHzで行つていたのを、20KHzで行える
為、VCOの周波数出力のC/N比が向上し、ロツ
クアツプタイムが早くなる等の利点がある。又、
Ｎを±Ｍ（Ｍは正の整数）ステツプで切換え、
JKフリツプフロツプのＪ端子を切換えるとVCO
周波数をr/2（ｒ＝基準周波数）の周波数づ
つシフトすることができる等の応用ができる。
以上の様に本考案に依れば、簡単な回路構成で
入力信号を小数点以下0.5の単位で分周すること
が出来るので、PLLシンセサイザーを使用する各
種の無線機器に用いて好適である。
入力信号を小数点以下0.5の単位で分周すること
が出来るので、PLLシンセサイザーを使用する各
種の無線機器に用いて好適である。
第１図は従来の可変分周装置を用いたPLLシン
セサイザーを示すブロツク図、第２図は本考案に
係る可変分周装置を示すブロツク図、第３図は
JKフリツプフロツプの真理値表を示す図表、第
４図、第５図は各動作モードに於ける第２図の各
端子の電圧波形図である。 ６……分周器、７……JKフリツプフロツプ、
８……インバーター、９，１０，１１……NAND
ゲート、１７……ラツチ回路、１８……反転回
路、１９……非反転回路。
セサイザーを示すブロツク図、第２図は本考案に
係る可変分周装置を示すブロツク図、第３図は
JKフリツプフロツプの真理値表を示す図表、第
４図、第５図は各動作モードに於ける第２図の各
端子の電圧波形図である。 ６……分周器、７……JKフリツプフロツプ、
８……インバーター、９，１０，１１……NAND
ゲート、１７……ラツチ回路、１８……反転回
路、１９……非反転回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) パルス入力を整数Ｎの分周比で分周する分周
器と、トリガ端子が該分周器の出力端子に接続
され、外部制御信号に基づいて前記トリガ端子
に入力が入つたとき出力が同時に反転する第１
の動作モードと出力が所定の一定状態となる第
２の動作モードとに設定されるJKフリツプフ
ロツプと、前記JKフリツプフロツプの出力及
び前記パルス入力に接続され、前記JKフリツ
プフロツプが前記第１の動作モードになつてい
て前記トリガ端子に入力が入つたとき、前記
JKフリツプフロツプの出力を前記パルス入力
の1/2周期遅らせるラツチ回路と、該ラツチ回
路の出力及び前記パルス入力に接続され、前記
分周器へのパルス入力を反転させる反転回路及
び反転させない非反転回路とよりなり、前記ラ
ツチ回路の出力によつて前記反転回路と非反転
回路とを選択的に動作させる様にしたことを特
徴とする可変分周装置。 (2) ラツチ回路は、その出力によつてＮ個のパル
ス入力毎に反転回路と非反転回路とを選択的に
動作させる動作モードを有する回路であり、該
動作モードのとき、前記パルス入力は（Ｎ＋
0.5）の分周比で分周されることを特徴とする
実用新案登録請求の範囲第(1)項記載の可変分周
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4783879U JPS6128424Y2 (ja) | 1979-04-10 | 1979-04-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4783879U JPS6128424Y2 (ja) | 1979-04-10 | 1979-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55148242U JPS55148242U (ja) | 1980-10-24 |
| JPS6128424Y2 true JPS6128424Y2 (ja) | 1986-08-23 |
Family
ID=28930433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4783879U Expired JPS6128424Y2 (ja) | 1979-04-10 | 1979-04-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128424Y2 (ja) |
-
1979
- 1979-04-10 JP JP4783879U patent/JPS6128424Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55148242U (ja) | 1980-10-24 |
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